JPH0265176A - Nonvolatile semiconductor storage device - Google Patents

Abstract

PURPOSE:To write to only selected cell transistors by making the channel length of a cell transistor that goes away from the drain contact hole and comes toward the source line appropriately smaller. CONSTITUTION:The channel lengths 17a, 17b, 17c, 17d of respective cell transistors TR 14a, 14b, 14c, 14d are made smaller so that the channel length 17a > channel length 17b > channel length 17c > channel length 17d as they go further away from a drain contact hole 9 and come closer toward a source line 2a. Let us take an example of writing to the TR 14a. Although the channel length 17a of the TR 14a is made larger with respect to those of the TRs 14b, 14C, 14d, there is no voltage drop, and therefore it is possible to properly write to the TR 14a. On the other hand, the channel lengths of the other TRs 14b, 14c, 14d are made smaller as they go further away from the drain contact hole 9 so that it is easy to write to them. The writing to the TR 14a causes only a few voltage to be applied to the drain. Thus, there is no writing taking place.

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術　　　　　　　（第５図〜第７図）発明が解
決しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例　　　（第１図〜第３図）本発明の他
の実施例　　（第４図） 発明の効果 ［概要］ 不揮発性半導体記憶装置に関し、 選択していないセルトランジスタがソフトライトされる
ことなく、選択したセルトランジスタに十分書き込みを
行うことができ、性能を同上させることができる不揮発
性半導体記憶装置を提供することを目的とし、 ビットラインとドレイン拡散層をコンタクトするための
ドレインコンタクトホールとソースラインとの間に少な
くとも２個以上のセルトランジスタを有し、電気的に消
去可能なＮＡＮＤ型構造の不揮発性半導体記憶装置にお
いて、前記セルトランジスタのチャネル長を、前記ドレ
インコンタクトホールから離れていき、かつ前記ソース
ラインに近づいていくもの程適宜小さくなるように構成
する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Applications Prior Art (Figs. 5 to 7) Problems to be Solved by the Invention Examples of Means and Actions for Solving the Problems One Embodiment of the Present Invention (First Embodiment) Figures to Figure 3) Other embodiments of the present invention (Figure 4) Effects of the invention [Summary] Regarding a non-volatile semiconductor memory device, a selected cell transistor can be replaced with an unselected cell transistor without being soft-written. The purpose of this is to provide a nonvolatile semiconductor memory device that can perform sufficient writing and improve the performance. In a nonvolatile semiconductor memory device having two or more cell transistors and having an electrically erasable NAND type structure, the channel length of the cell transistor is set so that the cell transistor moves away from the drain contact hole and approaches the source line. The structure is configured so that it becomes appropriately smaller as the size increases.

〔産業上の利用分野〕[Industrial application field]

本発明は、不揮発性半導体記憶装置に係りζ電気的に消
去可能なＮＡＮＤ型構造の不揮発性半導体記憶装置に適
用することができ、詳しくは、特に動作性能を良好にす
ることができる不揮発性半導体記憶装置に関するもので
ある。The present invention relates to a nonvolatile semiconductor memory device, and can be applied to a nonvolatile semiconductor memory device having an electrically erasable NAND structure. It is related to storage devices.

電気的に消去可能なＮＡＮＤ型構造の不揮発性半導体記
憶装置は、例えば書き込みを行う場合には、例えばチャ
ネルホットキャリア及びアバランシェによるホットエレ
クトロンにより書き込みを行うことができる。In an electrically erasable NAND-type nonvolatile semiconductor memory device, when writing is to be performed, for example, the writing can be performed using, for example, channel hot carriers and hot electrons generated by avalanche.

［従来の技術］ 第５図〜第７図は従来の不揮発性半導体記憶装置を説明
する図であり、第５図（ａ）、（ｂ）は従来例の構造の
詳細を示す図、第６図は従来例の回路ブロック図、第７
図は従来例の各セルトランジスタのバイアス条件、及び
プログラミングタイム（書き込みパルス幅）としきい値
電圧■１．．との関係を示す図である。なお、第５図（
ａ）は平面図（セルアレイを上から見た図）、第５図（
ｂ）は第５図（ａ）に示すＸＹ力方向断面図である。[Prior Art] FIGS. 5 to 7 are diagrams explaining a conventional nonvolatile semiconductor memory device, and FIGS. 5(a) and 5(b) are diagrams showing details of the structure of the conventional example, The figure is a circuit block diagram of a conventional example.
The figure shows the bias conditions, programming time (write pulse width), and threshold voltage of each cell transistor in the conventional example.1. ．． FIG. In addition, Figure 5 (
a) is a plan view (view of the cell array from above), Fig. 5 (
b) is a sectional view in the XY force direction shown in FIG. 5(a).

これらの図において、３１は例えばＳｉからなる基板、
３２はソース拡散層で、ソースライン３２ａとして機能
するものである。３３はソース／ドレイン拡散層、３４
はドレイン拡散層、３５は例えばＳｉＯ２からなる層間
絶縁膜、３６はポリシリコンからなる第１のポリシリコ
ン膜で、フローティングゲート３６ａとして機能するも
のである。３７はポリシリコンからなる第２のポリシリ
コン膜で、コントロールゲートとして機能するものであ
る。３８は例えばＰＳＧからなるパッシベーション膜、
３９はコンタクトホール、４０は例えばＡ／２からなる
配線層で、ビットライン４０ａとして機能するものであ
る。４１は例えばＰＳＧからなるカバー膜、４２は例え
ばＳｉＯ２からなるフィールド酸化膜で、トランジスタ
の絶縁領域として機能するものである。４３はワードラ
イン、４４ａ、４４ｂ、４４Ｃ，４４ｄはセルトランジ
スタである。In these figures, 31 is a substrate made of Si, for example;
Reference numeral 32 denotes a source diffusion layer, which functions as a source line 32a. 33 is a source/drain diffusion layer, 34
35 is an interlayer insulating film made of SiO2, for example, and 36 is a first polysilicon film made of polysilicon, which functions as a floating gate 36a. A second polysilicon film 37 is made of polysilicon and functions as a control gate. 38 is a passivation film made of, for example, PSG;
39 is a contact hole, and 40 is a wiring layer made of A/2, for example, which functions as a bit line 40a. 41 is a cover film made of, for example, PSG, and 42 is a field oxide film made of, for example, SiO2, which functions as an insulating region of the transistor. 43 is a word line, and 44a, 44b, 44C, and 44d are cell transistors.

なお、ワードライン４３はフローティングゲート３６ａ
及びコントロールゲート３７ａから構成されている。ま
た、ソース／ドレイン拡散層３３は選択するセルトラン
ジスタによってソースとなったり、ドレインになったり
する。Note that the word line 43 is connected to the floating gate 36a.
and a control gate 37a. Further, the source/drain diffusion layer 33 becomes a source or a drain depending on the selected cell transistor.

次に、セルトランジスタの書き込みを行う場合の動作原
理について説明する。なお、読み込みを行う場合の動作
原理も書き込みの場合の動作原理とまった（同様である
。Next, the operating principle when writing to a cell transistor will be explained. Note that the operating principle for reading is the same as that for writing (the same is true).

第７図に示すようなバイアス条件、即ちドレイン拡０ｔ
Ｆｉ３４及びソースライン３２ａに９■、セルトランジ
スタ４４ａ、４４ｂ、４４ｃのコントロールゲート３７
ａに２１Ｖ、セルトランジスタ４４ｄのコントロールゲ
ート３７ａに９．５■を印加することにより、セルトラ
ンジスタ４４ｄのみに書き込みを行う。セルトランジス
タ４４ｄのみに書き込みが行われるのは、一般にドレイ
ン拡散層３４とコントロールゲート３７ａ（実際はチャ
ネル）の両方にほぼ同じくらいの電位をかけると書き込
みが行われ易いということを利用しているからである。Bias conditions as shown in FIG. 7, i.e. drain expansion 0t
9 to the Fi 34 and the source line 32a, and the control gate 37 of the cell transistors 44a, 44b, 44c.
By applying 21V to a and 9.5V to the control gate 37a of the cell transistor 44d, writing is performed only to the cell transistor 44d. The reason why writing is performed only to the cell transistor 44d is to take advantage of the fact that writing is generally easier when approximately the same potential is applied to both the drain diffusion layer 34 and the control gate 37a (actually, the channel). be.

一方、セルトランジスタ４４ａ、４４ｂ、４４ｃには２
１Ｖとドレイン電圧９■よりもはるかに高（印加してい
るので、書き込みが行われ難（電流が流れてしまうので
ある。On the other hand, the cell transistors 44a, 44b, and 44c have two
Since 1V is applied, which is much higher than the drain voltage of 9cm, it is difficult to write (current flows).

したがって、書き込みを行いたいセルトランジスタ４４
に９．５■を印加し、書き込みたくないセルトランジス
タに２１Ｖを印加すれば適宜選択することができる。Therefore, the cell transistor 44 to which writing is to be performed
Appropriate selection can be made by applying 9.5 .mu.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、このような従来の不揮発性半導体記憶装
置にあっては、セルトランジスタ４４ａのみを選択して
書き込みを行ったにもかかわらず、選択していないセル
トランジスタ４４ａ、４４ｂ、４４Ｃがソフトライト（
選択していないセルトランジスタが自然に書かれてしま
うことをいう）されてしまうという問題点があった。However, in such a conventional nonvolatile semiconductor memory device, even though only the cell transistor 44a is selected for writing, the unselected cell transistors 44a, 44b, and 44C are soft-written (
There was a problem in that unselected cell transistors were automatically written.

選択していないセルトランジスタ４４ａ、４４ｂ。Unselected cell transistors 44a and 44b.

４４ｃがソフトライトされてしまうのは、第７図に示す
ように、選択していないセルトランジスタ４４ａ、４４
ｂ、４４ｃのしきい値電圧■いが変動していることから
確認することができる。特にセルトランジスタ４４ａの
変動が大きくソフトライトされ易い。44c is soft-written, as shown in FIG.
This can be confirmed from the fact that the threshold voltages of 44b and 44c vary. In particular, fluctuations in the cell transistor 44a are large and soft writing is likely to occur.

このように選択していないセルｉ・ランジスタがソフト
ライトされた場合、センスレベルに対してマージンが小
さくなり、選択していないセルトランジスタにも書かれ
ているようにセンスする危険性があるのである。即ち、
読み込み時に、書かれていないと読み込みされるはずの
セルトランジスタがソフトライトされたことによって、
書かれていると読み込まれてしまう危険性があるのであ
る。If an unselected cell i transistor is soft-written in this way, the margin for the sense level will be small, and there is a risk that the unselected cell transistor will also be sensed as written. . That is,
When reading, a cell transistor that would have been read if it was not written was soft-written, so
There is a danger that if it is written, it will be read.

そこで本発明は、選択していないセルトランジスタがソ
フトライトされることなく、選択したセルトランジスタ
に十分書き込みを行うことができ、性能を向上させるこ
とができる不揮発性半導体記憶装置を提供することを目
的としている。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a non-volatile semiconductor memory device that can sufficiently write to selected cell transistors without soft-writing unselected cell transistors, thereby improving performance. It is said that

〔課題を解決するための手段〕[Means to solve the problem]

本発明による不揮発性半導体記憶装置は上記目的達成の
ため、ビットラインとドレイン拡散層をコンタクトする
ためのドレインコンタクトホールとソースラインとの間
に少なくとも２個以上のセルトランジスタを有し、電気
的に消去可能なＮＡＮＤ型構造の不揮発性半導体記憶装
置において、前記セルトランジスタのチャネル長を、前
記ドレインコンタクトホールから離れていき、かつ前記
ソースラインに近づいていくもの程適宜小さくなるよう
に形成したものである。In order to achieve the above object, the nonvolatile semiconductor memory device according to the present invention has at least two cell transistors between the drain contact hole and the source line for contacting the bit line and the drain diffusion layer, and electrically In a nonvolatile semiconductor memory device having an erasable NAND type structure, the channel length of the cell transistor is formed so as to become appropriately smaller as the cell transistor moves away from the drain contact hole and approaches the source line. be.

本発明において、セルトランジスタのチャネル長を、ド
レインコンタクトホールから離れていき、かつ前記ソー
スラインに近づいていくもの程適宜小さくなるように形
成したとは、ドレインコンタクトホールとソースライン
との間の、セルトランジスタのチャネル長が少なくとも
ドレインコンタクトホールから離れていき、かつソース
ラインに近づいてい（もの程適宜小さくなるように形成
されていればよ（、具体的にはドレインコンタクトホー
ルとソースラインとの間に例えば４個のセルトランジス
タａ、ｂ、、ｃ、ｄがあり、ドレインコンタクトホール
からソースラインに向かってセルトランジスタａ、セル
トランジスタｂ、セル［・ランジスタＣ、セルトランジ
スタｄとなるようにドレインコンタクトホールから順次
離れて配置している場合、セルトランジスタａのチャネ
ル長〉セルトランジスタｂのチャネル長〉セルトランジ
スタＣのチャネル長〉セルトランジスタｄのチャネル長
となるように各セルトランジスタ全てのチャネル長を変
えて構成した場合の態様と、セルトランジスタａのチャ
ネル長＝セルトランジスタｂのチャネル長〉セルトラン
ジスタＣのチャネル長〉セルトランジスタｄのチャネル
長となるように構成した場合の態様と、セルトランジス
タａのチャネル長〉セルトランジスタｂのチャネル長り
＝セルトランジスタＣのチャネル長〉セルトランジスタ
ｄのチャネル長となるように構成した場合の態様と、セ
ルトランジスタａのチャネル長〉セルトランジスタｂの
チャネル長〉セルトランジスタＣのチャネル長＝セルト
ランジスタｄのチャネル長となるように構成した場合の
態様とを含むものである。In the present invention, forming the channel length of the cell transistor so that it becomes appropriately smaller as it moves away from the drain contact hole and approaches the source line means that the channel length between the drain contact hole and the source line is The channel length of the cell transistor is at least as long as it is away from the drain contact hole and closer to the source line. For example, there are four cell transistors a, b, , c, and d, and the drain contacts are connected from the drain contact hole to the source line to form cell transistor a, cell transistor b, cell transistor C, and cell transistor d. If they are placed sequentially away from the hole, the channel lengths of all cell transistors are set so that the channel length of cell transistor a > the channel length of cell transistor b > the channel length of cell transistor C > the channel length of cell transistor d. A mode in which the channel length of cell transistor a = channel length of cell transistor b > a channel length of cell transistor C > a channel length of cell transistor d, and a mode in which the channel length of cell transistor a is changed. Channel length of cell transistor b>Channel length of cell transistor b=Channel length of cell transistor C>Channel length of cell transistor d>Channel length of cell transistor a>Channel length of cell transistor b> This includes a case where the channel length of the cell transistor C=the channel length of the cell transistor d.

〔作用］ 本発明では、セルトランジスタのチャネル長がドレイン
コンタクトホールから離れていき、かつソースラインに
近づいていくもの程適宜小さくなるように形成される。[Function] In the present invention, the channel length of the cell transistor is formed so as to become appropriately smaller as it moves away from the drain contact hole and approaches the source line.

したがって、あるセルトランジスタを選択して書き込み
を行う場合、選択していないセルトランジスタがソフト
ライトされることがなくなり、選択したセルトランジス
タに十分書き込みを行うことができるようになり、性能
を向上させることができるようになる。Therefore, when a certain cell transistor is selected for writing, unselected cell transistors are no longer soft-written, and it becomes possible to write to the selected cell transistor sufficiently, improving performance. You will be able to do this.

（実施例） 以下、本発明を図面に基づいて説明する。(Example) Hereinafter, the present invention will be explained based on the drawings.

第１図〜第３図は本発明に係る不揮発性半導体記憶装置
の一実施例を説明する図であり、第１図（ａ）、（ｂ）
は一実施例の構造の詳細を示す図、第２図は一実施例の
回路ブロック図、第３図（ａ）〜（ｆ）は一実施例の製
造方法を説明する図である。なお、第１図（ａ）は平面
図（セルアレイを上から見た図）、第１図（ｂ）は第１
図（ａ）に示すＡＢ力方向断面図である。1 to 3 are diagrams illustrating an embodiment of a nonvolatile semiconductor memory device according to the present invention, and FIGS. 1(a) and 3(b)
2 is a diagram showing details of the structure of one embodiment, FIG. 2 is a circuit block diagram of one embodiment, and FIGS. 3(a) to 3(f) are diagrams explaining a manufacturing method of one embodiment. Note that FIG. 1(a) is a plan view (view of the cell array from above), and FIG. 1(b) is a top view of the cell array.
FIG. 3 is a cross-sectional view in the AB force direction shown in FIG.

これらの図において、１は例えばＳｉからなる基板、２
はソース拡散層で、ソースライン２ａとして機能するも
のである。３はソース／ドレイン拡散層、４はドレイン
拡散層、５は例えばＳｉＯ２からなる層間絶縁膜、６は
ポリシリコンからなる第１のポリシリコン膜で、フロー
ティングゲー）６ａとして機能するものである。７はポ
リシリコンからなる第２のポリシリコン膜で、コントロ
ールゲーｔ−７ａとして機能するものである。８は例え
ばＰＳＧからなるパッシベーション膜、９はコンタクト
ホール、１０は例えばＡ１からなる配線層で、ビットラ
イン１０ａとして機能するものである。１１は例えばＰ
ＳＧからなるカバー膜、１２は例えばＳｉＯ□からなる
フィールド酸化膜で、トランジスタの絶縁領域として機
能するものである。In these figures, 1 is a substrate made of Si, for example, and 2 is
is a source diffusion layer, which functions as a source line 2a. 3 is a source/drain diffusion layer, 4 is a drain diffusion layer, 5 is an interlayer insulating film made of, for example, SiO2, and 6 is a first polysilicon film made of polysilicon, which functions as a floating gate 6a. 7 is a second polysilicon film made of polysilicon, which functions as a control gate t-7a. 8 is a passivation film made of, for example, PSG, 9 is a contact hole, and 10 is a wiring layer made of, for example, A1, which functions as a bit line 10a. For example, 11 is P
The cover film 12 made of SG is a field oxide film made of SiO□, for example, and functions as an insulating region of the transistor.

１３はワードラインで、フローティングゲート６ａとコ
ントロールゲート７ａから構成されている。A word line 13 is composed of a floating gate 6a and a control gate 7a.

１４ａ、１４ｂ、１４ｃ、１４ｄはセルトランジスタで
ある。１５は例えばＳｉｎ、からなるゲート酸化膜、１
６ａ、１６ｂは例えば５ｉｎ２からなるシリコン酸化膜
、１７ａ、１７ｂ、１７ｃ、１７ｄはチャネル長である
。14a, 14b, 14c, and 14d are cell transistors. 15 is a gate oxide film made of, for example, Sin;
6a and 16b are silicon oxide films of, for example, 5 in 2, and 17a, 17b, 17c, and 17d are channel lengths.

なお、ソース／ドレイン拡散層３は選択するセルトラン
ジスタによってソースとなったり、ドレインになったり
する。層間絶縁膜５はゲート酸化膜１５、シリコン酸化
膜１６ａ、１６ｂから構成されている。Note that the source/drain diffusion layer 3 becomes a source or a drain depending on the selected cell transistor. Interlayer insulating film 5 is composed of gate oxide film 15 and silicon oxide films 16a and 16b.

次に、その製造方法について説明する。Next, the manufacturing method will be explained.

まず、第３図（ａ）に示すように、例えば熱酸化法によ
り基板１を選択的に酸化してゲート酸化膜１５を形成す
ることによりトランジスタ領域を形成する。この時、予
め選択的に形成された第１図（ａ）に示すフィールド酸
化膜１２が絶縁領域となる。次いで、例えばＣＶＤ法に
よりゲート酸化膜１５上にポリシリコンを堆積して第１
のポリシリコン膜６を形成する。First, as shown in FIG. 3(a), a transistor region is formed by selectively oxidizing the substrate 1 by, for example, a thermal oxidation method to form a gate oxide film 15. As shown in FIG. At this time, the field oxide film 12 shown in FIG. 1(a), which has been selectively formed in advance, becomes an insulating region. Next, polysilicon is deposited on the gate oxide film 15 by, for example, the CVD method, and a first
A polysilicon film 6 is formed.

次に、第３図（ｂ）に示すように、例えば熱酸化法によ
り第１のポリシリコン膜６を選択的に酸化してシリコン
酸化膜１６ａを形成した後、例えばシリコン酸化ｒｖ！
１６ａ上にポリシリコンを堆積して第２のポリシリコン
膜７を形成する。Next, as shown in FIG. 3(b), after selectively oxidizing the first polysilicon film 6 by, for example, a thermal oxidation method to form a silicon oxide film 16a, for example, silicon oxide rv!
A second polysilicon film 7 is formed by depositing polysilicon on 16a.

次に、第３図（ｃ）に示すように、第２のポリシリコン
膜７を選択的にパターニングした後、第２のポリシリコ
ン膜７をセルファラインでパターニングする。この時、
セルトランジスタ１４ａ、１４ｂ、１４ｃ、１４ｄにお
いて、セルトランジスタを構成するゲート、即ち第１の
ポリシリコン膜６及び第２のポリシリコン膜７の幅がセ
ルトランジスタ１４ａ＞セルトランジスタ１４ｂ〉セル
トランジスタ１４ｃ〉セルトランジスタ１４ｄとなるよ
うに形成される。ここでは基（反１が露出されるが、露
出させずにゲート酸化膜１５を残したままでもよい。Next, as shown in FIG. 3(c), after selectively patterning the second polysilicon film 7, the second polysilicon film 7 is patterned using self-alignment lines. At this time,
In cell transistors 14a, 14b, 14c, and 14d, the widths of the gates constituting the cell transistors, that is, the first polysilicon film 6 and the second polysilicon film 7, are such that cell transistor 14a>cell transistor 14b>cell transistor 14c>cell It is formed to become a transistor 14d. In this case, the gate oxide film 15 is exposed, but the gate oxide film 15 may be left unexposed.

次に、第３図（ｄ）に示すように、例えば熱酸化法によ
り基板１、第１のポリシリコン膜６及び第２のポリシリ
コン膜７を選択的に酸化してシリコン酸化膜１６ｂを形
成した後、例えばイオン注入法によりソース拡散層２、
ソース／ドレイン拡Ｎｔ層３及びドレイン拡散層４を形
成する。この時、各セルトランジスタ１４ａ、１４ｂ、
１４ｃ、１４ｄのチャネル長１７ａ、１７ｂ、１７ｃ、
１７ｄはチャネル長１７ａ〉チャネル長１７ｂ〉チャネ
ル長１７ｃ〉チャネル長１７ｄとなっ°ζいる。Next, as shown in FIG. 3(d), the substrate 1, the first polysilicon film 6, and the second polysilicon film 7 are selectively oxidized by, for example, a thermal oxidation method to form a silicon oxide film 16b. After that, the source diffusion layer 2,
A source/drain expanded Nt layer 3 and a drain diffusion layer 4 are formed. At this time, each cell transistor 14a, 14b,
14c, 14d channel lengths 17a, 17b, 17c,
17d is channel length 17a>channel length 17b>channel length 17c>channel length 17d.

次に、第３図（ｅ）に示すように、例えばＣＶＤ法によ
り全面を覆うようにパッシベーション膜８を形成する。Next, as shown in FIG. 3(e), a passivation film 8 is formed to cover the entire surface by, for example, the CVD method.

そして、パッシベーション膜８を選択的にエツチングし
てドレイン拡散層４上にドレインコンタクトホール９を
形成し、例えばスパッタ法により／Ｍ！を堆積してドレ
イン拡散層４とコンタクトを採るように配線層１０を形
成した後、例えばｃＶＤ法により配線層１０上にカバー
膜１１を形成することにより、第３図（ｆ）に示すよう
な構造（第１図（ｂ）に示すものと同様）の不揮発性半
導体記憶装置が完成する。Then, the passivation film 8 is selectively etched to form a drain contact hole 9 on the drain diffusion layer 4, and /M! is formed by, for example, sputtering. After forming the wiring layer 10 so as to make contact with the drain diffusion layer 4, a cover film 11 is formed on the wiring layer 10 by, for example, the CVD method, as shown in FIG. 3(f). A nonvolatile semiconductor memory device having a structure similar to that shown in FIG. 1(b) is completed.

すなわち、上記実施例では、第１図（ｂ）及び第２図に
示すように、各セルトランジスタ１４ａ、１４ｂ、１４
ｃ、１４ｄのチャネル長１７ａ、１７ｂ、１７ｃ。That is, in the above embodiment, as shown in FIG. 1(b) and FIG. 2, each cell transistor 14a, 14b, 14
c, 14d channel lengths 17a, 17b, 17c.

１７ｄを、ドレインコンタクトホール９から離れていき
、かつソースライン２ａに近づいてい（もの程、チャネ
ル長１７ａ〉チャネル長１７ｂ〉チャネル長１７ｃ〉チ
ャネル長１７ｄと小さくなるように形成したので、ある
セルトランジスタを選択して書き込みを行う場合、選択
していないセルトランジスタがソフトライトされること
なく、選択したセルトランジスタに十分書き込みを行う
ことができ、性能を向上させことができる。17d is formed so that it becomes smaller as it moves away from the drain contact hole 9 and approaches the source line 2a (channel length 17a>channel length 17b>channel length 17c>channel length 17d), so that a certain cell transistor When writing is performed by selecting , it is possible to sufficiently write to the selected cell transistor without soft writing to unselected cell transistors, and performance can be improved.

ここで、セルトランジスタ１４ｄのみを選択して書き込
みを行う場合、選択していないセルトランジスタ１４ａ
、１４ｂ、１４ｃがソフトライ１−されることがなくな
るのは、特にドレインコンタクトホール９に近いセルト
ランジスタ（セルトランジスタ１４ａ）程ドレイン電圧
が減少せずに印加され書き込みが行い易くソフトライト
が生じ易いので、適宜書き込みが行い難くなるようにセ
ルトランジスタのチャネル長をチャネル長１７ａ〉チャ
ネル長１７ｂ〉チャネル長１７ｃとドレインコンタクト
ホール９から離れていくもの程小さくなるように適宜設
定することによって達成できるのである。トレインコン
タクトホール９から一番近いセルトランジスタ１４ａは
ドレイン電圧がそのままかかり最も書き込み易いので、
最も書き込み難くなるようにチャネル長１７ａを最も大
きくしているのである。Here, when writing is performed by selecting only the cell transistor 14d, the unselected cell transistor 14a
, 14b, 14c are not subjected to soft write 1- because the drain voltage is applied to the cell transistor closer to the drain contact hole 9 (cell transistor 14a) without decreasing, and it is easier to write, and soft write is more likely to occur. Therefore, this can be achieved by appropriately setting the channel lengths of the cell transistors such that channel length 17a>channel length 17b>channel length 17c and the further away from the drain contact hole 9 the channel length of the cell transistor becomes smaller so as to make writing difficult. be. The cell transistor 14a closest to the train contact hole 9 receives the drain voltage as it is and is the easiest to write to.
The channel length 17a is made the largest so that it is most difficult to write.

一方、ドレインコンタクトホール９から遠いセルトラン
ジスタ１４ａに十分書き込みが行うことができるのは、
特にドレインコンタクトホール９から遠いセルトランジ
スタ程ドレイン電圧が減少していき書き込みが行い難い
ので、十分書き込みが行うことができるように最も遠い
セルトランジスタ１４ｄのチャネル長１７ｄを適宜小さ
（することによって達成することができるのである。On the other hand, it is possible to write sufficiently into the cell transistor 14a far from the drain contact hole 9 because
In particular, the drain voltage decreases as the cell transistor is further from the drain contact hole 9, making writing more difficult. It is possible.

次に、その動作原理について第２図を用いて更に具体的
に説明する。なお、動作原理については従来のものと同
様である。また、読み込みを行う場合の動作原理も書き
込みの場合の動作原理とまったく同様である。Next, the principle of operation will be explained in more detail using FIG. 2. Note that the operating principle is the same as that of the conventional one. Furthermore, the operating principle for reading is exactly the same as the operating principle for writing.

まず、セルトランジスタ１４ａに書き込みを行う場合に
ついて説明する。バイアス条件としては、ドレイン拡散
層４及びソースライン２ａに例えば９■、セルトランジ
スタ１４ａのコントロールゲート７ａに９．５■、セル
トランジスタ１４ｂ、１４ｃ；１４ｄのコントロールゲ
ー）７ａに例えば２１Ｖを印加する。この場合、セルト
ランジスタ１４ａのチャネル長１７ａは他のセルトラン
ジスタ１４ｂ、１４ｃ、１４ｄのものに対し太き（して
いるが、電圧が降下しないため、十分書き込みをおこな
うことができる。一方、他のセルトランジスタ１４ｂ、
１４ｃ、１４ｄは、書き込みが行い易いようにチャンネ
ル長１７ｂ、１７ｃ、１７ｄをドレインコンタクトホー
ル９がら離れていくもの程、順次小さくしているが、セ
ントランジスタ１４ａに書き込みをおこなったため、ド
レインには電圧が少ししか印加されず、書き込みが行わ
れない。First, the case of writing to the cell transistor 14a will be described. As bias conditions, for example, 9V is applied to the drain diffusion layer 4 and the source line 2a, 9.5V is applied to the control gate 7a of the cell transistor 14a, and 21V is applied to the control gate 7a of the cell transistors 14b, 14c and 14d. In this case, the channel length 17a of the cell transistor 14a is thicker than that of the other cell transistors 14b, 14c, and 14d, but since the voltage does not drop, sufficient writing can be performed. cell transistor 14b,
14c and 14d, the channel lengths 17b, 17c, and 17d are sequentially made smaller as the distance from the drain contact hole 9 increases so that writing can be easily performed. Only a small amount of is applied, and no writing is performed.

また、セルトランジスタ１４ｄに書き込みを行う場合に
ついて説明する。バイアス条件としては、ドレイン拡散
層４及びソースライン２ａに例えば９■、セルトランジ
スタ１４ａ、１４ｂ、１４ｃのコントロールゲート１ａ
に２１Ｖ、セルトランジスタ１４ｄのコントロールゲー
ト７ａに９，５■印加する。Also, a case will be described in which writing is performed on the cell transistor 14d. The bias conditions include, for example, 9cm for the drain diffusion layer 4 and the source line 2a, and the control gate 1a for the cell transistors 14a, 14b, 14c.
21V and 9.5V are applied to the control gate 7a of the cell transistor 14d.

この場合、セルトランジスタ１４ａにはＶ、−α（αは
セルトランジスタ１４ａ、１４ｂ、１４ｃの抵抗の電圧
降下分）しかかからない。しかしながら、セルトランジ
スタ１４ｄのチャネル長１７ｄは十分小さくしであるた
め十分書き込みを行うことができる。そして、セルトラ
ンジスタ１４ａ、１４ｂ、１４ｃは書き込み易いものの
順にゲート長を適宜大きくしているのでソフトライトさ
れることはないのである。In this case, only V, -α (α is the voltage drop of the resistance of the cell transistors 14a, 14b, and 14c) is applied to the cell transistor 14a. However, since the channel length 17d of the cell transistor 14d is sufficiently small, sufficient writing can be performed. Since the gate lengths of the cell transistors 14a, 14b, and 14c are appropriately increased in order of ease of writing, soft writing is not performed.

なお、上記実施例では、トレインコンタクトホール９と
ソースライン２ａとの間にセル１−ランジスタを４個直
列に接続して構成する場合について説明したが、本発明
はこれに限定されるものではなく、少なくとも２個以上
で接続する場合であればよく接続するセルトランジスタ
は何個であってもよい。In the above embodiment, a case has been described in which four cell 1 transistors are connected in series between the train contact hole 9 and the source line 2a, but the present invention is not limited to this. Any number of cell transistors may be connected as long as at least two or more cell transistors are connected.

上記実施例は、各セルトランジスタのチャネル長をセル
トランジスタ１４ａのチャネル長１７ａ〉セルトランジ
スタ１４ｂのチャネル長１７ｂ〉セルトランジスタ１４
ｃのチャネル長１７Ｃ〉セルトランジスタＬ４ｃのチャ
ネル長１７ｄと全て異なるように構成する場合について
説明したが、本発明はこれに限定されるものではなく、
セルトランジスタのチャネル長を少なくとも、ドレイン
コンタクトホール９から離れていき、かつソースライン
２ａに近づいていくもの程適宜小さくなるように形成さ
れていればよ（、具体的には例えば第４図（ａ）に示す
ように、セルトランジスタ２４ａのチャネル長２７ａ〉
セルトランジスタ２４ｂのチャネル長２７ｂ＝セルトラ
ンジスタ２４ｃのチャネルＩＩＬ２７ｃ＞セルトランジ
スタ２４ｄのチャネル長２７ｄとなるように構成する場
合であってもよく、第４図（ｂ）に示すように、セルト
ランジスタ２４ａのチャネル長２７ａ〉セルトランジス
タ２４ｂのチャネル長２７ｂ〉セルトランジスタ２４ｃ
のチャネル長２７ｃｍセルトランジスタ２４ｄのチャネ
ル長２７ｄとなるように構成する場合であってもよい。In the above embodiment, the channel length of each cell transistor is determined as follows: channel length 17a of cell transistor 14a>channel length 17b of cell transistor 14b>channel length 17b of cell transistor 14>
Although the channel length 17C of cell transistor L4c is configured to be completely different from the channel length 17d of cell transistor L4c, the present invention is not limited to this.
It is only necessary that the channel length of the cell transistor is at least appropriately reduced as it moves away from the drain contact hole 9 and approaches the source line 2a (for example, as shown in FIG. 4(a)). ), the channel length 27a of the cell transistor 24a>
The structure may be such that channel length 27b of cell transistor 24b=channel IIL 27c of cell transistor 24c>channel length 27d of cell transistor 24d, as shown in FIG. 4(b). Channel length 27a>Channel length 27b of cell transistor 24b>Cell transistor 24c
The cell transistor 24d may have a channel length of 27 cm.

［発明の効果］ 本発明によれば、選択していないセルトランジスタがソ
フトライトされることなく、選１尺したセルトランジス
タに十分書き込みを行うことができ、性能を向上させる
ことができるという効果がある。[Effects of the Invention] According to the present invention, it is possible to perform sufficient writing to selected cell transistors without soft writing to unselected cell transistors, and the performance can be improved. be.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図〜第３図は本発明に係る不揮発性半導体記憶装置
の一実施例を説明する図であり、第１図は一実施例の構
造の詳細を示す図、第２図は一実施例の回路ブロック図
、 第３図は一実施例の製造方法を説明する図、第４図は他
の実施例を説明する図、 第５図〜第７図は従来の不揮発性半導体記憶装置を説明
する図であり、 第５図は従来例の構造の詳細を示す図、第６図は従来例
の回路ブロック図、 第７図は従来例の各セルトランジスタのバイアス条件、
及びプログラミングタイムとしきい値電圧との関係を示
す図である。 １・・・・・・基板、 ２・・・・・・ソース拡散層、 ２ａ・・・・・・ソースライン、 ３・・・・・・ソース／ドレイン拡散層、４・・・・・
・ドレイン拡散層、 ５・・・・・・層間絶縁膜、 ６・・・・・・第１のポリシリコン膜、６ａ・・・・・
・フローティングゲート、７・・・・・・第２のポリシ
リコン膜、７ａ・・・・・・コントロールゲート、８・
・・・・・パッシベーション膜、 ９・・・・・・ドレインコンタクトホール、１０・・・
・・・配線層、 １０ａ・・・・・・ビットライン、 １１・・・・・・カバー膜、 １２・・・・・・フィールド酸化膜、 １３・・・・・・ワードライン、 １４ａ、１４ｂ、１４ｃ、　１４ｄ−・・−・−セルト
ランジスタ、１５・・・・・・ゲート酸化膜、 １６ａ、１６ｂ・・・・・・シリコン酸化膜、１７ａ、
１７ｂ、１７ｃ、　１’ｌｄ・旧−・チャネル長。 ９・トレインコンタクトホール １７０　．１７ｂ。 ＋７ｃ １２：フィールト酸化収 １３・ワードライン １７ｄ　　チャネル長 １４Ｑ。 １４ｂ。 １４Ｃ９ ７０：コントロールケー１ １００：ビットライン １４ｄ：セルトランシスタ （ａ） −・実施例の構造のλＴ細を示す同 第１図 一実施例の回路ブロック図 他の実施例を説明する図 第 図 従来例の回路ブロック図 第６図 （ａ） （ｂ） 従来例の構造の詳細を示す図 ４５図 プロクラミンクタイム （ｍｓｅｃ） 第 図1 to 3 are diagrams explaining one embodiment of a nonvolatile semiconductor memory device according to the present invention, FIG. 1 is a diagram showing details of the structure of one embodiment, and FIG. 2 is one embodiment. 3 is a diagram for explaining the manufacturing method of one embodiment, FIG. 4 is a diagram for explaining another embodiment, and FIGS. 5 to 7 are diagrams for explaining a conventional nonvolatile semiconductor memory device. 5 is a diagram showing the details of the structure of the conventional example, FIG. 6 is a circuit block diagram of the conventional example, and FIG. 7 is a diagram showing the bias conditions of each cell transistor of the conventional example.
FIG. 3 is a diagram showing the relationship between programming time and threshold voltage. DESCRIPTION OF SYMBOLS 1...Substrate, 2...Source diffusion layer, 2a...Source line, 3...Source/drain diffusion layer, 4...
・Drain diffusion layer, 5... interlayer insulating film, 6... first polysilicon film, 6a...
・Floating gate, 7...Second polysilicon film, 7a...Control gate, 8.
...Passivation film, 9...Drain contact hole, 10...
...Wiring layer, 10a...Bit line, 11...Cover film, 12...Field oxide film, 13...Word line, 14a, 14b , 14c, 14d--Cell transistor, 15... Gate oxide film, 16a, 16b... Silicon oxide film, 17a,
17b, 17c, 1'ld・Old-・Channel length. 9.Train contact hole 170. 17b. +7c 12: Field oxidation filter 13, word line 17d, channel length 14Q. 14b. 14C9 70: Control cable 1 100: Bit line 14d: Cell transistor (a) - Figure 1 showing the λT details of the structure of the embodiment. Circuit block diagram of one embodiment. Diagram explaining another embodiment. Circuit block diagram of the conventional example Fig. 6 (a) (b) Fig. 45 showing details of the structure of the conventional example Programming time (msec) Fig.

Claims (1)

【特許請求の範囲】 　ビットラインとドレイン拡散層をコンタクトするため
のドレインコンタクトホールとソースラインとの間に少
なくとも２個以上のセルトランジスタを有し、電気的に
消去可能なＮＡＮＤ型構造の不揮発性半導体記憶装置に
おいて、 前記セルトランジスタのチャネル長を、前記ドレインコ
ンタクトホールから離れていき、かつ前記ソースライン
に近づいていくもの程適宜小さくなるように形成したこ
とを特徴とする不揮発性半導体記憶装置。[Claims] A nonvolatile NAND-type structure that is electrically erasable and has at least two or more cell transistors between a drain contact hole for contacting a bit line and a drain diffusion layer and a source line. A non-volatile semiconductor memory device, characterized in that the channel length of the cell transistor is formed to be appropriately smaller as the cell transistor moves away from the drain contact hole and approaches the source line.