JPH0264991A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、メモリ装置に関する。

以下、この発明の実施例を図面とともに説明する。

〔ダイナミックメモリシステムの構成及び動作〕本発明
のダイナミックメモリシステムの構成を第１図に従って
説明する。まず、点線で囲まれたブロックダイアグラム
はダイナミックメモリシステムを示しており、このシス
テムはＤ−ＲＡＭＩＣＡＲＲＡＹ（以下、Ｄ−ＲＡＭと
称する。）並びに計算機の中央処理装置（以下、ＣＰＵ
と称する図示せず。）とＤ−ＲＡＭとの間のインターフ
ェイス回路から構成されている。

次に上記ダイナミックメモリシステムとＣＰＵとの間の
入出力信号を説明する。まず、アドレス信号Ａ０〜Ａｋ
はＤ−ＲＡＭのアドレスを選択する信号である。ＲＥＦ
’ＧＲＮＴはＤ−ＲＡＭのメモリ情報を９フレツシユさ
せる、リフレッシュ指示信号である。Ｗｌはライトイネ
ーブル信号であり、Ｄ−几ＡＭにおけるデータの読出し
及び書込み命令信号である。ＭＳはＤ−ＲＡＭのメモリ
動作を開始させる、メモリ起動信号である。Ｄ、〜Ｄ６
はＣＰＵとＤ−ＲＡＭとを結ぶデータバスにおける入出
力データである。ＲＥＦＲＥＱはＤ−ＲＡＭのメモリ情
報のリフレッシュ要求信号である。

次にダイナミックメモリシステムをＤ−ＲＡＭと上記イ
ンターフェイス回路に分けて説明する。

まず、Ｄ−ＲＡＭはｎｋビット集積回路（以下、ｎｋと
称する。なお、１にビットは２ＩＯ＝１０２４ビツトを
示している。）を列にｍ個、行にＢ偽起列し、（ｎＸｍ
）ワードｘＢビットのマトリクス構成されたＩＣアレイ
より成っている。

次にインターフェイス回路を説明する。ＲＡＲはＣＰＵ
から送出されるアドレス信号Ａ。−Ａ。

のうちＡ０〜Ａ１を受信し、Ｄ−ＲＡＭの動作にあった
タイミングのアドレス信号に変換するロウアドレスレシ
ーバであり、ＣＡＲは上記アドレス信号Ａ０〜Ａｋのう
ち、Ａ１＋１〜Ａ、を受信し、Ｄ−ＲＡＭの動作にあっ
たタイミングのアドレス信号に変換するカラムアドレス
レシーバであり、ＡＤＲは上記アドレス信号Ａ０〜Ａｈ
のうち、Ａ１＋１〜Ａｋを受信し、Ｄ−ＦＬＡＭの動作
にあったタイミングのアドレス信号に変換するアドレス
レシーバである。

ＤＣＲはＤ−ＲＡＭのチップを選択するためのチップ選
択制御信号（以下、Ｃ８，〜Ｃ８ｎと称する。ｍ＝＝２
に一″Ｊ）を送出するデコーダである。

ＲＡＳ−ＣＴはＤ−几ＡＭの動作にあったタイミングの
チップ選択信号及びロウアドレス取込用信号を送出する
ＲＡＳコントロール回路である。

ＡＤＭは上記アドレス信号Ａｏ−Ａ、並びにＡ１＋１〜
Ａ、を時系列的に多重化してＤ−ＲＡＭに送出するアド
レスマルチプレクサである。

Ｒ２ＯはＤ−ＲＡＭのメモリ情報をリフレッシュするタ
イミングを決めるリフレッシュ同期発生回路である。

ＲＡＣはＤ−ＲＡＭのメモリ情報をリフレッシュするた
めにリフレッシュアドレス信号几。〜Ｒ４を送出するリ
フレッシ−アドレスカウンタである。

ＤＢＤはＣＰＵとＤ−ＲＡＭとの間のデータ入出力がＷ
Ｅ傷信号より切換えられるデータバスドライバである。

Ｃ−ＣＴは上記ＲＡＣ，ＡＤＭ、ＲＡＳ−ＣＴ。

ＤＢＤ、Ｄ−ＲＡＭを制御する信号を送出するコントロ
ール回路である。

次にダイナミックメモリシステム内におけるアドレス信
号の働きを説明する。

ＣＰＵからのアドレス信号Ａｏ−Ａｋはダイナミックメ
モリシステム内でアドレス信号Ａ０〜ＡＪとアドレス信
号Ａ　Ｊ　＋　１〜Ａ、の２つの機能をもたせている。

すなわち、アドレス信号Ａ０〜Ａ、はＤ−ＲＡＭの各チ
ップ内のメモリマトリクスのアドレス信号として使用さ
れる。また、アドレス信号Ａ　Ｊ　＋　１〜Ａ、はＤ−
ＲＡＭのチップからみた場合、そのチップ全体を選ぶか
否かのチップ選択信号になる。

ここでアドレス信号Ａ。−ＡＪはＤ−ＲＡＭのＩＣチッ
プ内のマトリクスに合わせて、アドレス信号Ａ０〜Ａ、
をＩＣチップアレイのロウ選択に、Ａよ＋、〜Ａ、をＩ
Ｃチップアレイのカラム選択に割り当てるように設計さ
れている。

次にダイナミックメモリシステム内における回路動作を
説明する。

ロープ信号であり、ＣＡ８信号はカラムアドレスストロ
ーブ信号である。

まず、アドレス信号Ａ６−Ａ１　１　Ａ　ｌ＋１〜Ａ、
ｙはそれぞれＲＡＲ，ＣＡＲを介してＡＤＭに印加され
る。

ＡＤＭにおいて、ＲＡ８ｂ信号があるレベルになるとロ
ウアドレス信号Ａ０〜Ａ１が送出され、Ｄ−ＲＡＭのア
ドレス端子に印加される。このとき、カラムアドレス信
号ＡＩ　＋１〜Ａ、は送出されないようになっている。

次ＶＣＲＡｓｂ信号が上記と逆レベルになるとカラムア
ドレス信号Ａ＋　＋　ｔ　−Ａ　ＪがＡＤＭから送出さ
れ、上記アドレス端子に印加される。このとき、ロウア
ドレス信号Ａ、〜Ａ、はＡＤＭから送出されないように
なっている。

このようにして上記アドレス信号Ａ、％Ａ、及びＡＩ＋
１−ＡＪはＲＡ８ｂ信号のレベルにより時系列的にＤ−
ＲＡＭのアドレス端子に印加される。

なお、ＡＤＭ及びＲＡＣにリフレッシ−制御信号Ｒｃｓ
が印加されていないため、リフレッシュアドレス信号Ａ
ｏ−４，はＡＤＭから送出されないようになっている。

また、チップ選択信号ＡＪ　＋　１−Ａ　ｙはＤＣＲを
通して主としてＤ−ＲＡＭ内のチップを選択する。。

チップ選択制御信号Ｃ８，〜Ｃ８ｍ（ｍ＝２”−’）に
変換され、さらにＲＡＳａ信号によってタイミングが制
御されたＲＡＳ、〜ＲＡ８ｍ信号に変換され、チップ選
択用信号及びロウアドレス取込み用信号として使われる
。

次にＤ−ＲＡＭの各列におけるチップ内のアドレスの設
定動作を説明する。

まず、ロウアドレス信号Ａ０〜Ａ、がＤ−ＲＡＭのすべ
てのＩＣチップのアドレス端子に印加される。

その後、ＲＡＳ、　〜ＲＡＳｍ信号のうち、１つの信号
たとえばＲＡＳ、信号があるレベルになると最上段のＢ
個のＩＣが選択されると仮定する。このとき、上記ＩＣ
（ＩＣ，、、ＩＣ，！、・・・・・・ＩＣＩＢ）チップ
内のメモリマトリクスアレイのロウアドレスに上記ロウ
アドレス信号Ａ０〜Ａ、が取込まれる。ここで、上記ロ
ウアドレス信号Ａ０〜Ａ１がＲＡＳ、信号よりも前に上
記ＩＣに印加される理由はＲＡＳ、信号が上記ロウアド
レス信号Ａ０〜Ａ、よりも前に印加されると、ロウアド
レス信号以外の信号を取込む可能性があるからである。

次にカラムアドレス信号Ａ　Ｉ＋１〜Ａ、がＤ−ＲＡＭ
のすべてのＩＣチップのアドレス端子に印加される。

その後、ＲＡＳ、信号から遅延したＣＡＳ信号があるレ
ベルになると上記最上段のｎｋ、Ｂ個のＩＣチップ内の
メモリマトリクスアレイのカラムアドレスに上記カラム
アドレス信号Ａ　Ｉ＋１〜Ａ。

が取込まれる。ここで、上記カラムアドレス信号Ａ１＋
１〜Ａ、がＣＡＳ信号よりも前に上記ＩＣに印加される
理由は上記理由と同様である。

また、ＣＡ８信号の働きは、ロウアドレス信号Ａ０〜Ａ
１あるいはカラムアドレス信号Ａ　ｌ−１−１〜Ａ、の
どちらを送っているかを区分することにある。

以上の動作により、Ｄ−ＲＡＭの最上段ｎｋ、Ｂ個のチ
ップ内アドレスが設定される。

また、Ｄ−ＲＡＭの最上段を除くＩＣはＲＡＳ。

〜ＲＡＳｍ信号がＲＡＳ、のレベルと逆レベルのため選
択されないようになっている。

次に上記設定されたアドレスにおけるデータの書込み動
作及び読出し動作を説明する。

データの書込み動作及び読出し動作はライトイネーブル
信号（以下、ＷＥ倍信号称す。）のノ・イレペルまたは
ロウレベルによって決定されるように設計されている。

書込み動作は、ＷＥ倍信号あるレベルのときに書込まれ
る。上記設定されたアドレスにＣＰＵからのデータＤＩ
Ｉ〜ＤＩＲがＤＢＤを介してＢビット入力として印加さ
れ、書込まれる。

読出し動作は書込みを完了している上記それぞれのアド
レスからデータｎｏｔ〜ＤＯＢがＷＥ倍信号上記と逆レ
ベルのときにＢビット出力として読出される。

〔コントロール信号の働き〕

略号は信号の働きを意味しており、反転記号（パー、ｂ
ａｒ）が略号の上に付けられているものはその信号がｌ
Ｏ”（Ｌｏｗ　Ｌｅｖｅｌ　）のときに、その略号のも
つ意味の働きを実行し、ｂａｒ記号がない場合は′１”
（Ｈｉｇｈ　Ｌｅｖｅｌ　）のときにそれを実行するこ
とを意味している。

Ｃ−ＣＴはＣＰＵからの命令信号すなわちＲＥＦＧ几Ｎ
Ｔ信号、ＷＥ倍信号ＭＳ信号を受け、ＣＡＳ信号、Ｒ，
Ａｓａ信号、Ｒ，Ａ８ｂ信号、ＷＥ信号＋ＲＣ１１信号
をそれぞれ送出する。これらの送出されるコントロール
信号の働きを説明する。

ＣＡＳ信号は、ロウアドレス信号Ａ、〜Ａ、あるいはカ
ラムアドレス信号Ａｔ＋ｔ〜Ａ、のどチラがＤ−ＲＡＭ
内の各チップに送出されているかを区分するための信号
及びＩＣチップのカラムアドレス信号を取込むための信
号である。

ＲＡＳａ信号はＣ８，〜Ｃ８ｍ信号をタイミングを合わ
せてＤ−ＲＡＭ内のＩＣＣフッアレイに供給するための
信号である。

ＷＥ倍信号Ｄ−ＲＡＭのＩＣチップ内のメモリセルから
のデータの読出し及びメモリセルへのデータの書込みを
決定するための信号である。

ＲＣＳ信号はリフレッシュ動作の開始及びＡＤＭからア
ドレス信号Ａ０〜Ａ　１．　Ａ　（＋１−Ａｚの送出を
禁止すると共にＲＡＣからのリフレッシュアドレス信号
８０〜’ＦＬｔに切換えるための信号である。

ＲＡＳｂ信号はＡＤＭからロウアドレス信号Ａ０〜Ａ、
及びカラムアドレス信号Ａ　Ｉ＋１−ＡＪを時系列多重
化信号に変換するための切換えタイミング信号であると
ともに、ＲＡＳ　（ＲＡＳ、〜几ＡＳｍ）信号の１つが
選択されたとき、ＡＤＭからはロウアドレス信号Ａ０〜
Ａ、が出力されているように、ロウアドレス信号Ａｏ−
Ａｌ　とカラムアドレス信号ＡＩ＋１〜Ａ、の切換え時
間をＲＡＳａ信号より遅延させた信号である。

次に前記ＷＥ倍信号データバスドライバ（ＤＢＤ）の関
係を説明する。

Ｃ−ＣＴから送出されたＷ１信号はＤ−ＲＡＭ及びＤＢ
Ｄに印加される。例えばＷＥ倍信号高レベルの時、読出
しモードとなり、Ｄ−ＲＡＭのデータが出力され、ＤＢ
Ｄを介してＣＰＵへ送出され、このとき、入力データは
ＷＥ倍信号よりＤＢＤからＤ−ＲＡＭＫ取込まないよう
に制御されている。またＷＥ倍信号低レベルの時、書込
みモードとなり、Ｄ−ＲＡＭのデータ入力端子にＣＰＵ
から入力データがＤＢＤを介して印加され、設定された
アドレスにデータが書込まれる。このときＤ−ＲＡＭの
データ出力はＷＥ倍信号よりＤＢＤから出力されないよ
５に制御されている。

〔リフレッシュ動作〕

Ｄ−ＲＡＭのメモリセル回路ではＭＯ８キャパシタにチ
ャージを貯えることにより情報を保持しており、このチ
ャージはリーク電流により時間とともに消失する。ここ
で問題なのは情報″１′（Ｈｉｇｈ　Ｌｅｖｅｌ　）の
チャージが消失して、情報″１１″と０″（Ｌｏｗ　Ｌ
ｅｖｅｌ　）を判別する基準レベルより小さくなると情
報１１″が“θ″と判別され、誤動作となってしまうこ
とである。そこで、情報”１”を記憶させ続けるには電
荷が上記基準レベルより減少する前に電荷をリフレッシ
ュする必要がある。そして、このリフレッシ−動作はメ
モリセルの情報蓄積時間内に必ず行なわなければならな
い。従って、このリフレッシュモードは読出しモードや
書込みモードより優先する。

次にり７レツシ工動作を第１図に従って説明する。

まず、リフレッシュ同期発生回路（以下、Ｒ２Ｏと称す
る。）はリフレッシュ要求信号（以下、ＲＥＦＲＥＱと
称する。）を（情報蓄積時間）／（リフレッシュサイク
ル数）の同期毎にＣＰＵへ送出している。（なお、リフ
レッシュサイクル数はカラムデータ線につながるワード
線の数と等価である。） ＣＰＵでは上記Ｒ，ＥＦＲＥＱを受けて、リフレッシュ
指示信号（以下、ＲＥＦＧＲＮＴと称する。）を送出す
る。このときＣＰＵからはライトイネーブル信号（以下
、ＷＥ信号と称する。）及びメモリ起動信号（以下、Ｍ
Ｓと称する。）は送出されない。上記ＲＥＦＧＲＮＴが
コントロール回路（以下、Ｃ−ＣＴと称する。）に印加
されると、その出力信号であるりフレッシュ制御信号（
以下、Ｒｃｓと称する。）はアドレスマルチプレクサ（
以下、ＡＤＭと称する。）及びリフレッシュアドレスカ
ウンタ（以下、ＲＡＣと称する。）に印加される。そう
すると、ＡＤＭではＲＣＳ信号によってランダム・アク
セス用のアドレス信号Ａ。

〜Ａ、に代えてリフレッシュ専用のアドレス信号Ｒ０〜
Ｒ６をＤ−ＲＡＭに送る。

Ｄ−ＲＡＭにおけるリフレッシ一方法は２つに大別され
る。その１つはＩＣチップアレイの各列毎（工ＣＩＩ、
ＩＣＩ！・・・・・・、ＩＣ１Ｂを１列とする。）に順
番にリフレッシュを行なう方法である。この方法はリフ
レッシュに要する消費電力が少なくてすむ利点があるが
、Ｉ７７レツシエに要する時間がかかるという欠点があ
る。

もう１つの方法はＤ−ＲＡＭの全ＩＣチップアレイを同
時にリフレッシ−する方法である。この方法は第１図に
は図示していないが、アドレスレシーバからのアドレス
信号Ａ、　Ｊ　＋　１〜Ａ、がデコーダ（以下、ＤＣＲ
と称する。）を介さず、ＲＡＳコントロール回路（以下
、几Ａｓ−ＣＴを称する。）に印加され、ＲＡＳ−ＣＴ
のすべての出力信号ＲＡＳ、〜ＲＡ８ｍがあるレベルに
なり、Ｄ−ＲＡＭの全列のＩＣが同時に選択されること
によってリフレッシュを行なうものである。

この利点はりフレッシュに要する時間が少ないというこ
とであり、また欠点は消費電力が多いということである
。

次にＤ−ＲＡＭのＩＣ内のマトリクスアレイにおけるリ
フレッシュ動作を説明する。ＡＤＭからＤ−ＲＡＭのア
ドレス端子にりフレッシュアドレス信号Ｒ０〜ＲＪが印
加され、その後ＲＡＳ信号があるレベルになり、ＩＣマ
トリクスアレイの２ｊ＋１本のロウアドレスが贋次選択
される。このとき、ＣＡ８信号は上記と逆レベルとなっ
ている。従って、選択されたロウアドレスにつながりて
いるメモリセルの情報をセンスアンプ（図示せず）でｌ
”及び０′のレベル差を広げるように増幅することによ
ってリフレッシュを行なっている。

なお、ＷＥ信号はリフレッシュ動作時にＤ−几ＡＭ及び
ＤＢＤに送出されていないため、ＤＢＤからのデータの
入出力は行なわれない。

ＣＲＡＳ系信号長信号ＡＳ系信号の働き〕ＲＡＳ系信号
（以下、ＲＡＳ−φと称する。）及びＣＡＳ系信号（以
下、ＣＡＳ−φと称する。）の働きを第２図に従りて説
明する。

（１）　几Ａｓ−φ φＡＲはアドレスバッファ制御信号であり、これはアド
レスバッファ（以下、ＡＤＨと称する。）に印加され、
ＡＤＢにラッチされている、ロウアドレス信号へ〇〜Ａ
１に対応するレベルａＱ’−Ｏｒ　””・・・ａｌ＊ａ
ｌをロウ・カラムデコーダ（以下、ＲＣ−ＤＣＲと称す
る。）へ送出するか否かを決定する信号である。

φＸはワード線制御信号であり、これはＲＣ−ＤＣＲに
印加され、メモリアレイ（以下、Ｍ−ＡＲＹと称する。

）のロウアドレスを選択するために選択された信号をＭ
−ＡＲＹへ送出するか否かを決定する信号である。

４２人はセンスアンプ制御信号であり、これはセンスア
ンプに印加され、センスアンプを駆動する信号である。

（２）ＣＡＳ−φ φムＣはアドレスバッファ制御信号であり、これはＡＤ
Ｂに印加され、ＡＤＢにラッチされているカラムアドレ
ス信号Ａｌ＋１−ＡＪに対応するレベ”ａｌ＋１　＋　
ａＩ＋１　＋　”””ａｊ　＋　ａｊをＲＣ−ＤＣＲへ
送出するか否かを決定する信号である。

φＹはカラムスイッチ制御信号であり、これは几Ｃ−Ｄ
ＣＲに印加され、選択された信号によってＭ−ＡＲＹの
カラムデータ線に接続されているカラムスイッチを選択
する信号である。

φｏｐはデータ出力バッファ及び出力アンプ制御信号で
あり、これはデータ出力バッ７ア（以下、ＤＯＢと称す
る。）及び出力アンプ（以下、ＯＡと称する。）に印加
され、Ｍ−ＡＲＹからの読出しデータを出力データ（Ｄ
ｏｕｔ　）端子へ送出する信号である。

φＲＷはデータ入力バッ７ア制御信号であり、これはデ
ータ入力バッファ（以下、ＤＩＲと称する。）に印加さ
れ、入力データ（Ｄｉｎ）端子からの書込みデータをＭ
−ＡＲＹへ送出させる信号である。

φｎｗはデータ出力バッファ制御信号であり、これはＤ
ＯＢＫ印加され、書込み動作時に読出しデータをデータ
出力（Ｄｏｕｔ　）端子に出力しないようＫする信号で
ある。

（Ｄ−ＲＡＭの構成及び動作〕 Ｄ−ＲＡＭの構成を第２図に従って説明する。

点線で囲まれたブロックはＤ−ＲＡＭの集積回路（以下
、ＩＣと称する。）を示している。

上記ＩＣにおいて、−点鎖線で囲まれたブロックはタイ
ミングパルス発生ブロックであり、Ｄ　−ＲＡＭの各回
路の動作を制御する信号を発生する回路から構成されて
いる。

次にＤ−ＲＡＭの各回路の動作を第３図のタイミング図
に従って説明する。

ロウアドレス信号Ａ、−％−Ａ、がアドレスバッファ（
以下、ＡＤＢと称する。）に取込まれ、ラッチされると
ロウアドレス信号Ａｌ）　−Ａ１　より遅れてＲＡ８信
号がロウレベルとなる。ここで、ＲＡＳ信号をロウアド
レス信号Ａ０〜ＡＩより遅らせる理由はメモリアレイに
おけるロウアドレスとしてロウアドレス信号Ａ０〜ＡＩ
を確実に取込むためである。

次ＫＲ，Ａ８信号から遅延した信号φムＲがＡＤＢＫ印
加され、上記ラッチされたロウアドレス信号に対応した
レベルａＱ　ｌ　ａ（１ｍ・・・・・・ａｌ＋ａｌをロ
ウ・カラムデコーダ（以下、ＲＣ−ＤＣＲと称する。）
へ送出する。ＲＣ−ＤＣＲに上記レベルａ６　　ｅ　”
−０＊・・・・・・ａｌ　ｌ　ａｉが印加されるとＲＣ
−ＤＣＲは選択されたものだケノ・イレベルに留り、選
択されないものはロウレベルとなる動作を行なうＯ そして、上記選択された信号はφムＲから遅延した信号
φＸがＲｅ−ＤＣＲに印加されるとＭ−ＡＲＹへ送出さ
れる。ここで、φＸがφ人Ｒより遅らせる理由はＡＤＢ
の動作完了後、ＲＣ−ＤＣＲを動作させるためである。

こうしてＭ−ＡＲＹにおけるロウアドレスは、ＲＣ−Ｄ
ＣＲの２１＋１本の出力信号のうち、１本がノ・イレベ
ルとなるため、それに対応したＭ−ＡＲＹ内の１本のロ
ウアドレス線が選択されることによって設定される。

次にＭ−ＡＲＹにおける選択された１本のロウアドレス
線に接続されているメモリセルの１”又は１０”の情報
をセンスアンプ（以下、８Ａと称する。）でそれぞれ増
幅する。このＳＡの動作はφＰＡが印加されると開始す
る。

その後、カラムアドレス信号ＡＩ＋ｌ〜Ａ、がＡＤＢに
取込まれ、ラッチされるとカラムアドレス信号Ａ、＋、
′Ａ、より遅れてＣＡＳ信号がロウレベルとなる。ここ
で、ＣＡＳ信号をカラムアドレス信号Ａ　１−１−１〜
Ａ、より遅らせる理由はメモリアレイにおけるカラムア
ドレスとしてカラムアドレス信号を確実に取込むためで
ある。

次にＣＡ８信号から遅延した信号φＡＣがＡＤＢに印加
されると上記カラムアドレス信号に対応したレベルａ　
ｌ＋１　＋　ａ　ｌ＋１　＋　”””ａＪ　＋　ａＪを
Ｒ，Ｃ−ＤＣＲへ送出する。そしてＲｅ−ＤＣＲは上記
と同様の動作を行なう。そして上記選択された信号はφ
ＡＣから遅延した信号φＹがＲＣ−ＤＣＲに印加される
とカラムスイッチ（以下、Ｃ−５Ｗと称する。）へ送出
される。こうしてＭ−ＡＲＹにおけるカラムアドレスは
ＡＤ−ＤＣＲの２Ｊ″″１本の出力信号のうち、１本が
ハイレベルとなるため、１つのＣ−５Ｗが選択され、こ
のＣ−５Ｗに接続されているカラムアドレス線すなわち
データ線が選択されることによって設定される。

このようにして、Ｍ−ＡＲＹ内の１つのアドレスが設定
される。

次に上記のように設定されたアドレスに対する読出し及
び書込み動作を説明する。

読出しモードにおいてはＷＢ２号はハイレベルとなる。

このＷＥ倍信号ＣＡＳ信号がロウレベルになる前にハイ
レベルになるように設計されている。なぜなら５ＣＡＳ
信号がロウレベルになると結果的にＭ−ＡＲＹの１つの
アドレスが設定されるため、その前からＷＥ倍信号ハイ
レベルにしておき、読出し動作の準備をして読出し開始
時間を短くするため〒ちる。

また、ＣＡＳ系信号のφｏｐが出力アンプに印加きれる
と出力アンプがアクティブになり、上記設定されたアド
レスの情報が増幅され、データ出力バッファ（以下、Ｄ
ＯＢと称する。）を介してデータ出力（Ｄｏｕｔ　）端
子に読出される。このようにして読出しが行なわれるが
、ＣＡＳ信号がハイレベルになると読出し動作は完了す
る。

次に書込みモードにおいてはＷＥ倍信号ロウレベルとな
る。このロウレベルのＷＥ倍信号ロウレベルのＣＡＳ信
号によりつくられる信号φＲＷがハイレベルとなってデ
ータ入力バッファ（以下、ＤＩＢと称する。）に印加さ
れるとＤＩＢがアクティブになり、入力データ（Ｄｉｎ
）端子からの書込みデータを上記Ｍ−ＡＲＹの設定され
たアドレスに送出し、書込み動作が行なわれる。

このとき、上記φｎｗの反転信号、つまりロウレベルの
信号φＲＷがＤＯＢに印加され、書込み動作時に、デー
タの読出しが行なわれないように制御している。

また上記タイミングパルス発生ブロック（ＴＧＢ）から
発生されるＲＡＳ系信号（ＲＡＳ−φ）には、上述した
以外にＲＡＳ信号が順次遅延させられた信号ＲＡも、、
ＲＡＳ□、ＲＡ亀、および「這Ｇが含まれ、ＣＡＳ系信
号（ＣＡＳ−φ）には、上述した以外にＣＡＳ信号が順
次遅延させられた信号ＣＡＳ、１．ＣＡＢ、、およびＣ
Ａ８＋ｓが含まれる（図示せず）。

（Ｄ−ＲＡＭトランジスタ回路の構成と動作の概要〕 第４Ａ、Ｂ図に示した回路では、ＮチャンネルＭ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　（Ｍｅｔｅｌ　　Ｉｎ５ｕｌａｔｅｒ
　Ｓｅｍ１ｃｏｎ−ｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆ
ｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　）を代表とするＮチャ
ンネルＴＧＦＥＴ（Ｉｎｓｕｌａｔｅｒ−ＧａｔｅＦｉ
ｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　）を例
にして説明する。

メモリセルＭ−ＣＥＬの構成 １ビツトのＭ−ＣＥＬは情報蓄積用のキャパシタＣｓと
アドレス選択用のＭＩＳＦＥＴＱＭとからなり、′１″
、″′０″の情報はキャパシタＣｓに電荷があるかない
かの形で記憶される。

読み出し信号量 情報の読み出しは、ＭＩＳＦＥＴＱＭをＯＮにしてＣ３
を共通のカラムデータ線ＤＬにつなぎ、データ線ＤＬの
電位がＣ，に蓄積された電荷量に応じてどのような変化
が起きるかをセンスすることによって行なわれる。デー
タ線ＤＬの浮遊容量Ｃ０に前もって充電されていた電位
を電源電圧Ｖｃｃとすると、Ｃ３に蓄積されていた情報
が１″（Ｖｃｃの電位）であった場合、アドレス時にお
いてデータ線ＤＬの電位（ＶＤＬ）′１”はｖｃｃ”の
電位のままであり、それが’　ｏ　”　（ｏＶ）であっ
た場合、（ＶＤＬ）”（１”は（Ｃｏ−Ｖｃｃ−Ｃｓ（
Ｖｗ　　Ｖｔｈ））／Ｃｏとなる。但し、７ｗはＭＩ８
ＦＥＴＱＭ１７）ゲー　ト電圧、ｖｔｈはＭＩＳＦＥＴ
ＱＭのしきい値電圧である。ここで論理“１″と論理″
０”との間の差すなわち検出される信号量ΔＶ、は ΔＶｓ＝（ＶＤｔ、）”ｘ　−（ＶＤＬ）”０＝　（Ｖ
ｗ−Ｖｔｈ　）　・Ｃｓ／　Ｃ。

となる。■ｗ＝■ｃｃとすると、信号量ΔＶｓはΔＶｓ
＝（Ｖｃｃ　　Ｖｔｈ）−ｃｓ／’ｃ。

となる。

メモリセルを小さくし、かつ共通のデータ線に多くのメ
モリセルをつないで高集積大容量のメモリマトリクスに
しであるため、Ｖｓ＜Ｃｏ、すなわちＣＢ　／　ＣＯは
非常に小さな値になる。従ってΔＶｓは非常に微少な信
号となっている。

読み取りの基準信号 このような微少な信号を検出するための基準としてダミ
ーセルＤ−ＣＥＬが用いられる。Ｄ−ＣＥＬはキャパシ
タＣｄｓの容量値がＣ９のほぼ半分であることを除き、
Ｍ−ＣＥＬと同じ製造条件、同じ設計定数で作られてい
る。Ｃｄｓはアドレスに先立ってＭＩＳＦＥＴＱｏｚに
よって接地電位に充電（他方の電極はｖｃｃに固定）さ
れている。

従って、アドレス時に共通のカラムデータ線ＤＬに与え
る信号変化量ΔＶ、は、メモリセルのそれ（ΔＶｓ）と
同様に次式で表わされる。但し、Ｖｎｗ４！ＭＩ　８Ｆ
ＥＴＱｎｚ（Ｆ）グー　）ｆｌ圧、Ｖｔｈ’はＭ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　ＱＤ２のしきい値電圧である。

ΔＶＲ＝（ＶＤＷ−Ｖｔｈ’）　・Ｃｄｓ／Ｃ。

ＶＤＷ＝ＶＣＣとすると、ΔｖＲは次式で表わされる。

ｊＶｉ＝（Ｖｃｃ−Ｖｔｈｔ）　・Ｃ４，／Ｃ。

前述したようにＣｄｓはＣ９の約半分に設定されている
ため、ΔｖＲはΔｖ８のほぼ半分に等しい。

従って、メモリセルのデータ線ＤＬＫ与える電位変化が
ダミーセルのそれ（ΔＶＲ）より小さいか大きいかで”
１″、′θ″の情報が判別できる。

各回路の配置 ＳＡ、はアドレス時に生ずるこのような電位変化の差を
、タイミング信号（センスアンプ制御信号）φＰムで決
まるセンス期間に拡大するセンスアンプであり（動作は
後述する）、１対の平行に配置された相補データ線Ｄ　
Ｉ’　１−１　ａ　Ｄ”　１−１にその人出ノードが結
合されている。データ＠　Ｄ　Ｌ　ｌ−１１ＤＬｌ−ｔ
に結合されるメモリセルの数は検出精度を上げるため等
しくされ、ＤＬｌ−ｓ　＋　ＤＬｔ−ｔのそれぞれに１
ケずつダミーセルが結合されている。

また各メモリセルは１本のワード線ＷＬと相補対データ
線の一方との間に結合される。各ワード線ＷＬは双方の
データ線対と交差しているので、ワード線ＷＬに生じる
雑音成分が静電結合によりデータ線にのっても、その雑
音成分は双方のデータ線に等しく現われ、差動型のセン
スアンプＳＡによって相殺される。

相補データ線対Ｄ　Ｌ　ｌ−１、Ｄ　Ｌ　ｔ−ｔの一方
に結合されたメモリセルが選択された場合、他方のデー
タ線には必ずダミーセルが結合されるよう１対のダミー
ワード線ＤＷＬ　ｔ−ｔ　、　ＤＷＬ　ｔ−ｚの一方が
選択される。

このセンス・アンプ８Ａ１は１対の交差結合されたＭＩ
８ＦＥＴＱｓａ　＊　Ｑ８９を有し、それらの正帰還作
用により、微少な信号を差動的に増幅する。この正帰還
動作はＭＩＳＦＥＴＱｓｔｏがタイミング信号（センス
アンプ制御信号）φＰ人によって導通し始めると同時に
開始され、アドレシング時に与えられた電位差にもとづ
き、高い方のデータ線電位（ＶＨ）は遅い速度で低い方
のそれ（ＶＬ）は速い速度で共にその差が広がりながら
下降していく。こうしてｖＬが交差結合ＭＩ　ＳＦｇＴ
のしきい値電圧Ｖｔｈに下降したとき正帰還動作が終了
し、ｖＨの下降はＶＣＣより小さ（Ｖｔｈより大きい電
位に留まると共に、ｖＬは最終的にはＯＶに到達する。

アドレッシングの際、−旦破壊されたメモリセルの記憶
情報は、このセンス動作によって得られたｖＨもしくは
ｖＬの電位をそのまま受け取ることによって回復する（
再書き込みされる）。

論理Ｎ　１　＋＋レベルの補償 しかしながら、Ｖ、がＶＣＣに対して一定以上落ち込む
と、何回か読み出し、再書き込みを繰り返しているうち
に論理６０′として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられたのがアクティブ
リストア回路ＡＲ。

であり、このＡＲ，は、ｖＬに対しては何らの影響を与
えずｖＨのみを選択的に：Ｖｃｃの電位にブーストする
働きがある。ＣＢＩＩ及びＣ８１２には図面左側の端子
に印加される電圧に応じてその静電容量が変化するＭＩ
ａ型可変可変容量素子り、論理的にはしきい値電圧Ｖｔ
ｈを基準として高い電圧でキャパシタができ、低い方の
電圧でキャパシタができないと理解されたい。

タイミング信号（アクティブリストア制御信号）φｒｇ
によってＭＩ８ＦＥＴＱｓａ、Ｑｓｓが導通したとき、
ｖＨの電位にあるデータ線に属する可変容量素子ＣＢが
充電され、次にタイミング信号（アクティブリストア制
御信号）φｒ、がノ・イレベルになったときそのデータ
線に属するＭＩＳＦＥ　Ｔ　Ｑ　３６又はＱｓｙのゲー
ト電位がＶＣＣより充分高くなりｖＨの電位はｖＣＣに
回復される。この場合、Ｑｓｓ　ｒ　Ｑ＄７の電力損失
を小さくするためそれぞれのＶｔｈは費印のないＭＩＳ
ＦＥＴに比べ小さく設計されている。

（Ｄ−ＲＡＭ）ランジスタ回路の時系列的な動作〕読み
出し動作 プリチャージ期間 φｐｃがハイレベルのとき（Ｖｃｃより高い）ＭＩ　５
ＦＥＴＱｓｚ　ｒ　Ｑｓｓが導通し相補データ線対Ｄ　
Ｌ　１−１　ｒ　Ｄ　”　！−１の浮遊容量ｃｏがＶｃ
ｃに予充電される。このときＭＩＳＦＥＴＱｓｌも同時
に導通するので、Ｑｓｚ　、　Ｑｓａ　Ｋよる予充電に
アンバランスが生じても相補データ線対ＤＬ１−１　＊
　Ｄ　Ｌ　１−１は短絡され同電位の条件に設定される
。ＭＩＳＦＥＴＱｓｘからＱｓａはそれぞれのソース・
ドレイン間に電圧損失が生じないよう畳印のないＭＩＳ
ＦＥＴに比べＶｔｈが低く設定されている。

このときタイミング信号（ディスチャージ制御信号）φ
ｄｃによってＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑａｚが導通し
ダミーセルＤ−ＣＥＬも同様に所定の状態にリセットさ
れる。

ロウアドレス期間 タイミング信号（アドレスバラフッ制御信号）φλＲ（
第３図参照）のタイミングでアドレスバッファＡＤＨか
ら供給されたロウアドレス信号ＡｏないしＡｉは、ロウ
・カラムデコーダＲＣ−ＤＣＨによってデコード（解読
）されワード線制御信号φＸの立上りと同時にメモリ・
セルＭ−ＣＥＬ及びダミーセルＤ−ＣＥＬの７ドレツシ
ングが開始される。

その結果、相補データ線対Ｄ　Ｌ　ｌ−ｔ　、　Ｄ　Ｌ
　ｌの間には前述した通りメモリ・セルの記憶内容にも
とづきほぼΔ■３／２の電圧差が生じる。

センシング タイミング信号（センスアンプ制御信号）φＰＡにより
ＭＩＳＦＥＴＱｓｌ０が導通し始めると同時にセンスア
ンプＳＡ、は正帰還動作を開始し、アドレス時に生じた
ΔＶ　ｓ　／　２の検出信号を増幅する。増幅動作がほ
ぼ完了したのち、タイミング信号（アクティブリストア
制御信号）φｒ５に同期して前述したアクティブリスト
ア回路ＡＲ，が論理″１”のレベルをＶＣＣに回復する
。

データ出力動作 タイミング信号（アドレスバッファ制御信号）φムＣに
同期してアドレスバッフ　アＡＤＢから送られてきたカ
ラムアドレス信号Ａ　１　＋１ないしＡｊはロウ・力２
ムデコーダ几Ｃ−ＤＣＲで解読され次いでタイミング信
号（カラムスイッチ制御信号）φｒによって選択された
カラムアドレスにおけるメモリセルＭ−ＣＥＬの記憶情
報がカラムスイッチｃ−ｓｗ、を介ｔ、−Ｃ：１％ン入
出力ＭＣＤＬ、。

ＣＤＬ、　　に伝達される。

次にタイミング信号（データ出カバ、７ア及びメインア
ンプ制御信号）φｏｐによってメインアンプ・データ出
力バッファＭＡ＆ＤＯＢが動作し、読み取った記憶情報
がチップの出力端子Ｄｏｕｔに送り出される。なおこの
ＭＡ＆ＤＯＢはｉＦキ込ミ時にはタイミング信号（デー
タ出力バッ７ア制御信号）φＲＷにより不動作にされる
。

書き込み動作 ズリチャージ、アドレッシング、センシング動作は前述
の読み出し動作と全く同じである。従って相補データ線
対Ｄ　Ｌ　ｔ−ｔ　、　Ｄ　Ｌ　ｔ−１には入力書き込
み情報Ｄｉｎの論理値Ｋかまわず本来書き込みを行なう
べきメモリセルの記憶情報が読み出される。この読み出
し情報は後述の書き込み動作によって無視されることに
なっているのでここまでの動作は実質的にはロウアドレ
スの選択が行なわれていると考えてよい。

書き込み期間 読み出し動作と同様、タイミング信号（カラムスイッチ
制御信号）φｒＫ同期して選択されたカラムに位置する
データ線対Ｄ　Ｌ　ｌ−１、Ｄ　Ｌ　ｓ−ｔがカラムス
イッチＣ−５Ｗ、を介してコモン入出力線ＣＤＬ、、Ｃ
ＤＬ、に結合される。

次にタイミング信号（データ人カバッ７ア制御信号）φ
ＲＷに同期してデータ人カパッファＤＩＲから供給され
る相補書き込み入力信号ｄＩｎ＋ｄｉＨがカラムスイッ
チＣ−Ｓ　Ｗ、を介してメモリ・セルＭ−ＣＥＬＶｃ書
き込まれる。このとき、センスアンプ８Ａ、も動作して
いるがデータ人力バッファＤＩＲの出力インピーダンス
が低いので、カラムデータ線対ＤＬ１−１　＋　ＤＬ　
１−１に現われる情報は入力Ｄｉｎの情報によって決定
される。

リフレッシェ動作 リフレッシ−はメモリセルＭ−ＣＥＬに記憶された失な
われつつある情報を−Ｈカラム共通データ線ＤＬに読み
出し、読み出した情報をセンスアンプＳＡ、並びにアク
ティブリストア回路ＡＲ。

によって回復したレベルにして再びメモリセルＭ−ＣＥ
Ｌに書き込むことによっズ行なわれる。従ってり７レツ
シ二の動作は読み出し動作で説明したところのロウアド
レッシングないしセンシング期間の動作と同様である。

ただしこの場合、カラムスイッチＣ−５Ｗ１は不動作に
して全カラム同時にかつ各ロク屓番にり７レツシユが行
なわれる。

〔２マット方式６４に−Ｄ−ＲＡＭ回路構成〕第５Ａ図
は、約６４にビットのメモリセルを、それぞれ１２８列
（ロウ）Ｘ２５６行（カラム）＝３２，７６８ビツト（
３２にビット）の記憶容量を持つ２つのメそリセルマト
リクス（メモリアレイＭ−ＡＲＹ、、Ｍ−ＡＲＹ、）に
分けて配列したＤ−ＲＡＭ回路構成図を示している。こ
の図における主要なブロックは実際の幾何学的な配置に
合わせて描かれている。

各メモリアレイＭ−ＡＲＹ、、Ｍ−ＡＲＹ！のロウ系の
アドレス選択線（ワード線ＷＬ）には、ロウアドレス信
号Ａｏ−Ａ、に基づいて得られる２１１＝１２８通りの
デコード出力信号が、各ロウデコーダ（兼ワードドライ
バ）Ｒ−ＤＣＲ，、Ｒ−ＤＣＲ，より印加される。

カラムデコーダＣ−ＤＣＲは、カラムアドレス信号Ａ、
〜ＡＩｓに基づいて１２８通りのデコード出力信号を提
供する。このカラム選択用デコード出力信号は、左右の
メモリアレイ並びに各メモリアレイ内の隣り合う上下の
カラムに対して、すなわち合計４つのカラムに対して共
通である。

これら４つのカラムのうちいずれか１つを選択するため
に、アドレス信号Ａ、およびＡ、が割り当てられる。例
えばＡ？は左右の選択、Ａ、は上下の選択に割り当てら
れる。

アドレス信号Ａ、、Ａ、に基づいて４通りの組み合せに
解読するのがφｙｉｊ信号発生回路φｙｉｊ−８Ｇであ
り、その出力信号φｙｏｏｌφｙ０１＋φ）ｌ’ＩＯ＋
φｙ１１に基づいてカラムを切り換えるのがカラムスイ
ッチセレクタｃｓｗ−ｓ、、ｃｓｗ−ｓ、である。

このように、メモリプレイの力２ムを選択するためのデ
コーダは、カラムデコーダＣ−ＤＣＲおよびカラムスイ
ッチセレクタｃｓｗ−ｓ、、ｃｓｗ−８，の２段に分割
される。デコーダを２段に分割したねらいは、まず第１
に、ＩＣチップ内で無駄な空白部分が生じないようにす
ることにある。

つまり、カラムデコーダＣ−ＤＣＲの左右一対の出力信
号線を担う比較的大きな面積を有するＮＯＲゲートの縦
方向の配列間隔（ピッチ）を、メモリセルのカラム配列
ピッチに合わせることにある。

すなわち、デコーダを２段に分割することによって、前
記ＮＯＲゲートを構成するトランジスタの数が低減され
、その占有面積を小さくできる。

デコーダを２段に分割した第２のねらいは、１つのアド
レス信号線に接続される前記ＮＯＲゲートの数を減少さ
せることにより、１つのアドレス信号線の有する負荷を
軽くし、スイッチングスピードを向上させることにある
。

アドレスバッファＡＤＢは、マルチプレクスされたそれ
ぞれ８つの外部アドレス信号Ａ０〜Ａ、；Ａ、〜Ａ１ｇ
を、それぞれ８種類の相補対アドレス信号（ａｏ＋ａ（
１）〜（ａ？＋”−？）ｔＣａａｓ”−８）〜（ａＩｌ
ｌ　ｖ　ラ）に加工し、ＩＣチップ内の動作に合わせた
タイミングφＡＲ＋φＡｅでデコーダ回路に送出する。

〔２マット方式６４に−Ｄ−ＲＡＭ回路動作〕２マット
方式６４　ｋ−Ｄ−ＲＡＭＩＣおけるアドレス設定過程
の回路動作を、第５Ａ図、第５Ｂ図に従って説明する。

まずロウ系のアドレスバッファ制御信号φＡＲがハイレ
ベルに立上ることによって、ロウアドレス信号Ａ、−Ａ
、に対応した７種類の相補対ロウアドレス信号（ａｌ）
　＃　”−０）　〜（ａ＠　＋　８６　）が、アドレス
バッファＡＤＨからロウアドレスＩＩＲ−ＡＤＬを介し
てロウデコーダＲ−ＤＣＲ，、Ｒ−ＤＣＲ。

に印加される。

次にワード線制御信号φＸがノ・イレペルに立上ること
によって、ロウデコーダＲ−ＤＣＲ，，Ｒ−Ｄ　ＣＲ，
がアクティブとなり、各メモリアレイＭ−ＡＲＹ、、Ｍ
−ＡＲＹ、のワード線ＷＬのうちそれぞれ１本づつが選
択され、ノ・イレペルにされる。

次にカラム系のアドレスバッファ制御信号φムＣがハイ
レベルに立上ることによって、カラムアドレス信号人、
〜Ａ１．に対応した７種類の相補対カラムアドレス信号
（ａ、、　ａ、　）　〜（ａ１６〜ａ、、）がアドレス
バッファＡＤＢからカラムアドレス線Ｃ−ＡＤＬを介し
て力ジムデコーダＣ−ＤＣＲに印加される。

この結果カラムデコーダＣ−ＤＣＲの１２８対の出力信
号線のうち１対がハイレベルとなり、このハイレベル信
号がカラムスイッチセレクタＣ３Ｗ−ｓ、、ｃｓｗ−ｓ
、に印加される。

次にカラムスイッチ制御信号φｒがハイレベルに立上る
と、φｙｉｊ信号発生回路φｙｉｊ　−８Ｇが動作可能
となる。

一方、すでにアドレス信号Ａ、に対応した相補対信号（
ａ、、ａ、）はアドレスバッファ制御信号φ＾Ｒがハイ
レベルになったときに、またアドレス信号Ａ、に対応し
た相補対信号ｃａｓ、ａｓ）はアドレスバッファ制御信
号φＡＣがハイレベルになったときに、それぞれφｙ１
ｊ信号発生回路φｙｉｊ　−８Ｇに印加されている。従
ってカラムスイッチ制御信号φＹがハイレベルになると
、これとほぼ同時にφｙｉｊ信号発生回路φｙｉｊ　−
Ｓ　Ｇはカラムスイッチセレクタｃｓｗ−ｓ、、ｃｓｗ
−ｓ。

に信号を送出する。

このようにして、カラムスイッチＣ−５Ｗ、。

Ｃ−５Ｗ、における合計５１２のトランジスタ対のうち
一対が選択され、メモリアレイ内の一対のデータ線ＤＬ
がコモンデータ線ＣＤＬに接続される。

〔２マット方式Ｄ−ＲＡＭＩＣレイアウトパターン〕 一個のＩＣチップの中でメモリアレイが２つに分けられ
たいわゆる２マット方式のＤ−ＲＡＭＩＣレイアウトパ
ターンを第６図に従って説明する。

まず、複数のメモリセルによって構成された２つのメモ
リアレイＭ−ＡＲＹ、、Ｍ−ＡＲＹ、は互いに離間して
ＩＣチップの中に配置されている。

このＭ−ＡＲＹ１とＭ−ＡＲＹ、との間のＩＣチップ中
央部に共通のカラムデコーダＣ−ＤＣＲが配置されてい
る。

Ｍ−ＡＲＹ、のためのカラムスイ、ツチＣ−５Ｗ。

および複数のダミーセルから成るダミーアレイＤ−ＡＲ
Ｙ、はＭ−ＡＲＹ！どＣ−ＤＣＲ，との間に配置されて
いる。

一方、Ｍ−ＡＲＹ、のための力２ムスイッチＣ−５Ｗｔ
および複数のダミーセルから成るダミーアレイＤ−ＡＲ
Ｙ、は、Ｍ−ＡＲＹ、とＣ−ＤＣＲとの間に配置されて
いる。

センスアングＳＡ、、ＳＡ、は雑音、例えばＣ−ＤＣＲ
に印加される信号によって誤動作しないようにするため
、また配線のレイアウトを容易にするためにＩＣチップ
の左端部、右端部にそれぞれ配置されている。

ＩＣチップの上部右側には、データ入カバッファＤＩＢ
、リード・ライト信号発生回路Ｒ／Ｗ−８ＧおよびＲＡ
Ｓ系信号発生回路ＳＧ、が配置されている。そして、こ
れらの回路に近接してＲＡＳ信号印加パッドＰ−ＲＡＳ
、ＷＥ信号印加バッドＰ−ＷＥ、データ信号印加パッド
Ｐ−Ｄｉｎが配置されている。

一方、ＩＣチップの上部右側には、データ出力バッ７ア
ＤＯＢ、ＣＡＳ信号発生回路ＣＡＳ−８ＣｒおよびＣＡ
Ｓ系信号発生回路ＳＧ、が配置されている。そして、こ
れらの回路に近接してＶＳＳＳＳ電圧供給パッドＶｓｓ
、ＣＡＳ信号印加バッドＰ−ＣＡＳ、データ信号取り出
しバッドＰ　　Ｄｏｕｔおよびアドレス信号Ａ、供給パ
ッドＤ−Ａ、が配置されている。

ＲＡＳ系信号発生回路ＳＧ、とＣＡＳ系信号発生回路８
Ｇ、との間にはメインアンプＭＡが配置されている。

ＲＡＳ系信号発生回路ＳＧ、、ＣＡＳ系信号発生回路Ｓ
Ｇ、あるいはメインアンプＭＡのように占有面積の大き
い回路の上部にはＶＢＢ発生回路Ｖ、、−Ｇが配置され
ている。なぜならば、ＶＢＢ−Ｇは少数キャリアを発生
し、この少数キャリアによってＭ−Ａ几Ｙ、、Ｍ−ＡＲ
Ｙ、を構成するメモリセルが不所望な情報反転をこうむ
る危険がある。それゆえ、これを防止するためにＶＢＢ
発生回路ｖｎ　ｎ　　Ｇ　ハ上述シ？、：　ヨ５　Ｋ　
Ｍ　　Ａ　ＲＹ　ｔ　。

Ｍ−ＡＲＹ、からできるだけ離れた位置に配置されてい
る。

ＩＣチップの下部左側にＭ−ＡＲＹ、のためのロウデコ
ーダＲ−ＤＣＲ，が配置されている。そして、とのＲ−
ＤＣＲ，に近接してアドレス信号供給バッドＰ−Ａ０．
Ｐ−Ａ、、Ｐ−Ａ、およびＶＣＣＣＣ電圧供給バッド−
Ｖ　ｃｃが配置されている。

一方、ＩＣチップの下部右側には、Ｍ−ＡＲＹ。

のためのロウデコーダＲ−ＤＣＲ，が配置されている。

そして、このロウデコーダＲ，−ＤＣＲ，に近接してア
ドレス信号印加パッドＰ−Ａ、、Ｐ−Ａ４．Ｐ−Ａ、、
Ｐ−Ａ、が配置されている。

そして、Ｒ−ＤＣＲ，とＲ−ＤＣＲ，との間にはアドレ
スバッファＡＤＢが配置されている。

〔８マット方式６４に−Ｄ−ＲＡＭ回路構成〕第７Ａ図
は、約６４にビットのメモリセルを、それぞれ１２８列
（ロウ）×６４行（カラム）＝８．１９２ビツト（８に
ビット）の記憶容量を持つ８つのメモリセルマトリクス
（メモリアレイＭ−ＡＲＹ１〜８）に分けて配列したＤ
−ＲＡＭ回路構成図を示している。この図における主要
なブロックは実際の幾何学的な配置に合わせて描かれて
いる。

各メモリアレイＭ−ＡＲＹｌ〜８のロウ系のアドレス選
択線（ワード線ＷＬ）Ｋは、アドレス信号Ａ０〜Ａ６に
基づいて得られる２’＝１２８通りのデコード出力信号
が印加される。

この際、ワード線ＷＬの配線長を短くするために、つま
りワード線ＷＬ上の信号伝達の伝播遅延時間を小さくす
るために、合計４つのロウデコーダ（兼ワードドライノ
リＲＤＣＲＩ〜４がそれぞれ２つのメモリアレイの間に
配置されている。

カラムデコーダＣ−ＤＣＲは、アドレス信号Ａ、〜Ａ１
１ｌＫ基づいて１２８通りのデコード出力信号を提供す
る。このカラム選択用デコード出力信号は、左右のメモ
リアレイ並びに各メモリアレイ内の隣り合う上下のカラ
ムに対して、すなわち合計４つのカラムに対して共通で
ある。

これら４つのカラムのうちいずれか１つを選択するため
に、アドレス信号Ａ、およびＡ８が割り当てられる。例
えばＡ、は左右の選択、Ａ８は上下の選択に割り当てら
れる。

アドレス信号Ａ、、Ａ、に基づいて４通りの組み合せに
解読するのがφｙｉｊ信号発生回路φｙｉｊ−８Ｇであ
り、その出力信号φ７００ｍφｙ０１ｔφＹＩＯ＃φｙ
ｔ１に基づいてカラムを切り換えるのがカラムスイッチ
セレクタｃｓｗ−ｓｌ、ｃｓｗ−８，である。

このように、メモリアレイのカラムを選択するためのデ
コーダは、カラムデコーダＣ−ＤＣＲおよびカラムスイ
ッチセレクタｃｓｗ−ｓ、、ｃｓｗ−８，の２段に分割
される。デコーダを２段に分割したねらいは、まず第１
Ｋ、ＩＣチップ内で無駄な空白部分が生じないようにす
ることＫある。

つまり、カラムデコーダＣ−ＤＣＲの左右一対の出力信
号線を担う比較的大きな面積を有するＮＯＲゲートの縦
方向の配列間隔（ピッチ）を、メモリセルのカラム配列
ピッチに合わせることにある。

すなわち、デコーダを２段に分割することＫよって、前
記ＮＯＲゲートを構成するトランジスタの数が低減され
、その占有面積を小さくできる。

デコーダを２段に分割した第２のねらいは、１つのアド
レス信号線に接続される前記ＮＯＲゲートの数を減少さ
せることにより、１つのアドレス信号線の有する負荷を
軽くし、スイッチングスピードを向上させることＫある
。

アドレスバッファＡＤＢは、マルチプレクスされたそれ
ぞれ８つの外部アドレス信号Ａ０〜Ａ、；Ａ＠〜Ａ、ｓ
を、それぞれ８種類の相補対アドレス信号（ａＯ＋ａＯ
）〜（ａ？＋”−？）；（ａａ＋８８）〜（ａｌｌｌ、
弓）Ｋ加工し、ＩＣチップ内の動作に合わせたタイミン
グφλＲ１φＡＣでデコーダ回路に送出する。

ところで、上記相補対アドレス信号（ａｏ。

６）〜（ａ、ｚ　ａ？　）および（３８２石）〜（ａＩ
ｓ　＊　ａｒｓ　）は依然としてマルチブレクスされた
ままである。その主な理由の一つは、アドレスバッファ
を、アドレス信号Ａ０〜Ａ、とＡ６〜ＡＩ。

とに対して共用することによって、アドレスバッファ数
を１６個でなく８個に節約することにあり、もう一つの
理由は次の説明から明らかとなろう。

図中中央では、８種類の相補対アドレス信号線（カラム
・ロウアドレス線ＣＬ−ＡＤＬ）が縦方向に走っている
（実際にはカラムデコーダＣ−ＤＣＲのほぼ中央を通り
抜けている）。これらのアドレス信号線は、ロウ選択用
アドレス信号Ａ、〜Ａ、およびカラム選択用アドレス信
号Ａ　Ｂ　＝　Ａ　１　Ｈに対して共通に使用されるの
で、独立にした場合に比べて配線数並びに占有面積が半
分に低減されている。

上記カラム・ロウアドレス線ＣＢ−ＡＤＬは、メモリア
レイの１列目と２列目の間および３列目と４列目の間付
近で、カラム・ロウ切換スイッチＣ／Ｒ−８Ｗ、および
Ｃ／Ｒ，−８Ｗ、を介して左右両方向に分岐されるとと
もに、ロウデコーダＲ−ＤＣＲ１〜４に接続される。

上記カラム・ロウ切換スイッチＣ／Ｒ−８Ｗ、。

Ｃ／Ｒ−８Ｗ、は相補対ロウアドレス信号（ａ６゜６）
〜（ａ６　＃　’−６）のみを通すようにロウ系のタイ
ミング信号φｘｙ　（カラム・ロウ切換スイッチ制御信
号）で制御される。また、カラムデコーダＣ−ＤＣＲそ
のものの動作は、カラム系のタイミング信号φｄｔ　（
カラムデコーダ制御信号）によって制御されるので、マ
ルチプレクスされた相補対カラムアドレス信号（ａ９　
＋　石）〜（ａＩｓ　１昂）は、相補対ロウアドレス信
号（”Ｏｒ　’−０）〜（ａｓｅａｅ）と区分されてい
る。

以下余白 〔８マット方式６４に−Ｄ−ＲＡＭ回路動作〕８マット
方式６４に−Ｄ−ＲＡＭＫおけるアドレス設定過程の回
路動作を、第７Ａ図、第７Ｂ図に従って説明する。

ロウ系のアドレスバッファ制御信号φムＲがハイレベル
に立上ることによって、アドレス信号Ａ０〜Ａ、に対応
した８種類の相補対ロウアドレス信号（ａ、％ａ、）〜
（ａ、〜ａ？）がアドレスバッファＡＤＢからカラム・
ロウアドレス線０Ｒ−ＡＤＬに送出される。

このとき、カラム・ロウ切換スイッチＣ／Ｒ−８Ｗ、、
Ｃ／Ｒ−、ＳＷ、は共にハイレベル状態のカラム・ロウ
切換スイッチ制御信号φｘｙを受けている。

従って上記相補対ロウアドレス信号（”０＊ａＯ）〜（
ａ、、ａｏ）はカラム・ロウ切換スイッチＣ／Ｒ−８Ｗ
、およびロウアドレス線几−ＡＤＬ、を介してロウデコ
ーダ几−ＤＣＲ，，Ｒ−ＤＣＲ，に印加されるとともに
１カラム・ロウ切換スイッチＣ／Ｒ−ＳＷ、およびロウ
アドレス線孔−ＡＤＬ、を介してロウデコーダＲ−ＤＣ
Ｒ，，几−ＤＣＲ，に印加される。

次にワード線制御信号φＸがハイレベルに立上ることに
よって４つのロウデコーダＲ−ＤＣＲ，〜４がアクティ
ブとなり、各メモリアレイＭ　−Ａ　ＲＹ。

〜、のワード線ＷＬのうちそれぞれ１本づつが選択され
、ハイレベル圧される。

次にカラム系のアドレスバッファ制御信号φムＣがハイ
レベルに立上ることによってアドレス信号Ａ、〜Ａ４に
対応【７た８種類の相補対カラムアドレス信号（ａｓｅ
”ｓ）〜（ａＩｓ　＊　”ＩＩ　）がアドレスバッファ
ＡＤＢからカラム・ロウアドレス線ＣＲ−Ａ　Ｄ　Ｌに
送出される。

このときカラム・ロウ切換スイッチＣ／Ｒ−８Ｗ、、Ｃ
／Ｒ−８Ｗ、は既ＫＯＦＦとなっているので、相補対カ
ラムアドレス信号（ａ＠１ａ１１）〜（ａＩＩ　＋　Ｊ
５　）がロウデコーダ几−ＤＣＨに印加されることはな
い。

次にカラムスイッチ制御信号φＹがハイレベルに立上る
と、φｙｉｊ信号発生回路φｙｉｊ−８Ｇが動作可能と
なる。一方、すでにアドレス信号Ａ。

に対応した相補対信号（ａ、、ａ、）はアドレスバッフ
ァ制御信号φムＲがハイレベルになったときに、またア
ドレス信号Ａ、に対応した相補対信号（ａ、。

”ｓ）はアドレスバッファ制御信号φ人Ｃがノーイレベ
ルになったときに、それぞれφｙｉｊ信号発生回路φｙ
ｉｊ−８Ｇに印加されている。従ってカラムスイッチ制
御信号φｙがハイレベルに立上ると、これとほぼ同時に
φｙｉｊ信号発生回路φｙｉｊ−８Ｇはカラムスイッチ
セレクタｃｓｗ−ｓｉ、ｃｓｗ−ｓ。

に信号を送出する。

このようにして、カラムスイッチｃ−ｓｗ、、ｃ−８Ｗ
、における合計５１２のトランジスタ対のうち一対が選
択され、メモリアレイ内の一対のデータ線ＤＬがコモン
データ線ＣＤＬＫ接続される。

〔８マット方式Ｄ−ＲＡＭＩＣレイアウトパターン〕−
個のＩＣチップの中で、メモリアレイが８つに分けられ
たいわゆる８マット方式のＤ−ＲＡＭＩＣレイアウトパ
ターンを第８図に従って説明する。

第８図に示したように複数のメそりセルＭ−ＣＥＬによ
って構成された８つのメモリアレイＭ−ＡＲＹ、〜Ｍ−
ＡＲＹ、は互いに分離してＩＣチップの中に配置されて
いる。

Ｍ−ＡＲＹ、　　とＭ−ＡＲＹ、との間にはＣ−ＤＣＲ
の一部であるところのカラムデコーダＣ−ＤＣＲ，が配
置され、そして、さらにＭ−ＡＲＹ、とＣ−ＤＣＲ８と
の間ＫＦｉＭ−ＡＲ，Ｙ、のためのダミーアレイＤ−Ａ
ＲＹ、およびＣ−５Ｗ１の一部であるところのカラムス
イッチＣ−ＳＷ、１が配置されている。一方、Ｍ−ＡＲ
Ｙ、とＣ−ＤＣＲ，との間にはＭ−ＡＲＹ、のためのダ
ミーアレイＤ　−Ａ　ＢＹ、およびＣ−５Ｗ、の一部で
あるところのカラムスイ、チＣ−５Ｗ□が配置されてい
る。

Ｍ−ＡＲＹ、とＭ−ＡＢＹ４との間にはＣ−ＤＣＲの一
部であるところのカラムデコーダＣ−ＤＣＲ１が配置さ
れ、そして、さらにＭ−ＡＲＹ、とＣ−ＤＣＲ，との間
ＫＭ−ＡＲＹ１のためのダミーアレイＤ−ＡＲＹ、およ
びＣ−８Ｗ、の一部であるところのカラムスイッチＣ−
Ｓ　Ｗ、、が配置されている。

一方、Ｍ−ＡＲＹ、とＣ−Ｄ　ＣＲ，との間にはＭ−Ａ
ＢＹ４の之めのダミーアレイ１）−ＡＢＹ４およびＣ−
５Ｗ、の一部であるところのカラムスイッチＣ−５Ｗ□
が配置されている。

Ｍ−ＡＲＹ、とＭ−ＡＲＹ、との間にはＣ−ＤＣＲの一
部であるところのカラムデコーダＣ−ＤＣＲ５が配置さ
れ、そして、さらにＭ−ＡＢＹ。

とＣ−ＤＣＲ３との間にＭ−ＡＲＹ、のためのＤ−ＡＩ
ＦＬＹ、およびＣ−８Ｗｌの一部であるところのカラム
スイッチＣ−５Ｗ、、が配置されている。

一方、Ｍ−ＡＲＹ、とＣ−ＤＣＲ，との間にＭ−ＡＲＹ
、のためのダミーアレイＤ−ＡＲＹ、およびＣ−５Ｗ、
の一部であるところのカラムスイッチＣ−５Ｗ、、が配
置されている。

Ｍ−ＡＲＹ、とＭ−ＡＢＹ、との間にはＣ−ＤＣＦＬの
一部であるところのカラムデコーダＣ−ＤＣＲ４が配置
され、そしてさらにＭ−ＡＢＹマとＣ−ＤＣＲ４との間
にはＭ−ＡＨ，Ｙ、のためのダミーアレイＤ　−Ａ　Ｒ
Ｙ、およびＣ−５Ｗ、の一部であるところのカラムスイ
ッチＣ−５Ｗ１４が配置されている。一方、Ｍ　−Ａ　
ＲＹ、とＣ−ＤＣＲ。

との間にはＭ−ＡＲＹ、のためのダミーアレイＤ−ＡＢ
Ｙ、およびＣ−５Ｗ、の一部であるところのカラムスイ
ッチＣ−５Ｗ、、が配置されている。

Ｍ−ＡＲＹ、とＭ−ＡＨ，Ｙ、との間にはそれらのため
のロウデコーダＲ−ＤＣＲ，が、Ｍ−ＡＲＹ、とＭ−Ａ
ＲＹ、との間にはそれらのためのロウデコーダＲ−ＤＣ
Ｒ，が、Ｍ−ＡＲＹ、とＭ−ＡＲＹ、との間にはそれら
の九めのロウデコーダＲ−ＤＣＲ，が、そしてＭ−ＡＲ
Ｙ、とＭ−ＡＲＹ、との間にはそれらのためのロウデコ
ーダＲ，−Ｄ　ＣＲ，がそれぞれ配置されている。

Ｃ−ＤＣＲ，、、Ｃ−ＤＣＲ，、Ｒ−ＤＣＲ，およびＲ
−ＤＣＲ，によって取り囲まれ次位置にカラム・ロウ切
換スイッチＣ／Ｒ−８Ｗ１が配置されている。

一方、Ｃ−ＤＣＲ３，Ｃ−ＤＣＲ４，Ｒ−ＤＣＲ，およ
びＲ−ＤＣＲ，によって取シ囲まれた位置にカラム・ロ
ウ切換スイッチＣ／Ｒ−８Ｗ、が配置されている。

Ｍ−ＡＲＹ、〜Ｍ−ＡＲＹ、のためのセンスアンプＳＡ
、−８Ａ、は雑音、例えばＣ−ＤＣＲ。

〜Ｃ−ＤＣ几、に印加される信号によって誤動作しない
ようにするため、また配線レイアウトを容易にする念め
にＩＣチップの左端および右端部に配置されている。

ＩＣチップの上部左側には、データ入カバノ７アＤＩＢ
、！Ｊ−ド・ライト信号発生回路Ｒ，／Ｗ−８Ｇ、ＲＡ
Ｓ信号発生回路ＲＡＳ−８ＧおよびＲＡＳ系信号発生回
路８Ｇ、が配置されている。そして、これらの回路に近
接してＲＡＳ信号印加パデータ信号印加パッドｐ−Ｄｉ
ｎが配置されている。

一方、ＩＣチップの上部右側においては、データ出力バ
ッ７アＤＯＢ　、ＣＡＳ信号発生回路ＣＡＳ−８Ｇおよ
びＣＡＳ系信号発生回路ＳＧｔが配置されている。そし
て、これらの回路に近接してＶＳＳＳＳ電圧供給バッド
Ｖｓｓ、ＣＡＳ信号印加パッドＰ−ＣＡＳ、データ信号
取り出しパッドＰ−Ｄｏｕｔおよびアドレス信号Ａ６の
印加バッドＤ−Ａ、が配置されている。

ＲＡＳ系信号発生回路ＳＧ、　とＣＡＳ系信号発生回路
８Ｇ、との間にはメインアンプＭＡが配置されている。

ＲＡＳ系信号発生回路ＳＧ、、ＣＡＳ系信号発生回路Ｓ
Ｇ、ｉるいはメインＭＡのように占有面積の大きい回路
の上部にはＶＢＢ発生回路ｖＢＢ−Ｇが配置されている
。なぜならば、ｖＢＢ−ｅは少数キャリアを発生し、こ
の少数キャリアＧ（よってＭ−ＡＲＹ、、Ｍ−ＡＲＹ、
を構成するメモリセルが不所望な情報反転をこうむる危
険がある。

それゆえ、これを防止するためにＶＢＢ発生回路ＶＢＢ
−Ｇは上述したようにＭ−ＡＲＹ、、Ｍ−ＡＢＹ、から
できるだけ離れた位置に配置されている。

ＩＣチップの下部には、Ｃ−ＤＣＲ４に近接してアドレ
スバッフ７ＡＤＢが配置されている。そして、特にその
ＩＣチップの下部左側には、アドレス信号供給パッドＰ
−Ａ、　、　Ｐ−Ａ、　、　Ｐ−Ａ。

およびＶＣＣＣＣ電圧供給バラドルｃｃが配置されてい
る。一方、そのＩＣチップの下部右側釦は、アドレス信
号供給パッドＰ−Ａ、、Ｐ−Ａ、、Ｐ−Ａ、、Ｐ−Ａ、
が配置されている。

〔メモリセルの素子構造〕

第９因は一個のメモリセルＭ−ＣＥＬの素子構造を示す
斜断面図であり、１はＰ型半導体基板、２は比較的厚い
絶縁膜（以下フィールド絶縁膜という）、３は比較的薄
い絶縁膜（以下ゲート絶縁膜という）、４および５はＮ
＋型半導体領域、６は第１多結晶シリコン層、７はＮ型
表面反転層、８は第２多結晶シリコン層、９はＰ２Ｏ（
ＩＪン・シリケート・ガラス）層、１０はアルミニウム
層を示す。

一個のメモリセルＭ−ＣＥＬ中のＭＩＳＦＥＴＱＭは、
その基板、ソース領域、ドレイン領域。

ゲート絶縁膜およびゲート電極が上述のＰ型半導体基板
１．Ｎ＋型半導体領域４．Ｎ生型半導体領域５．ゲート
絶縁膜３およびｆＩｃ２多結晶シリコン層８によってそ
れぞれ構成される。第２多結晶シリコン層８は、例えば
第４Ａ図に示したワード線ＷＬ、〜、として使用される
。Ｎ＋型半導体領域５に接続されたアルミニウム層１０
は例えば第４Ａ図に示したデータ線ＤＬ、〜、として使
用される。

一方、メモリセルＭ　−ＣＥ　Ｌ中の記憶用キャパシタ
Ｃ３は、一方の電極、誘電体層および他方の電極が、第
１多結晶シリコン層７．ゲート絶縁膜３およびＮ型表面
反転層７によってそれぞれ構成される。すなわち、第１
多結晶シリコン層６には電源電圧ＶＣＣが印加されてい
るため、この電源電圧ＶＣＣはゲート絶縁膜３を介して
の電界効果によってＰ型半導体基板１の表面にＮ型表面
反転層７を誘起せしめる〇 〔ダミーセルの素子構造〕 第１０図は一個のダミーセルＤ−ＣＥＬの素子構造を示
す斜断面図である。第１０図において、特に、１１〜１
４はＮ＋型半導体領域、１５は第１多結晶シリコン層、
１６はＮ型表面反転層、１７および１８は第２多結晶シ
リコン層、１９はアルミニウム層を示す〇 −個のダミーセルＤ−ＣＥＬ中のＭＩＳＦＥＴＱ　ｎ　
＋は、その基板、ドレイン領域、ソース領域。

ゲート絶縁膜およびゲート電極がＰ型半導体基板１、Ｎ
＋型半導体領域１１．Ｎ＋型半導体領域１２゜ゲート絶
縁膜３および第２多結晶シリコン層１７によってそれぞ
れ構成される。そして、この第２多結晶シリコン層１７
は、例えば第４Ａ図に示したダミーワード線ＤＷＬ、〜
ｔとしてＰ型半導体基板１上に延びている。Ｎ＋型半導
体領域に接続され次アルミニウム層１９は、例えば第４
Ａ図に示したダミーデータ線ＤＬ、〜、としてＰ型半導
体基板１上に延びている。

ダミーセルＤ−ＣＥＬ中のＭ　Ｉ　８　Ｆ　Ｅ　Ｔ　Ｑ
　Ｄ　２はその基板、ドレイン領域、ソース領域、ゲー
ト絶縁膜およびゲート電極がＰ型半導体領域１　、　Ｎ
＋型半導体領域１３．Ｎ＋型半導体領域１４．ゲート絶
縁膜３および第２多結晶シリコン層１８によってそれぞ
れ構成される。そして、この多結晶シリコン層１８には
、例えば第４Ａ図のダミーセルＤ−ＣＥＬ内に図示し九
ディスチャージ信号φｄｃが印加される。アルミニウム
配線層を介して第２多結晶シリコン層２４とＮ中型半導
体領域２２とを接続すると第２多結晶シリコン層２４と
そのアルミニウム配線層とのコンタクトエリアが必要で
あり、配線密度を向上させることができない。したがっ
て、配線密度を向上させるために上述した接続手段が採
用されている。

上述したキャパシタＣＢＩＩの他方の電極は半導体基板
１表面に形成される反転層によって構成される。この反
転層は第２多結晶シリコン層２５に供給される電圧によ
って形成される。そして、第１１図忙示していないが、
この反転層は、半導体基板１内に形成された第４Ａ図の
アクティブリストア制御信号φｒｓが印加されるところ
のＮ＋型半導体領域につながる。

第２多結晶シリコン層２６は第４Ａ図に示したキャパシ
タＣＢＩ！の一方の電極であり、その一部はキャパシタ
ＣＢＩＩと同様に第４Ａ図に示したＭＩＳＦＥＴＱｓｓ
　のソース領域に直接接続され、また他の一部＃：１Ｍ
ｌ８ＰＥＴＱｓｙのゲート電極に連続的に接続されてい
る。

〔周辺回路（アクティブリストア）の一部素子構造〕第
１１図はメモリアレイＭ−ＡＲＹの周辺に形成され念周
辺回路、例えば第４Ａ図に示したアクティブリストアＡ
Ｒ，中の一部素子構造を示す一部斜断面図である。第４
１図において、特に２０〜２３はＮ＋型半導体領域、２
４〜２７は第２多結晶シリコン層、２８はアルミニウム
層を示す。

第４Ａ図に示したアクティブリストアＡＲ１中のＭＩＳ
ＦＥＴＱｓａＦｉ、その基板、ソース領域。

ドレイン領域、ゲット絶縁膜およびゲート電極がＰ型半
導体基板１．Ｎ＋型半導体領域２０１Ｎ＋型半導体領域
２１．ゲート絶縁膜３および第２多結晶シリコン層２４
によってそれぞれ構成されている。

アクティブリストアＡＲ，中のＭＩ８ＦＥＴＱ５４は、
その基板、ソース領域、ドレイン領域、ゲート絶縁膜お
よびゲート電極がＰ型半導体基板１゜Ｎ　＋型半導体領
域２２．Ｎ＋型半導体領域２３゜ゲート絶縁膜３および
第２多結晶シリコン層２７によってそれぞれ構成されて
いる。この第２多結晶シリコン層２７には第４Ａ図に示
したアクティブリストア制御信号φｒｇが印加される。

アクティブリストアＡＲ，中のキャパシタＣＢＩＩは、
一方の電極および誘電体層が第２多結晶シリコン層２５
およびゲート絶縁膜３によってそれぞれ構成される。こ
の第２多結晶シリコン層２５はＭＩＳＦＥＴＱｓ、のゲ
ート電極として使用される第２多結晶シリコン層２４に
連続的に接続されている。また、この第２多結晶シリコ
ン層２５の一部２５ａはＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓ
　４　ＯＮ＋ｆＭ半導体領域２２に直接接続されている
。なぜならば、ダミーセルＤ−ＣＥＬ中のキャパシタＣ
ｄｓは、一方の電極、誘電体層および他方の電極が、第
１多結晶シリコン層１５．ゲート絶縁膜３およびＮ型表
面反転層１６によってそれぞれ構成される。すなわち、
第１多結晶シリコン層１５には電源電圧ＶＣＣが印加さ
れているため、この電源電圧ＶＣＣはゲート絶縁膜３を
介しての電界効果によってＰｆｉ半導体基板１の表面に
Ｎ型表面反転層１６を誘起せしめる。

次に、第４Ａ図の几Ｃ−ＤＣＲの要部具体的一実施例回
路の構成を第１２図に示す。

Ｍ−ＡＲＹ及びＤ−ＡＲＹのワード線は、ワード線選択
スイッチＭＩ８ＦＥＴＴｔ、〜Ｔｔ、を介して共通化さ
れている。これらのワード線選択スイッチＭＩ８ＦＥＴ
Ｔ、。〜Ｔ、。のゲートとＲ−ＤＣＲとの間には、ゲー
トに電源電圧ＶＣＣが印加されたいわゆるカットＭＩＳ
ＦＥ’ｌ’Ｔ、。〜Ｔ’ｓｅがそれぞれ設けられている
。

上記ＭＩ８ＦＥＴＴ、。〜Ｔ！、を介して共通化された
コモンワード線には、このコモンワード線とワード線制
御信号φＸを供給するパルス発生回路（以下、φニーＧ
ＥＮＥと称する。）及び上記φＸ−ＧＥＮＥによって決
められたコモンワード線のレベルを高める念めのブース
ター回路（以下、φＸ−ＢＯＯ８と称する。）が結合さ
れている。

上記φｘ−ＢＯＯ８を動作させるために、上記φｘ−Ｇ
ＥＮＥから出力される制御信号φＸに対して実質的に位
相が偏移され九制御信号φｐａｄが必要とされる。特に
制限されないが、上記制御信号φｐａｄは１図示のよう
に、上記制御信号φχを受けることによって、これに対
して遅延した信号を形成する遅延回路（以下、φｘ−Ｄ
ＥＬＡＹと称する。）によって形成される。

この実施例におけるφＸ−ＢＯＯ８は、φ、−〇ＥＮＥ
の負荷容量を軽減するため、次の構成とされる。すなわ
ち、φｘ−ＧＥＮＥの出力線であるコモンワード線と回
路接続点Ｎ、との間にＭＩＳＦＥＴＴ□が設けられる。

上記Ｍ１．５ＦＥＴＴ□のゲートには電源電圧ＶＣＣが
印加される。上記回路接続点Ｎ、と回路接続点Ｎ、との
間には、ＭＩ８容量で構成され念プートストラップ容＃
、ＣＢ２１が設けられる。

ま九、コモンワード線と回路接続点Ｎ、との間にはＭＩ
ＳＦＥＴＴ、ｔが設けられ、そのゲートは回路接続点Ｎ
！に接続される。

上記回路接続点Ｎ３と回路接続点Ｎ、との間には、Ｍ工
Ｓ容量で構成されたプートストラップ容量ＣＢ２ｇが設
けられる。

そして、回路接続点Ｔ３と電源電圧ＶＣＣとの間には、
プートストラップ容量ＣＢ２２をプリチャージするダイ
オード形態に接続されたＭＩＳＦＥＴＴｏが設けられる
。上記回路接続点Ｎ、には、上記のようにφＸ−ＤＥＬ
ＡＹで形成されｐ　パルス信号φｐａｄが印加される。

この実施例回路の基本的動作は、次のように説明できる
。

ワード線制御信号φＸ及びその遅延され几パルス信号φ
ｐａｄが共にローレベル（Ｏｖ）にされているとき、Ｍ
ＩＳＦＥＴＴ、、を通してプートストラップ容量ＣＢ２
２には回路接続点Ｎ、の電圧がＶｃｃ−Ｖｔｈまでチャ
ージアップされる。但し、ｖｔｈは、ＭＩＳＦＥＴのし
きい値電圧である（以下同じ）。なお、このときプート
ストラップ容量ＣＢ２１がＭＩＳＦＥＴＴ、、を通して
放電されているため、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｔａｇ
はオフ状態にされている。従って、上記ＭＩＳＦＥＴＴ
、、は回路接続点Ｎ３の電位を低めるようには作用しな
い。

次に、几−ＤＣＲによって選択された例えばワード線選
択スイッチＭＩ８ＦＥＴＴ、。のゲートには、ＭＩＳＦ
ＥＴＴ３゜を介してワード線選択信号が印加されること
になる。これに応じて上記ＭＥ８ＦＥＴＴ、。はそのゲ
ート電極の下の半導体基体表面にチャンネル領域が誘起
されるので、オン状態にされる。このときに、コモンワ
ード線及び上記ＭＩ８ＦＥＴＴ、。によって選択される
ワード線は、未だ、はソ回路の接地電位のロウレベル圧
されている。上記ＭＩＳＦＥＴＴ、。は、上記のように
ゲート電極の下にチャンネル領域が誘起されるので、比
較的大きいゲート・チャンネル間容量を持つようになる
。ＭＩＳＦＥＴＴ、。を介してゲート電極にＶｃｃ−ｖ
ｔｈの電位が与えられるので、上記ＭＩＳＦＥＴＴ、。

のゲート・チャンネル間容量はＶｃｃ−Ｖｔｈ　Ｋチャ
ージアップされることになる。

次に１　φニーＧＥＮＥ＆Ｃよってワード線制御信号φ
Ｘが上記のロウレベルからＶＣＣレベルに立上ケられる
。これに応じて、上記ワード線選択スイッチＭＩＳＦＥ
ＴＴ、。のチャンネル電位が上昇させられる。前記のよ
うに、ゲート・チャンネル間容量が予めＶｃｃ−ｖｔｈ
にチャージアップされていることによって、上記ＭＩＳ
ＦＥＴＴ、。のゲート電位は、例えばＶｃｃ＋Ｖｔｈ以
上に上昇させられることになる。

このように１ゲ一ト電位が上昇させられることによって
ＭＩＳＦＥＴＴ、。は充分にオン状態にされる。それに
応・じて、ＭＩＳＦＥＴＴ、。におけるしきい値電圧の
存在にもかかわらずに、ワード線Ｗ１の電位はコモンワ
ード線の電位ＶＣＣにはソ等しい電位にまで上昇させら
れることになる。なお、このときＭＩＳＦＥＴＴ、。は
、そのゲート電極が電源電圧■ｃｃに維持され、またそ
の電極Ｅ１がＲ−ＤＣＲによっては’ｒＶｃｃに維持さ
れているので、上記ＭＩ８ＦＥＴＴ、、の上記のような
ゲート電位の上昇によってその電極Ｅ、の電位が上昇さ
せられると、オフ状態にされる。そのため、上記ＭＩＳ
ＦＥＴＴ、。のゲート電位は、上記のような高電圧に維
持され続ける。なお、上記のようなゲート電位の上昇は
、ダミーワード線ＤＷ、を選択するＭＩＳＦＥＴＴ２ｔ
においても起される。

上記のようにワード線制御信号φＸのＶＣＣレベルが立
ち上げられると、これに応じてＭＩＳＦＥＴＴ！Ｉを通
してプートストラップ容ｆＣＢｔＩがチャージアップさ
れることになる。なおこのときのチャージレベルはＶＣ
Ｃ−Ｖｔｈとなる。なおこのときＭＩＳＦＥＴＱ、、は
、そのゲート電位が回路接続点Ｎ３の電位とはソ同電位
にされるにすぎないのでオフ状態にされたままである。

φＸ−ＢＯＯ８を動作させるためのパルス信号φｐａｄ
は、前記のようなφＸ−ＤＥＬＡＹの動作によって、制
御信号φＸがＶＣＣレベルのノ１イレペルにされた後に
はソ接地電位のロウレベルからはｙＶ（、ｃレベルのハ
イレベルに変化させられる。

前記のように、プートストラップ容′１１ＣＢ！Ｉ及び
ＣＢｏが充電されているので、回路接続点Ｎ。

及びＮｓの電位は、上記信号φｐａｄがＶＣＣレベルに
上昇させられることによって、上昇させられる。このと
き、ＭＩ８ＦＥＴＴ□は、前記ＭＩ８ＦＥＴＴ、、と同
様な動作によりオフ状態にされる。

従って、回路接続点Ｎ、における高電位は、そのま＼保
持される。

ＭＩＳＦＥＴＴ、、は、そのゲート電極がプートストラ
ップ容量ＣＢ□によって高電位にされるので、オン状態
圧される。なおこのとき、ＭＩ８ＦＥ　Ｔ　Ｔ　ｓｔの
コモンワード線に結合された電極Ｅ。

は、そのゲート電極及び回路接続点Ｎ、に結合された電
極Ｅｌが高電位にされるのでソース電極として作用する
ことになる。

上記回路接続点Ｎ６における高電圧は、上記ＭＩ８ＦＥ
ＴＴ、、を介してコモンワード線に供給され、さらに選
択スイッチＭＩＳＦＥＴＴ、。を介してワード線に供給
される。すなわち、上記信号φｐａｄＫ４とづいて、コ
モンワード線及び選択されたワード線の電位が、予めφ
ｘ−ＧＥＮＥＫよって決められてい几はＸＶｃｃのレベ
ルから、更に上昇させられることになる。

なお、選択スイッチＭＩＳＦ’ＢＴＴ、。のゲート電位
は、前記と同様な動作によってコモンワード線の電位が
ＶＣＣから上昇させられることＫよって更に上昇させら
れる。従って、上記選択スイッチＭＩ８ＦＥＴＴ、ｏは
、充分にオン状態にされる。

上記のブースト動作において、上記プートストラップ容
量ＣＢ、ｆｆ１Ｋおける充電々荷は、コモンワード線選
択ワード線及びダミーワード線に存在する寄生容量ＣＩ
ないしＣ，に分散されることＫなる。従って、選択ワー
ド線における電位上昇量は、上記プートストラップ容量
ＣＢ、、及び寄生容量から構成される総合容量と、上記
プートストラップ容量に予め充電されていた電荷とによ
って決められるような値となる。

ＩＣにおいて、ＭＩ８容量は、後述のように半導体基体
上に形成された半導体領域を１つの電極とし、この半導
体領域上に比較的薄い絶縁膜を介して形成された導体層
を残りの１つの電極とするような構成とされる。この場
合、１つの電極とするような構成とされる。この場合、
１つの電極としての上記半導体領域は、通常、半導体基
体との間に比較的大きい寄生容量を形成する。従って、
ブースト動作を充分なものにさせるために第１２図にお
けるプートストラップ容量ＣＢ、、及びＣＢｏは、その
半導体領域によって構成される電極がφＸ−ＤＥＬＡＹ
に結合される方が望ましい。

前記アクティブリストア動作等によって、はソ電源電位
ＶＣＣのようなハイレベルにされたデータ線の電位は、
上記のよう忙ワード線の電位がＶＣＣよりも上昇させら
れることによって、メモリセル内のスイッチＭ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔのしきい値電圧によって低下させられるこ
となく、そのＭＩ８容量に供給されることになる。

すなわち、メモリセル内のＭ１８＄ｔは、上記データ線
の電位ＶＣＣにはソ等しい電圧となるように充電される
ことになる。このように、メモリセルにおけるデータの
書き込みレベルが上昇させられることによって、Ｄ−Ｒ
ＡＭのＳＮ比の改善を図ることができ、また周知のよう
なα線に基づくメモリの誤動作を防ぐことができる。

なお、言うまでもないが、ワード線ブーストを行なわな
い場合、すなわちワード線のハイレベルをはソＶＣＣに
するときは、例えデータ線のハイレベルがＶＣＣとされ
ても、メモリセル内のＭＩＳ容量には、そのスイッチＭ
ＩＳＦＥＴのしきい値電圧ｖｔｈに応じてＶｃｃ−Ｖｔ
ｈの、電圧・しか加えられないことてなる。これに応じ
てＤ−ＲＡＭにおいて高いＳＮ比を得ることが困難とな
る。またＤ−ＲＡＭは、α線によって誤動作しやすくな
る。

上記から明らかなように、データ書き込み動作もしくは
データ再書き込み動作において、はソＶＣＣのハイレベ
ルにされるデータ線におけるデータを充分なレベルをも
ってメモリセル内に書き込ませる之めには、選択ワード
線は、少なくともＶｃｃ＋Ｖｔｈ以上にさせられなけれ
ばならない。

前記のように、ブースト動作の結果として生ずるワード
線電位上昇量は、電荷分散によって低められる。ワード
線電位上昇ｆを充分に増加させるためには、プートスト
ラップ容ｔｃＢ＊ｔを、比較的大容量、例えば上記寄生
容量ＣＩないしＣ５の和の容量値に対し１ないし２倍の
ような容量値にしなければならない。ちなみに、６４に
ビット凡ＡＭＫあっては上記寄生容量ＣＩないしＣ８の
和は、２２ＰＦ程度である。これに応じて、プートスト
ラップ容ｆＥ　ＣＢ　ｔｘは、例えば３０ＰＦ程度とな
るように設定される。

なお、第１２図において、プートストラップ容ｆＥ　Ｃ
Ｂ　ｔｌは、ブースト動作時に、回路接続点Ｎ。

における電位を上昇させるだけで良（、ＭＩＳＦＥＴＴ
、、の電極Ｅｌと半導体基体との間の寄生容量（図示し
ない）及びＭＩＳＦＥＴＴ、！のゲート容量を考慮して
も、数ＰＦのような比較的小容量であって良い。

コモンワード線及びワード線等の電位を上昇させるため
に、第１２図に示されたよりなφ、−ＢＯＯ８にかえて
、コモンワード線とφｘ−ＤＥＬＡＹとの間に直接にプ
ートストラップ容量を配置する回路を用いることができ
る。この場合、プートストラップ容量は、φｘ−ＤＥＮ
Ｅによって直接にプリチャージされることになり、コモ
ンワード線及びワード線等は、φ＊＝ＤＥＬＡＹによっ
てその電位が上昇させられることになる。

しかしながら、前記のように、プートストラップ容量が
比較的大容量にされなければならないので、このような
プートストラップ回路は、φＸ−ＧＥＮＥに対し非常に
重い負荷となってしまうことになる。これに応じて制御
信号φＸの立上シを速くさせるようにすることが困難と
なり、その結果として速いアクセスタイムのＤ−ＲＡＭ
を得ることが困難となってくる。

これに対して、この実施例のφｘ−ＢＯＯ８においては
、上記のように比較的大容量の上記プートストラップ容
量ＣＢ□がワード線制御信号φＸの立ち上り時には、コ
モンデータ線から分離されており、かつ、他の経路（Ｍ
ＩＳＦＥＴＴ、、）Ｋよって予めチャージアップがなさ
れている。そのため、φｘ−ＧＥＮＨの負荷は寄生容量
ＣＩないし０重によって決められるような比較的軽いも
のとされる。

したがって、ワード線制御信号φＸの立ち上り速度を大
幅忙向上させることができ、これＫよりＲＡＭの動作サ
イクルの短縮化が図られ、その高速動作を実現すること
ができる。

この発明の実施例では、ダミーワード線選択スイッチＭ
Ｉ８ＦＥＴＴ□、Ｔ、。へのＲ−ＤＣＨの出力端子と基
準電位間に上記パルス信号φｐａｄＫよって制御される
ＭＩＳＦＥＴＴ、。ｌ　Ｔ４１が設けられる。これらの
ＭＩＳＦＥＴＴ４．Ｔ４．は、φＸ−ＢＯＯ８の動作タ
イミング、換言すれば、アクティブリストアの動作タイ
ミングでは、ダミーセルの属するワード線の電位を高く
する必要がないことに着目し、ダミーワード線選択スイ
ッチＭＩ８ＦＢ’Ｉ’Ｔ、、、Ｔ、、をオフさせるため
に設けられる。すなわち、アクティブリストア動作は、
８Ａで読み出されたｖＨの電位にあるデータ線をＶＣＣ
レヘＡ／　Ｋ　７ツフシてメモリセルへのハイレベル再
書き込みを行なうものである。したがって、ダミセルへ
の上述のような書き込みは特別な意義がない。上述のよ
うなダミーワード線選択スイッチＭＩＳＦＥＴＴ、、、
Ｔ、、（一方ｔ７）ＭＩＳＦＢＴＦｉＲ−ＤＣＨの非選
択出力信号によりオフ状態圧されでいる）のオフ状態圧
よシ、プートストラップ容量ＣＢ、、から電荷分散され
る寄生容量をコモンデータ線容ｆｔＣｌ　とワード線寄
生容ｉｔ　Ｃｔのみとすることができる。これにより、
プートストラップ容ｆｌ　ＣＢ　２ｔの容量値を小さく
でき、その結果として低消費電力化を図ることができ、
また及びプートストラップ容ＪＣＢ□のサイズの小型化
を図ることができる。

なお上記のように、ダミーワードＩＲを分離する構成は
、前記のようにコモンワード線に直接にプートストラッ
プ容量を結合させる回路構成においても採用することが
できる。すなわち、上記ＭＩＳＦＥＴＴ、。、Ｔ、、の
挿入により、アクティブリストア時のプートストラップ
容１ｋに結合される寄生容量の容量値を１減させること
ができるので、プートストラップ容量の容量値を小さく
できることになる。それに応じて、φｘ−ＧＥＮＥに対
する負荷容ｉ−を小さくでき、その立ち上りを速くでき
ることになる。ただ、この実施例におけるφＸ−ＢＯＯ
８と組み合せることにより、よりいっそうの効果がある
ことは言うまでもない。

この発明の他の実施例では、カラムスイッチ制御信号φ
Ｙを形成するパルス発生回路（以下φＹ−ＧＥＮＥと称
す。）にも上記同様なブースター回路（以下、φＹ−Ｂ
ＯＯ８と称す。）が設けられる。

すなわち、一対のデータ線は、カラム選択スイッチＭＩ
　５ＦＥＴＱ、１．Ｑ、、を介して、一対のコモン入出
力線に接続される。上記カラム選択スイッチＭＩ８ＦＥ
ＴＱ１ｔ　、Ｑｏ〜Ｑｔｔ　＊　Ｑ、ｔ＊のゲートは、
カラムアドレススイッチＭＩ　５ＦＥＴＱ、、。

Ｑｌ−１を介してコモンカラム線に接続される。そして
、上記カラムアドレススイッチＭＩＳＦＥＴＱ＋−＋＋
Ｑ＋−ｔのゲートは、カットＭＩ８ＦＥＴＴ、、。

Ｔｌ１ｌを介してＣ−ＤＣＲＫ接続される。上記カット
ＭＩＳＦＥＴＴ、、、Ｔ、、のゲートには、電源電圧Ｖ
ＣＣが印加される。

上記コモンカラム線には、φＹ−ＧＥＮＥで形成された
カラムスイッチ制御信号φＹが印加される。

そして、このコモンカラム線には、φＹ−ＢＯＯ８と、
カラムスイッチ制御信号φＹを遅延させたパルス信号φ
ｍａｄを形成する遅延回路（以下、φＹ　−ＤＥＬＡＹ
と称す。）が設けられる。このパルス信号φｍａｄは、
φＹ−ＢＯＯ８のプートストラップ動作のために用いら
れる。

φＹ−ＢＯＯ８は、単にプートストラップ容量のみによ
って、構成することができる。この理由は、φＹ−ＧＥ
ＮＥの負荷容量が小さいことに起因している。すなわち
、φｙ　−Ｇ　Ｅ　Ｎ　Ｆ：の負荷は、コモンカラム線
の寄生容量と、選択されたカラム選択スイッチＭＩＳＦ
ＥＴＱ１１１ＱＩＩ等のゲート容量のみとなり、φＸ−
ＧＥＮＨの負荷に比べて小さいからである。ちなみに、
６４にピッ）ＲＡＭにあっては、上記負荷の容量値は、
７ｐＦ程度である。

この回路の動作は、前記φｘ−ＢＯＯ８の動作とほぼ同
様である。すなわち、この回路はカラム選択スイッチＭ
１８ＰＥＴＱｏ　、Ｑｏのゲート電圧をＶＣＣレベルン
ス上忙高くさせる。上記ＭＩＳＦ’ＥＴＱ□＊Ｑ１１は
、そのゲート電圧によって、そのソース、ドレイン間イ
ンピーダンスが充分に低下させられる。しかも、ＤＩＰ
から供給されたＶＣＣレベルのデータ信号は、上記ＭＩ
ＳＦＥＴＱＩＩ、Ｑｌｌのしきい値電圧Ｖｔｈ　による
レベル低下を受けることなくデータ線に供給されること
になる。同様にデータ線におけるデータはレベル低下を
受けることなくＭＡ＆ＤＯＢに供給されるようになる。

その結果として、カラム選択スイッチＭ　Ｉ　８　Ｆ　
Ｅ　Ｔ　ＱＩｌ　、Ｑｕを通して行なうデータの授受の
伝送スピードの向上を図ることができる。

この発明の他の実施例では、φＹ−ＢＯＯ８として、第
１２図におけるφＸ−ＢＯＯ８と同様な回路が用いられ
る。この場合には、前記同様にφＹ−ＧＥＮＥからプー
トストラップ容量を分離することができるため、φＸ−
ＧＥＮＥの負荷の軽減を図ることができる。それに応じ
てφＹの立ち上ジスピードが速くできるという効果を得
ることができる。また、よりいっそうの軽負荷化によっ
て、φＹ−ＧＥＮＥの出力電流容量を小さくできるため
、φＹ−ＧＥＮＥの出力ＭＩＳＦＥＴのチップサイズの
小型化を図ることもできる。

前記及び上述のよつなφＹ−ＢＯＯ８と前記φＸ−ＢＯ
Ｏ８との組み合せによると、上述のようなデータの授受
の伝送スピードの向上を図ることができるとともに、上
記のようにメモリセルへの書き込みハイレベルをＶＣＣ
レベルまでアップさせることができる。すなわちφＸ−
ＢＯＯ８及びφＹ−ＢＯＯ８の動作によって、ワード線
選択レベルがＶｃｃ＋Ｖｔｈ以上となり、カラム選択ス
イッチＭ■５ＦＥＴＱＩｌ、ＱＩｌ等のカラム選択レベ
ルがＶｃｃ＋Ｖｔｈ以上となり、データ線にｖｃｃレベ
ルの書き込みハイレベルが伝えられるからである。

したがって、Ｄ−ＲＡＭにおける省き込み後読み出し又
はリフレッシュ動作に至るまでの間におけるＳ／Ｎの改
善、α線対策に効果をもたらすことができる。

第１３Ａ図には、改良されたφＸ−ＢＯＯ８の一実施例
の具体的回路図が示され、第１３Ｂ図には、その動作波
形図が示されている。パルス信号ＲＡＳ、、。

ＲＡＳ、、ｉ、ＲＡ　Ｓ　−８Ｇテ形成すレ次ＲＡ　Ｓ
系信号の１つであ、９．ＲＡＳ−ＣＴで形成された例え
ばＲＡＳ、の遅延された信号である。

この実施例では、グーストラップ容量ＣＢ！ｌへのプリ
°チャ・、−ジレベルをＶＣＣレベルにさせるタメに、
パルス信号ＲＡＳ、、がゲートに印加されたＭＩＳＦＥ
ＴＴ、、を介してＭＩＳＦ’ＥＴＴ５．のゲートに電源
電圧ＶＣＣが印加されている。そしてブーストラップ時
にＭＩ　５ＦＥＴＴ□をオフさせるために１パルス信号
φｐａｄがゲートに印加されたＭＩＳＦＥＴＴ□が上記
ＭＩ　８Ｆ’ＥＴＴ□のゲートと基準電位点との間に設
けられている。

これにより、第１３Ｂ図に示すように、パルス信号ＲＡ
Ｓ＋３がハイレベル期間であって、ワード線制御信号φ
Ｘがローレベルのとき、ＭＩＳＦＥＴＴ、、を介してＭ
ＩＳＦＥＴＴ、１のゲートにＶＣＣ−ｖｔｈのハイレベ
ルが印加される。これにょジ上記ＭＩ８ＦＥＴＴ、、の
ゲート電極下にチャンネルが誘起される。このときワー
ド線制御信号φＸがロウレベルを保っている。従ってゲ
ート電極とチャンネル間の容量がＶＣＣ−Ｖｔｈにプリ
チャージされる。

その後、パルス信号ＲＡＳ、、がロウレベルにされる。

これによ５Ｍｌ８ＦＥＴＴ、、はオフ状態となる。次い
でワード線制御信号φＸがＶＣＣレベルに立上る。この
ＶＣＣレベルは上記ＭＩＳＦＥＴＴ□のチャンネルに伝
わるため、上記ＭＩＳＦＥＴＴ□のゲート電圧はＶｃｃ
＋Ｖｔｈ以上に上昇する。そのゲート電圧がＶｃｃ＋Ｖ
ｔｈとなることにょハＭＩ８ＦＥＴＴ、、は、そのＶｔ
ｈに影響されずにワード線制御信号φＸのＶＣＣレベル
をプートストラップ容Ｉｔ　ＣＢ　ｔｔに伝えることが
できるようになる。従ってプートストラップ容’ＲＣＨ
ｔ＋は上記ワード線制御信号のＶＣＣレベルによりプリ
チャージされる。

次に、パルス信号φｐａｄがＶＣＣレベルに立ち上げら
れる。するとＭ　Ｉ　８　Ｆ　Ｅ　Ｔ　Ｔ□がオンして
、ＭＩＳＦＥＴＴ□がオフされる。この結果プートスト
ラップ容量ＣＢ　ｔ＋　ｔｌ’ｉ、ＭＩＳＦＥＴ’ｌ’
、１通してコモンワード線に放電されないので、パルス
信号φｐａｄの立ち上がりによりＭＩＳＦＥＴＴ５２の
ゲート電圧を例えば略２ＶＣＣまで上昇させることがで
きる。

なお、この実施例では、んｌｌ５Ｆ’ＥＴＴ５１のゲー
ト電圧はｓ　Ｖｃｃ＋Ｖｔｈ以上に上昇させる必要かな
いこと、及びパルス信号φｐａｄでオンするＭＩＳ、Ｆ
、Ｅ！Ｉ’Ｔ□によるＭ１８Ｆ’ＥＴＴ□のゲート電圧
の立ち下りを早くしてプートストラップ容量ＣＢ１ｍの
コモンワード線への電荷もれを小さくするために、ＭＩ
８ＦＥＴＴ□のゲートと電源電圧端子ＶＣＣとの間にダ
イオード形態のＭＩＳＦＥＴＴ、６が設けられている。

このＭＩＳＦＥＴＴ、、の動作により、ＭＩＳＦＥＴＴ
、、のゲートにおけるプートストラップ電圧は％　Ｖｃ
ｃ＋ＶｔｈＫクランプされる。

なお、上記のように、パルス信号φｐａｄによりＭＩＳ
ＦＥＴＴ、、をオフとした場合には、ＭＩＳＦＥＴＴ、
、のゲート充電々荷に対する何らの放電経路も設けない
とパルス信号φｐａｄがローレベルにもどされたときに
おいて、上記ＭＩ８ＦＥＴ’ｌ’、。

のゲートには、略ＶＣＣの電圧が保持されるととＫなる
。

このようにＭＩＳＦＥＴＴ、、がオン状態にされたまま
であるとパルス信号ＲＡＳ、、によシ上記コモンワード
線がロウレベルにリセットされる際、すなわちパルス信
号孔Ａｓ、、がハイレベルにされ、そのレベルによりＭ
ＩＳＦＥＴＴ、。がオン状態にされる際、コモンワード
線にＭＩＳＦＥＴＴ、、を介してプートストラップ容量
が結合されることによってコモンワード線のレベルの立
下りが遅くされてしまい、豊たコモンワード線にプリチ
ャージｂｉＩ８ＦＥＴＴ、、を介して電源電圧から電流
が流され、その結果、ゲートストラップ容量における充
電が良好に行なわれなくなり、かつ回路の消費電力が増
加させられてしまうという不都合が生ずる。

そこで、第１３Ａ図においては、図示のようにプートス
トラップ容量ＣＢ□を放電させるために、パルス信号Ｒ
ＡＳ、、で制御されるＭＩＳＦＥＴＴＳ。

が図示のように設けられている。また、このＭ　ｌ５Ｆ
ＥＴＴ□に直列接続されゲートに電源電圧ＶＣＣが印加
されたＭＩＳＦＥＴＴ、、は、上記ゲートストラップ動
作時の接続点Ｎ、におけるほぼ２ＶＣＣの高電圧によっ
て、ＭＩＳＦＥＴＴ、、にパンチスルーが生じることを
防止する高耐化のために設けられる。

このような回路の追加によシ、プートストラップ容ｔ　
ＣＢ　ｔｌにはワード線制御用信号φＸのＶＣＣレベル
が直接印加されるようになるとともに、パルス信号φｐ
ａｄがＶＣＣレベルに立上る際、ＭＩＳ”ＥＴＴｓｌｔ
”介して、７’−トストラップ容量ＣＢ！１の電荷のコ
モンワード線へのもれが少なくなるため、このプートス
トラップ容量ＣＢ□の容量値を小さくすることができる
。従りてφｘ−ＧＥＮＥの負荷をさらにいっそう軽減す
ることができる。

また、他の実施例では、プートストラップ容量ＣＢ□へ
ノフリチャージレベルをＶｃｃレベルに高めるために、
ＭＩＳＦＥＴＴ、、に次のブースター回路が設けられる
。すなわち、ＭＩＳＦＥＴＴ、。

のゲートと電源電圧端子ＶＣＣとの間には、ダイオード
形態のＭＩＳＦＥＴＴ、、と、ｌ１ｖｌＩ８ＦＥＴ’Ｉ
’ｓｓのゲートと回路接続点Ｎ４との間にはゲートスト
ラップ容量ＣＢ！、が設けられる。そして、回路接続点
Ｎ４には、パルス信号ＲＡＳ、、が印加される。

この回路の動作は、パルス信号ＲＡＳ□がロウレベルと
されている期間にＭＩＳＦＥＴＴ、、を介してプートス
トラップ容ｔ　ＣＢ　ｔｓがプリチャージされる。そし
て、このプリチャージ動作によりＭＩＳＦＥＴＴ、、の
ゲート電位はＶＣＣ−Ｖｔｈとなる。このため、後述す
るように１プートストラツプ容ｆｉｃＢ□へのプリチャ
ージが終了しているとき、及び回路接続点Ｎ、の電位が
は″１２Ｖｃｃレベルに上昇している期間、ＭＩＳＰＥ
ＴＴ、、はオフして層る。す々わち、プートストラップ
容量ＣＢ□へのプリチャージ及びプートストラップ動作
の以前のＤ−ＲＡＭの選択サイクル時に、上記プートス
トラップ容ｆ　ＣＢ　ｔｓがプリチャージされる。次い
で、Ｄ−ＲＡＭの非選択時にパルス信号ＲＡＧ、。

がハイレベルとされる。これによりＭＩＳＦＥＴＴｏの
ゲート電圧は、Ｖｃｃ＋Ｖｔｈ以上に上昇するので、プ
ートストラップ容−ＩｌｔＣＢ□は、ＭＩＳＦＥＴＴ、
、を介してＶＣＣレベルまでチャージアップされる。そ
の後、Ｄ−ＲＡＭが選択され、パルス信号孔Ａ　８　、
がロウレベルへ立ち下ると、ＭＩＳＦＥ’ｌ”ＴＩｌ、
はオフするとともに１次の動作のためにＭＩＳＦＥＴＴ
、、を介して電源電圧ＶＣＣがらゲートストラップ容−
１ｃ１３．．へのプリチャージがなされる。以上の動作
によってノートストラップ容ｔ　ＣＢ　ｔｔのＶｃｃレ
ベルまでのチャージアップが終わるので、次にパルス信
号φｐａｄ：６ＫＶｃｃ　レベルに上昇したとき回路接
続点Ｎ、の電位をほぼ２Ｖｃｃまで上昇させることがで
きる。

なお、このときにはＭＩＳＦＥＴＴ□がオンしている。

このためコモンワード線及びワード線の寄生容量Ｃ８〜
Ｃ８と上記プートストラップ容量ＣＢ！ｆｆｉとの相互
間で電荷分散が行なわれ、コモンワード線及びワード線
の電位は、これらの容量間の電荷分散によって決定され
る電圧まで上昇する。

この実施例では、プートストラップ容量ＣＢ。

へのプリチャージレベルを高めることができる。

したがって、ワード線への必要とされる電圧ＶＣＣ＋ｖ
ｔｈを得るためのプートストラップ容量Ｂ　Ｃｔｔの容
量値を小さくできる。この結果プートストラップ容量Ｃ
Ｂ４のチップサイズの小型化を図ることができる。さら
に１この実施例と第１２図に示したダミーワード線をプ
ートストラップ動作時に分離する回路とを組み合せた場
合には、よりいンそうゲートストラップ容ｉＣＢ□の容
量値を小さくできるという効果がある。

また、上記Ｍ　Ｉ　８．Ｆ、Ｅ、ＴＴ　＃１ｉｙ設けら
れたグー；ζター回路と、ｌ１ｉ４１８ＦＥＴＴ、、に
設けられたブースター回路は、それぞれ独自の効果を有
する。従ってどちらか一方のみを第１２図に示した基本
的回路に設けるものとしてもよい。

なお、第１３Ａ図の回路図において、骨部の付されたＭ
Ｉ　８ＦＥＴは、そのソース・ドレイン間での電力損失
を小さくするために肴印の付されていないＭＩ　５ＦＥ
Ｔに比べそのしきい値電圧Ｖｔｂが小さく設定されてい
る。また肴印の付されたＭＩｓ容量は、その基板側電極
にハイレベルの信号が印加された際、すみやかにゲート
側電極の電位が立上るようにするために肴印の付されて
いないＭＩＳ容量に比べそのしきい値電圧が小さく設定
されている。

上記肴印の付されｆＭＩｓＦＥＴの製造方法に関しては
後で第１９Ｉ、Ｊ図および第２２Ａ、Ｂ図を用いて説明
する。上記骨部の付されｆ４ＭＩ８容量に関しても上記
ＭＩＳＦＥＴと同様な方法で製造することができる。

第１４Ａ図には、改良されたφｘ−ＢＯＯ８の一実施例
の具体的回路図が示され、第１４Ｂ図忙は、その動作波
形図が示されている。パルス信号ＣＡＳｕ　。

ＣＡ　Ｓ　、、は、ＣＡ３−８Ｇによってそれぞれ形成
されたＣＡＳ系信号の１つであり、Ｃ−ＣＴで形成され
ｆｃＣＡＳ信号が遅延された信号である。

第１４Ａ図に示されたφＹ−ＢＯＯ８の回路構成は、第
１３Ａ図に示されたφｘ、、Ｂ　ＯＯＳの回路構成と路
間−であるので説明は省略する。ただ、このφＹ−ＢＯ
Ｏ８は、上記φｘ−ＢＯＯ８忙比ベコモンカラム線、プ
ートストラップ容量ＣＢ□のリセットを行なう放電経路
が異なっている。すなわち、コモンカラム線のリセット
は、パルス信号ＣＡＳ、、。

ＲＡＳｌｌがそれぞれゲートに印加されたＭＩ　５ＦＥ
ＴＴ、。ｙＴ６゜によりて行なわれ、プートストラップ
容量ＣＢ□のリセットは、パルス信号凡Ａ　Ｓ　１２　
。

ＣＡＳ、、がゲートに印加され７１！：ＭＩ　ＳＦ’Ｅ
ＴＴ６．　。

Ｔ６．によって行なわれるものである。

これはＲＡＳ信号、ＣＡＳ信号およびＷＥ倍信号それぞ
れのタイミング関係がある条件にあるとき不確定なデー
タが誤ってメモリセルに書き込まれることがあり、これ
を防ぐためにパルス信号ＲＡＳ、＊、ＣＡＳｓｒによっ
てコモンカラム線等をリセットするよう忙したものであ
る。

上記φＹ−Ｂ００Ｓの動作は、前記φｘ−ＢＯＯ８Ｏ動
作と路間−であるので、その説明は省略する。

この実施例回路によって、プートストラップ容素ＣＢｓ
、　、　ＣＢｊｔの容量値を小さくできること等φＸ−
Ｂ００Ｓにおけるのと同様の効果が期待できる。

第１５図には、この発明の他の一実施例を示すメモリア
レイのロウ（ワード線）を選択するためのデコーダの回
路図が示されている。

以下余白 この実施例では、前記説明したメモリアレイのカラムを
選択するためのデコーダのように、ロウデコーダが２段
に分割される。すなわち、Ｒ−ＤＣＲを構成するＮＯＲ
ゲートの横方向の配列間隔（ピッチ）を、メモリアレイ
のワード線配列のピッチに合せることにより、ＩＣチッ
プ内で無駄な空白部分が生じないようにするものである
。

このために、メモリアレイから引き出された複数のワー
ド線は、ワード線選択スイッチＭＩＳＦＥＴＴｌ＠〜Ｔ
□をそれぞれ介して１本のコモンワード線にナベて共通
に結合されるのではなく、４本のワード線ごとに分割さ
れるのである。すなわち、４分割されたコモンワード線
によりて順次共通化されるものである。そして、互いに
異なるコモンワード線に接続されるワード線選択スイッ
チＭＩＳＦＥＴＴ、。〜Ｔ’ｍｓ及びＴ□〜Ｔ０等のゲ
ートは、それぞれカットＭＩＳＦＥＴＴ、。〜Ｔ’ｓｓ
及びＴ、４〜Ｔ’ａｙを介してＮＯＲゲートで構成され
たロウデコーダ回路Ｒ−Ｄ　ＣＲ（１１，Ｒ−Ｄ　ＣＲ
Ｊの出力に共通に接続されるものである。したがりて、
例えば、Ｒ−ＤＣＲ（１）によりて、その出力にロウ選
択信号が形成されると、ＭＩＳＦＥＴＴ、。〜Ｔ■がオ
ンして、４つのワード線が選択されるものとなるが、４
分割されたコモンワード線のうち１つのワード線制御信
号（例えばφ８・。）しか選択されないから、メモリア
レイに対しては、１のワード線しか選択されない。

このようなワード線制御信号ψ工。。〜φＸＳｔを形成
するのがロウスイッチセレクタ（以下、Ｒ８Ｗ−８と称
す）である。

したがって、例えば、ロウアドレス信号ａｘ、〜＆ｚｓ
及びａ工。〜ａｘ６のうち、ロウアドレス信号ａＸＯ〜
らはＲ８Ｗ−８に入力され、ロウアドレス信号ａ！！〜
らは、Ｒ−ＤＣＲに入力されて、上述のようなワード線
選択が行なわれる。

上記Ｒ８Ｗ−８は、言い換えればロウアドレス信号’ｘ
ｅ〜４によって、ψニー〇ＥＮＥで形成されたワード線
制御信号りを４分割されたコモンワード線のいずれか１
つに伝達する動作を行なうものである。

この場合、単に伝送グー）ＭＩＳＦＥＴ等で構成された
マルチプレクサによってワード線制御信号ψ工を伝える
のでは、−〇−ＢＯＯ３を設けて例えばｖｃｃ十ｖｔｈ
のハイレベルを選択されたコモンワード線及びワード線
に伝えることができない。

そこで、φニーＢＯＯ８を設けた場合には、第１６図の
実施例に示された回路が使用される。

この実施例回路は、ｌのコモンワード線を選択する回路
であり、同様の回路（ロウアドレス信号のみが異なる）
が４組設けられて、Ｒ８Ｗ−８が構成される。

この実施例回路の構成は、次のように説明できる。ゲー
トにパルス信号すｘｄｐが印加されたＭＵｓ　Ｆ　Ｅ　
Ｔ　Ｔｔ＋のドレインは、電源電圧端子ｖｃｅに接続さ
れる。そして、そのソースと基準電位端子との間に並列
にＭ　Ｉ　Ｓ　Ｆ　Ｂ　Ｔ、Ｔｙ＠−”Ｔｖｓが設けら
れる。ＭＩＳＦＥＴＴ、。、Ｔ１．のゲートには、それ
ぞれロウアドレス信号ａ　、ａ　が印加される。

Ｘ（Ｉ　　　　　ＩＣＩ また、ＭＩＳＦＥＴＴ□のゲートと電源電圧端子ｖｃｃ
との間にはＭＩＳＦＥＴＴ、＠が設けられる。

ＭＩＳＦＥＴＴ、、のゲートには、上記パルス信号φｘ
ｄｐが印加される。ＭＩＳＦＥＴＴ、、の入力側のソー
ス又はドレインには、ワード線制御信号φ工が印加され
る。そして、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｔｔｖの出力側
であるソース又はドレインと基準電位端子との間には並
列接続されたＭＩＳＦＥＴＴ□ｅＴｙｌが設けられる。

ＭＩＳｌ：ＴＴ、、、Ｔ、、のゲートには、それぞれロ
ウアドレス信号ａ□ｅ　ａｚ（１が印加される。

また、ＭＩＳＦＥＴＴ、、の出力側のソース又はドレイ
ンと基準電位端子間にはＭＩＳＦＥＴＴ、。

が設けられ、ゲートにパルス信号ＲＡ　Ｓ、１が印加さ
れている。さらに、ＭＩＳＦＥＴＴｙａのソースとＭＩ
ＳＦＥＴＴｙｙのゲート間には、ＭＩＳＦＥＴＴ〕、が
設けられる。ＭＩＳＦＥＴＴ、、のゲートには電源電圧
ｖｃｅが印加されている。この実施例回路において、＊
印を付したＭＩＳＦＥＴは、前記同様に低しきい値電圧
に設定されている。

この回路の動作は、第１７図の動作波形図を参照して、
次に説明する。

上記パルス信号病およびＲＡＳ１！は、それぞれＲＡＳ
−８Ｇで形成されたＲＡＳ系信号の１つであり、ＲＡＳ
−ＣＴで形成されたＲＡＳ信号が遅延された信号である
。

Ｒ８Ｗ−８が非選択時に上記パルス信号−エｄｐがハイ
レベルとされる。このためノードＴ、がＶｃｃ　−ｖｔ
ｈにプリチャージされる。

その後、ロウアドレス信号”Ｘ＠および’ＸＩの少なく
ともいずれか一方の電位が例えばハイレベルになると、
上記ノードＴ、はディスチャージされるとともに、ワー
ド線制御信号−〇０．の電位は回路の接地電位となる。

すなわちワード巌制御信号φ。、は非選択状態となる。

これに対して、上記ロウアドレス信号ａ工。および’Ｘ
ｓのそれぞれの電位がロウレベルであると、その後制御
信号−〇のレベルがｖｃｃ＋ｖｔｈ以上になることによ
り、上記ワード機制御信号φ工０．のレベルハｖｃａ十
■ｔｈ以上となる。すなわち、上記φ工。。は選択状態
となる。なおこのときＭＩＳＦＥ　Ｔ　Ｔ、、のゲート
電圧は、上記ｐｘのレベルがロウレベルのとき、ゲート
と基板間がｖｃａ−ｖｔｈにチャージアップされ、その
後上記φ工のレベルが■。。レベルとなり、これが基板
（チャンネル領域）に伝えられるため、Ｖａ。＋２ｖｔ
ｈ以上となる。この結果上述したようにワード線制御信
号−〇のレベルがほぼそのままワード線制御信号φ工。

。に伝えられるようになる。

この発明に係るブースター回路は、ブースター回路が設
けられるパルス発生回路の負荷を軽減できるものとして
、前記説明したＤ−ＲＡＭの他、広く一般に利用できる
ものである。

〔メモリプレイおよびダミーアレイのレイプウトパタ−
ｙ）メモリアレイＭ−ＡＲＹおよびダミ−７レイＤ７Ａ
ＲＹのレイアウトパターンを第１８Ａ図に従って説明す
る。

第１８Ａ図に示すメモリアレイＭ−ＡＲＹは第９図に示
したメモリセルＭ−ＣＥＬの複数個が半導体基板１に配
列されたものである。一方、第１８Ａ因に示すダミーア
レイＤ−ＡＲＹｔｉ第１０図に示したダミーセルＤ−Ｃ
ＥＬの複数個が半導体基板ｌに配列されたものである。

まず、第１９Ａ図に示すメモリアレイＭ−ＡＲＹは以下
のように構成されている。

半導体基板１０表面でＭＩＳＦＥＴＱＭと記憶用キャパ
シタＣ６かう構成された複数のメモリセルＭ−ＣＥＬ間
を互いに分離するため、フィールド絶縁［２が第１８Ａ
ａ図に示したパターンを基本として形成されている。

このような基本パターンルールと異なって、第１多結晶
シリコン層６に電源電圧ｖ０゜を印加するためのコンタ
クトホールＣＨｏの下部にフィールド絶縁膜２ａが例外
的に配置されている。従って、このコンタクトホールＣ
Ｈｏ直下でのアルミニウム層と多結晶シリコン層との相
互反応に基づいて形成されるアルミ・シリコン合金がコ
ンタクトホールＣＨｏ直下の絶縁膜を貫通し半導体基板
１０表面に不所望に到達するとい５事故を防止すること
ができる。

このフィールド絶縁膜２およびゲート絶縁膜３上にはメ
モリセルＭ−ＣＥＬ中の記憶用キャパシタＣ１の一方の
電極として使用する第１多結晶シリコン層６が第１８Ａ
ｂ図に示したパターンを基本として形成されている。

さらに、第１多結晶シリコン層６上には第１８Ａ図のた
て方向に沿りて第９回中の第２多結晶シリコン層８によ
って形成されたところのワード線ＷＬｌ−１〜ＷＬｔ−
１が延びている。

さらに、上記記憶用キャパシタＣ，の一電極としての多
結晶シリコン層６に上記コンタクトホールＣＨ，を介し
て電源電圧ｖｃ０を供給するための電源供給線Ｖｃｃ−
Ｌが、第１１Ａ図のよと方向に延びている。

一方、第９図中のアルミニウムＭＩ　ＯＫよって形成さ
れたところのデータ線ＤＬ　、−、、ＤＬ、、が、第１
８Ａ図に示すように上記電源供給線Ｖ０゜−Ｌとほぼ平
行に延びている。データ線ＤＬｌ−８はコンタクトホー
ルＣＨ，を介してメモリセルＭ−ＣＥＬ中のＭＩ　ＳＦ
ＥＴＱＭのドレイン領域に接続され、データＮ　Ｄ　Ｌ
　ｇ　−ｔ　ＢコンタクトホールＣＨ，を介して他のメ
モリ七ルＭ−ＣＥＬ中のＭＩＳＦＥＴＱＭのドレイン領
域に接続されている。

また、データ線ＤＬ１．’　ＤＬＩ−１はデータ線ＤＬ
、−，。

ＤＬ、−、と同様に第１８Ａ図のよこ方向に延び、所定
の部分でコンタクトホールを介してメモリセルＭ−ＣＥ
Ｌ中のＭＩＳＦＥＴＱＭのドレイン領域に接続されてい
る。

次に、第１８Ａ図に示すダイ−セルＤ−ＣＥＬは以下の
ように構成されている。

半導体基板ｌの表面の一部分にはフィールド絶縁膜２が
形成され、半導体基板１の表面の他の部分にはゲート絶
縁膜３が形成されている。

このフィルド絶縁膜２およびゲート絶縁膜３上に第１９
Ａ図に示すたて方向に沿って第１多結晶シリコン層１５
ｍ、１５ｂが互いに離間して延びている。この第１多結
晶シリコン層１５ａ、１５ｂｌＯ＠はダミーセルＤ−Ｃ
ＥＬ中の中ヤパシタ（ｄ）の容量値を決定する上で極め
て重要である。この第１多結晶シリコン層ＩＳａと第１
多結晶シリコン層１５ｂとの間には第１１図に示したＮ
　型半導体領域１４が位置していゐ、このＮ＋型半導体
領域１４は複数のダミーセルＤ−ＣＥＬの共通アースラ
インとして使用される。

さらに、第１多結晶シリコンＨ１５ａ上には第１Ｏ図中
の第２多結晶シリコン層１７によって形成されたところ
のダミーワード線ＤＷＬ、−，が延びている。このダミ
ーワード線ＤＷＬ、、はダミーセルＤ−ＣＥＬ中のＭＩ
ＳＦＥＴＱｎｓのゲート電極を構成している。一方、第
４Ａ図に示したディスチャージ制御信号φｄ０を印加す
るために第１０図中の第２多結晶シリコン層１８によっ
て形成されたところの制御信号線φｄｃ−Ｌｌがダミー
ワード＠　Ｄ　Ｗ　Ｌ　ｒ　−ｔから離されるとともに
これと平行に延びている。この制御信号線φｄｃ−１２
はダミーセルＤ−ＣＥＬ中のＭＩＳＦＥＴＱｎｔのゲー
ト電極を構成している。

同様に、ダミーワード線ＤＷＬ、、、、、および制御信
号φｄｏ−Ｌｓと平行にダミーワード線ＤＷＬ、−。

および制御信号線φｄａ−１４が延びている。

そして、さらにデータ線Ｄ　Ｌｌ−＋　、　ＤＬｓ　−
ｔ　−ＤＬ、　＋ｌ　ｔ　ＤＬｌ−、が第１８図に示す
ようにメモリアレイＭ−ＡＲＹから延びている。　ＤＬ
、−、はコンタクトホールＣＨ，を介してダｔ−セルＤ
−ＣＥＩ中のＭＩＳＦＥＴＱＤｌのドレイン領域に接続
され、σ１．−！も同様にコンタクトホールＣＨ４を介
して他のＤ−ＣＥＬ中のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　ＱＤ
Ｉのドレイン領域に接続されている。

〔周辺回路のレイアウトパターン〕

周辺回路、例えば第４Ａ図に示したセンスアンプＳＡ、
の一部のレイアウトパターンを第１８Ｂ図に示す。

第１８Ｂ図において、ＡＲはアクティブリストア部、Ｐ
Ｃはデータ線プリチャージ用回路部である。

アクティブリスト部ＡＲには第４Ａ図に示したアクティ
ブリストアＡＲ，が２個配置されている。

すなわち、第１８Ｂ図に示した矢印Ａ側に一つのアクテ
ィブリストアが構成され、矢印Ｂ側に他のアクティブリ
ストアが構成されている。そして、このアクティブリス
トア部ＡＲ中にはそれぞれのアクティブリストアに対し
て共通のアクティブリストア制御信号線φｒｇ−Ｌｅｐ
ｒｓ−Ｌおよび電源電圧線Ｖｃ、−ｂが第１８Ｂ図に示
すように配置されている。

一方、プリチャージ用回路部ＰＣには上記２個のアクテ
ィブリストアに対応した２個のデータ線プリチャージ用
回路が配置されている。そして、このプリチャージ周回
路部ＰＣ中には電位線Ｖ　ＤＰ　−Ｌ　ｅ　　グリチャ
ージ制御用信号＃ｉ！φｐＱ−Ｌ＊そして第１８Ａ図の
メモリアレイＭ−ＡＲＹに延びるデータ線ＤＬ、−，、
ＤＬ、、　、　ＤＬ□−＠＊　ＤＬＩ　−＊が第１８Ｂ
図に示すように配置されている。

第４Ａ図中のＭＩＳＦＥＴＱｓ、％ＱＢ、　　およびキ
ャパシタＣ１１ｉｔ＊ｃｌｌｔｘが第１８Ｂ図に示すよ
うに配置される。

〔Ｎチャンネル凰ダイナミックＲＡＭの製造プロセス〕

Ｎチャンネル型グイナξツクＲＡＭの製造プロセスを第
１９Ａ図〜第１９Ｔ図に従りて説明する。

各図において％Ｘ、は第１８Ａ図に示したメモリアレイ
Ｍ−ＡＲＹのＸｌ−Ｘｉ切断部分の工程断面図、Ｘ８は
第１８Ｂ図に示したアクティブリストアＡＲのＸ、−Ｘ
、切断部分の工程断面図、セしてＸｓは第１８Ｂ図に示
したアクティブリストアＡＲｆ）Ｘ、−Ｘ、切断部分の
工程断面図である。

（酸化膜および耐酸化膜形成工程） 第１９Ａ図に示すように半導体基板１０１の表面に酸化
［１０２および酸素を通さない絶縁膜すなわち耐酸化膜
１０３を形成する。

半導体基板１０１．酸化１［［１０２及び耐酸化膜１０
３の好ましい具体的な材料として（１００）結晶を有す
るＰ屋単結晶シリコン（Ｓｌ）基板。

二酸化シリコン（Ｓｌｏｔ）膜および窒化シリコン（Ｓ
ＬｓＮａ）膜がそれぞれ使用される。

上記Ｓｉｎ、Ｍ１０２は下記の理由のために８１基板１
０１の表面酸化によって約５０ＯＡの厚さに形成される
。すなわち、Ｓｔ、Ｎ、膜１０３を直接Ｓ１基板１０１
０表面に形成した場合、８１基板１０１とＳｉ、Ｎ、膜
１０３との熱膨張係数との違いにより８１基板１０１Ｆ
）ｉｉ！！面に熱を与える。

このため、８１基板１０１０表面に結晶欠陥を生ずる。

これを防止するためにＳｌ、Ｎ、膜１０３の形成前にＳ
　Ｉ　Ｏ，Ｍ　１０２がｓｉ基板１０１の表面に形成さ
れる。

一方、Ｓｔ、Ｎ４膜１０３は、後で詳しく述べるよ５に
、８１基板１０１の選択酸化用マスクとして使用するた
めに、例えばＣＶ　Ｄ　（ＣｈｅｍｉｃａｌＶａｐｏｒ
　Ｄ＠ｐｏｉ１ｔｉｏｎ）法により約１４００Ｘの厚さ
に形成される。

（耐酸化膜の選択的除去およびイオン打込み工程）比較
的厚い酸化膜すなわちフィールド絶縁膜を形成すべきＳ
ｔ基板１０１の表面上の８１．Ｎ４膜１０３を選択的に
除去するために、まずエツチング用マスクとしてホトレ
ジスト膜１０４をＳｉ、Ｎ。

膜１０３の表面上に選択的に形成する。この状態で１例
えば精度のよいエツチングが可能なプラズマエッチ法に
より露出している部分のＳｌ、Ｎ、膜１０３を除去する
。

つづいて、フィールド絶縁膜が形成されるところのＳｌ
基板１０１０表面に基板と反対導電型の層いわゆる反転
層が形成されないようにするため、第１９Ｂ図に示すよ
５にホトレジスト膜１０４を残した状態で露出している
Ｓ１０．膜１０２を通して８１基板１０１中へ基板と同
じ導電型の不純物すなわちＰｇ不純物を導入する。この
Ｐ型不純物の導入法としてはイオン打込みが好ましい６
例えばＰＭ不純物であるボロンイオンが打込みエネルギ
ー７５３（・Ｖで８１基板１０１中へ打込まれる。

この時のイオンのドーズ量は３　Ｘ　１０”原子／ｃｄ
である。

（フィールド絶縁膜形成工程） Ｓｌ基板１０１０表面にフィールド絶縁膜１０５を選択
的に形成する。すなわち、第１９Ｃ図に示すようにホト
レジスト膜１０４を除去した後、５ｉｓＮａ膜１０３を
マスクとして８１基板１０１の表面を熱酸化によって選
択的に酸化し、厚さ約９５００ＸのＳ１０．膜１０５（
以下、フィールドＳ１０．膜と言う）を形成する。この
フィールド・ＳｉＯ，＠１０５の形成時に、イオン打込
みされたボロンがＳｌ基板１０１内の引き伸し拡散され
、そして所定の深さを有するＰ重反転防止層（図示せず
）が、フィールドＳｌＯ，［１ｏ５の直下に形成される
。

（耐酸化膜および酸化膜除去工程） フィールドＳｔ　ＯｍＮ　１０５が形成されていないと
ころのＳｌ基板１０１０表面を露出するために、８１、
Ｎ、膜１０３を例えば熱リン酸（Ｈａ　Ｐ　０４　）液
を用いて除去する。つづいて、ＳＩＯ，［１０２を例え
ば７ソ酸（ＨＦ）液を用いて除去し、第１９Ｄ図に示す
ようにＳｌ基板１０１０表面を選択的に露出する。

Ｓ　１　、　Ｎ、膜１０３およびＳ　Ｉ　Ｏ，Ｎ　１０
２を除去した状態でのメモリプレイ、ダイ−アレイの平
面図を第２０Ａ図２周辺回路部の平面図を第２０Ｂ図に
示す、すなわち、第２０Ａ図で線ＸＩＤＫ沿りて基板を
切断した場合の断面図が第１９Ｄ図のＸｌの部分に示さ
れ、第２０Ｂ図でａＸａＨに沿りて基板を切断した場合
の断面図が第１９Ｄ図のＸｌの部分に示され、第２０Ｂ
図でａＸａＨに沿って基板を切断した場合の断面図が第
１９ＤのＸ。

の部分に示されている。

（第１ゲート絶縁膜形成工程） メモリセ／Ｉ／Ｍ−ＣＥＬおよびダξ−セルＤ−ＣＥＬ
中のキャパシタＣ１，ＣｄＩ！Ｉの誘電体層を得るため
に露出した８１基板１０１の表面に第１ゲート絶縁Ｍ１
０６を第１９Ｅ図に示すように形成する。すなわち、露
出したＳｔ基板１０１の表面を熱酸化することＫよりて
厚さ約４３０Ｘの第１ゲート絶縁膜４０６をその表面に
形成する。したが２て、第１ゲート絶縁膜１０６は８１
０１から成っている。

（第１導体層被着工程） メモリセルおよびダミーセル中のキャパシタの一方の電
極として使用するために第１導体層１０７を８１基板１
０１上全面に第１９Ｆ図に示すように形成する。すなわ
ち、第１導体層１０７として例えば多結晶シリコン層１
０７をＣＶＤ法により８１基板１０１上面に形成する。

この多結晶シリコン層１０７の厚さは約４０００Ｘ程度
である。

つづいて、多結晶１０７の抵抗値を小さくするためこの
多結晶シリコン層１０７中に拡散法によりＮ型不純物、
例えばリンを導入する。この結果、多結晶シリコン層１
０７の抵抗値は約１６０／口らなる。、。

（第１導体層の選択除去工程） 第１導体層すなわち第１多結晶シリコン層１０７を所定
の電極形状とするために、第１９Ｇ図に示すようにホト
エツチング法によって第１多結晶シリコン層１０７を選
択的に除去し、電極１０８を形成する。この第１多結晶
シリコン層１０７の選択的除去法として精度のよいエツ
チングが可能なプラズマエツチングが適している。引き
つづいて、露出した第１ゲー）ＳｉＯｔＭ１０６もエツ
チングし、Ｓｌ基板１０１０表面を部分的に露出する。

第１多結晶シリコン層１０７および第１ゲートＳｔＯ，
膜１０６を選択的に除去した状態でのメモリアレイ、ダ
ミーアレイの平面図を第２１Ａ図。

周辺回路部の平面図を第２１Ｂ図に示す、すなわち第２
１Ａ図で線Ｘ１Ｇに沿って基板を切断した場合の断面図
が第１９Ｇ図のＸｉの部分に示され、第２１Ｂ図で線Ｘ
ＩＧ　に沿って基板を切断した場合の断面図が第１９Ｇ
図のＸ、の部分に示され、第２１Ｂ図でｉｌｌ　Ｘ　ｓ
　ａ　Ｋ　？Ｅ？って基板を切断した場合の断面図が第
１９Ｇ図のＸ畠の部分に示されている。

（第２ゲート絶縁膜形成工程） メモリアレイＭ−ＡＲＹ、ダン−アレイＤ−ＡＲＹなら
びに周辺回路部中のＭＩＳＦＥＴのゲート絶ｉｌｋ膜を
得るために露出したＳｌ基板１０１０表面に第２ゲート
絶縁膜１０９を第１９Ｈ図に示すように形成する。すな
わち、露出したＳｌ基板１０１０表面を熱酸化すること
によって厚さ約５ａｏＸの第２ゲート絶縁膜１０９をそ
の表面に形成する。したがりて、第２ゲート絶縁膜１０
９はＳｔＯ，から成りている。第２ゲート絶縁膜すなわ
ち第２グー）８１０１１１！１０９の形成と同時に第１
多結晶シリ；ンから成る電極１０Ｂの表面も酸化され、
その表面に厚さ約２２０ＯＡのＳＩＯ，Ｗｌｌｏが形成
される。このＳｔＯ，膜１１０は電極１０８と後述する
第２多結晶シリコンから成る電極との眉間絶縁膜の役目
をはたす。

（低しきい値電圧制御イオン打込み工程）第４Ａ図に示
した低しきい値電圧を有するＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑｓ
ｔ〜Ｑａｓ　Ｉ　ＱｇａおよびＱｓｙ（’）しきい値電
圧を規定するために、第１９Ｉ図に示すように第２ゲー
トｓｔｏ＊膜１０９を通して基板表面ＫＰ型不純物をイ
オン打込み法によって導入する。

Ｐ型不純物は例えばボロンが使用される。打込みエネル
ギーは７５　ｋｅＶで、イオンのドーズ量は２．４Ｘ１
０　　厘子／ｃ１／ｌが好ましい。

この時のイオン打込みは全く選択マスクを使用しないた
め、その他のＭＩＳＦＥＴ例えばＱ　Ｍ　ｅＱｎｔ　ｅ
　Ｑｏｍ　＄　Ｑ８４　ｅ　Ｑｇｓ　を形成すべき基板
表面部分にもボロンが導入される。

（高しきい値電圧制御イオン打込み工程）第４Ａ図に示
したＭＩＳＦＥＴＱａｓ〜ＱａｓｅＱｓ、およびＱｓｙ
に比べて高いしきい値電圧を有するＭＩＳＦＥＴ１例え
ばメモリセル中のＭＩＳＦＥＴＱＭ、ダミーセル中のＭ
ＩＳＦＥＴＱＤＩ。

ＱＤＩ　あるいはアクティブリストア中のＭＩＳＦＥ　
Ｔ　Ｑｓａ　ｅ　Ｑｓ＠のしきい値電圧を規定するため
に、第１９Ｊ図および第２２Ｂ図に示すようにイオン打
込み用マスクすなわちホトレジス）ｆｆｌｌｌをＭ　Ｉ
　Ｓ　Ｆ　ＥＴ　　Ｑｓ＋−Ｑｓｓ　−＊　Ｑｓｓ　＋
　Ｑｓｙ　のチャンネル領域部分の第２ゲートｓｔｏ、
膜１０９上に形成し、ホトレジスト膜１１１を第２２Ａ
図および第２２Ｂ図に示すようにＭＩＳＦＥＴＱＭ。

Ｑｏｓ　ｅ　Ｑｎｓ　ｅ　ＱＢ４　＊　Ｑｓｓのｆヤ７
ネル領域上ニは形成せず、この状態でボロンイオンの打
込みを行う、打込みエネルギーは７５ｋｅＶで、イオン
のドーズ−］ｕ１．０Ｘ１０　　ｉ子／ｄが好ましい。

この結果、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　ＱＭ？　ＱＤＩ　
ｅ　ＱＤＩ　＋Ｑ８４　そしてＱＢ、を形成すべき部分
の基板表面の不純物濃度は一層高められるので、これら
のＭＩＳＦＥＴのしきい値は高い値を有することになる
。

イオン打込み状態でのメモリアレイ、ダミーアレイの平
面図を第２２Ａ図２周辺回路部の平面図を第２２Ｂ図に
示す。

（ダイレクトコンタクトホール形成工程）第１１図を用
いて説明したように、キャパシタＣ１１，０一方の電極
２５をＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　　Ｑ　１１４ＯＮ　型
半導体領域２２に直接接続するためのコンタクトホール
いわゆるダイレクトコンタクトＣＨ１００を第１９に図
に示すようにホトレジスト膜１１２をマスクとして第２
ゲート５ｔｏｔｉの選択的エツチングにより形成する。

この時の状態のメモリアレイ、ダミーアレイの平面図を
第２３Ａ図、周辺回路部の平面図を第２３Ｂ図に示す、
特に第２３Ｂ図に示すようにこのダイレフトコ／タクト
ホールＣＨ，。。１Ｍｌ５ＦＥＴＱ４となるべき部分を
キャパシタＣ！ＩＩｌとなるべき部分との間に設けられ
る。

（第２導体層被着工程） すべてのＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのゲート電極ならびに
配線層として使用するために第２導体層１１３を８１基
板１０１上全面に形成する。すなわち、第１９Ｌ図に示
すように第２導体層１１３として例えば多結晶シリコン
層をＣＶＤ法により８１基板１０１上全面に形成する。

この多結晶シリコン層１１３の厚さは約３５００Ａ程度
である。つづいて、抵抗値を小さくするためこの多結晶
シリコン層１１３中に拡散法によりＮ型不純物、例えば
リンを導入する。この結果、多結晶シリコン層１１３の
抵抗値は約１０Ω／口となる。このようなリン処理の間
、リンネ細物はダイレフトコ／タクトホールＣＨｔ　ｏ
・を通してＳｔ基板１０１内に導入される。

（第２導体層の選択除去工程） 第２導体層すなわち第２多結晶シリコン層１１３を所定
の電極あるいは配線形状にホトエツチング法によって選
択的に除去する。つまり、第１９Ｍ図に示すようにホト
エツチング後のシリコン層１１３は第１８Ａ図で示した
ワード線ＷＬ、−、〜ＷＬ１−６−ダミーワード線ＤＷ
Ｌｍ−ｔ　−ＤＷＬｔ　−＊　−制御信号線φｄｃ−Ｌ
１　、　ｐｄｃ−ＬＨを形成し、また第１８Ｂ図で示し
たアクティブリストア制御信号線φｒ　ｇ　−Ｌ　ｐ　
　キャパシタＣ１ｓｔ　ｔ　ＣＢｓ＊の電極１１４ある
いはＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　　Ｑ　ｓｈ〜Ｑｓｓのゲ
ート電極を形成する。

第１８Ｍ図に示すようにさらに露出した露出した第２グ
ー）８１０１！１０９を除去し、８１基板１０１０表面
を露出し、この状態でのメモリアレイ、グミ−アレイの
平面図を第１８Ａ図２周辺回路部の平面図を第２４Ｂ図
に示す。すなわち第２４Ａ図で線Ｘ、に溢って基板を切
断した場合の断面図が第２４Ｍ図のＸ、の部分に示され
、第２４Ｂ図で紳Ｘ、ＭＫ？ａって基板を切断した場合
の断面図が第１９Ｍ図のＸ３の部分に示され、第２４Ｂ
図で線Ｘ５ＭＩＣ？８つて基板を切断した場合の断面図
が第１９Ｍ図のＸ、の部分に示されている。

（表面酸化工程） ＭＩＳＦＥＴのソース領域ならびにドレイン領域を形成
すべき表面が汚染されないようにするため、第１９Ｎ図
に示すように露出したＳｔ基板１０１０表面にその表面
の熱酸化によって厚さ１００ＡのＳ　ｔ　Ｏ，膜１１５
を形成する。５ｉｏｔ張１１５の形成と同時に第２多結
晶シリコンから成るワード＃ＷＬ１−．〜ＷＥ、、−，
，ダき−ワード線ＤＷＬ＋　−ｓ　−ＤＷＬｓ−＊−制
御信号線ｐｄｃ−Ｌ１＊＄ｄＣ−Ｌ＠、キ＋ハシタｃＢ
ｓ□ｅｃＢｌ＊’）電極１１４あるいはＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　ｓ　ｒ　〜Ｑ　８３のゲート電極の表面
も層化され、その結果それらの表面に厚さ約３０ＯＡの
ＳｔＯ，膜１１６が第２ＯＮ図に示すように形成される
。

（ソース・ドレイン領域形成工程） ＭＩＳＦＥＴのソース・ドレイン領域をＳ五基板１０１
内に選択的に形成するために第１９０図に示すように５
１０８膜１１５を通してＮ型不純物。

例えばヒ素をＳｔ基板１０１内に導入する。このＮ型不
純物の導入法としてはイオン打込みが好ましい０例えば
、ヒ素イオンが打込みエネルギー８０ｋｅＶで８１基板
１０１内に打込まれる。この時のイオンのドーズ量はｌ
Ｘｌ０　　［子／ｄである。

（コンタクトホール形成工程（１）） 第１導体層すなわち第１多結晶シリコン層１０８と後で
述べる第３導体層との接続用コンタクトホールをＳ１０
．膜１１６に形成する。すなわち、第１９Ｐ図に示すよ
うにコンタクトホールＣＨ１・、をホトレジスト膜１１
７をマスクとしてＳ　１０．膜１１０中に選択的に形成
する。

なお、このコンタクトホールＣＨ，・１は第１８Ａ図に
示したコンタクトホールＣＨ・　に対応している。

第１多結晶シリコン層１０８と第３導体層との接続用コ
ンタクトホールＣＨ，。１のみを形成する理由は以下の
通りである。

すなわち、前記したように第１多結晶シリコン層１０８
の表面に形成された５ＩＯＲＦｓ１１０の厚さは３００
又である。一方、ｓｔ基板１０１の表面に形成された３
１０□膜１１５の厚さ１００Ａである。したがりて、こ
れらのＳｔ’ｓ膜１１５．１１０を同時にエツチングす
ると、第１多結晶シリコン膜１０８が完全に露出するま
でにＳ　ｔ　Ｏ，膜１１５がオーバエッチされてしまう
危険がある。これを防止するために上述したようにコン
タクトホールＣＨ１゜、は独立に形成される。

コンタクトホールＣＨＩＧＩが形成された状態でのメモ
リアレイ、ダミーアレイの平面図を第２５Ａ図１周辺回
路部の平面図を第２５Ｂ図に示す、すなわち第２５Ａ図
で線Ｘ１ｐＫ溢って基板を切断した場合の断面図が第１
９Ｐ図のＸｌの部分に示され、第２５Ｂ図で線Ｘ＊ｐＫ
？Ｅｊりて基板を切断した場合の断面図が第１９Ｐ図の
Ｘ、の部分に示され、第２５Ｂ図で線Ｘ５ｐＫ？Ｅｊっ
て基板を切断した場合の断面図が第１９Ｐ図のＸ、の部
分に示されている。

（コンタクトホール形成工程（２）） ソース・ドレイン領域と第３導体層との接続用コンタク
トホールをＳｔＯ，膜１１５に形成する。

すなわち、所定のマスクを用いてｓｉｏ、ｉｉｓの選択
的エツチングにより第１９Ｑ図に示すようにコンタクト
ホールＣＨ，。、〜ＣＨ，。４を形成する。上記マスク
はコンタクトホールＣＨＩ＠１に対応する部分にも開口
を有しているが、コンタクトホールＣＨ，・１における
Ｓ１０．膜１１０のオーバーエッチは実用上問題となら
ない、なお、コンタクトホールＣＨＩ＠ｌは＠１８Ａ図
のコンタクトホールＣＨ１に対応している。

この時の状態でのメモリアレイ、ダミーアレイの平面図
を第２６Ａ図２周辺回路部の平面図を第２６Ｂ図に示す
、すなわち２６Ａ図で線ｘ１ｑに沿って基板を切断した
場合の断面図が第１９Ｑ図のＸｌの部分に示され、第２
６Ｂ図で導Ｘ　ｔ　Ｑ　Ｋ沿りて基板を切断した場合の
断面図が第１９Ｑ図のＸ、の部分に示され、９２６Ｂ図
で線ＸｓＱに浴って基板を切断した場合の断面図が第１
９Ｑ図のＸ、の部分に示されている。

（層間絶縁膜形成工程） Ｓｔ基板１０１上全面に層間絶縁膜を形成する。

すなわち、第１９Ｒ図に示すよ５に層間絶縁膜１１８、
例えば厚さ約８００ＯＡのリン・シリケート・ガラス（
ＰＳＧ）膜を８１基板１０１上全面に形成する。このＰ
ＳＧ瞑１１８はＭＩＳＦＥＴの特性に影響を与えるナト
リウムイオンのゲッターを兼ねている。

（コンタクトホール形成工程（３）） 第２多結晶シリコン層と第３導体層との間およびソース
・ドレイン領域と第３導体層との間を接続するためにＰ
ＳＧＩ９ｆ！１１８にコンタクトホールを形成する。す
なわち、第１９８図に示すようにＰＳＧ膜１１Ｂを選択
的にエッチし、コンタクトホールＣＨ，。１〜ＣＨ１６
４を形成する。このコンタクトホールＣＨＩＯＩ　””
”　ＣＨ２Ｏ２を形成する際に使用されるマスクは前記
コンタクトホール形成工程（２）でコンタクトホールＣ
Ｈ，。１〜ＣＨ１６４を形成するため使用されたマスク
と同じものが使用される。

つづいて、ＰＳＧ膜１１８の平坦化を計るために約１０
００℃の温度でＰＳＧ膜１１８を熱処理する。この時の
熱処理によって、これらコンタクトホールＣＨ，。８〜
ＣＨ，。４が形成された状態でのメモリアレイ、ダミー
アレイの平面図を第２７Ａ図１周辺回路部の平面図を第
２７Ｂ図に示す。

ところで、上記コンタクトホール形成工程（２）で説明
したイオン打込みされたヒ素不純物は引き伸し拡散され
、所定の深さを有するＮ＋凰半導体領域１１９〜１２６
が形成される。これらＮ＋型半導体領域１１９〜１２６
がソース・ドレイン領域となる。ｓｉｏ□膜１１５に対
するコンタクトホール形成はＰＳＧ膜１１８に対するコ
ンタクトホール形成と同時に達成することも可能である
。しかしながら、ＳＩＯ＊Ｊ［１１５に対するコンタク
トホールが完成される間にＰＳＧ膜１１８もエッチされ
てしまう。すなわち、ＰＳＧ膜１１８のオーバーエッチ
が生じる。したがって、このオーバーエッチを防止する
ために、上述したようにＰＳＧ膜１１８に対するコンタ
クトホール形成とｓｉｏ、膜１１５に対するコンタクト
ホール形成は別々に行うことが好ましい。

（第３導体層形成工程） 第１８Ａ図で示した電源供給線ｖｃｃ　　Ｉ’−データ
線ＤＬ、、・ＤＩ、、−１，ＤＬ、−２，ＤＬｌ−、を
形成するためにまず、８１基板１０１上全面に第３の導
体層、例えば厚さ１２０００Ａのアルミニウム層を形成
する。つづいて、このアルミニウム層を選択的にエッチ
し、第１９Ｔ図に示すように、電源供給線Ｖｃｃ−いデ
ータ線ＤＬ、ｌおよび配線層１２７を形成する。

【図面の簡単な説明】

第１図は、この発明に係るダイナミックメモリシステム
構成を示すブロック図、第２図は、この発明に係るＤ−
ＲＡＭのブロック図、第３図は上記Ｄ−ＲＡＭの動作を
説明するための波形図、第４Ａ図は、上記Ｄ−ＲＡＭの
一実施例を示す回路、第４Ｂ図は、その動作の概略を説
明するための波形図、第５Ａ図は、上記Ｄ−ＲＡＭの一
実施例を示す回路構成図、第５Ｂ図は、その動作の概略
を説明するための波形図、第６図は、第５Ａ図に示した
Ｄ−ＲＡＭのＩＣレイアウトパターン図、第７Ａ図は、
上記Ｄ−ＲＡＭの他の一実施例を示す回路構成図、第７
Ｂ図は、その動作の概略を説明するための波形図、第８
図は、第７Ａ図に示したＤ−ＲＡＭのＩＣ”レイアウト
パターン図、第９図は、この発明に係る一個のメモリセ
ルの素子構造を示す斜断面図、第１０図は、この発明に
係るダミーセルの素子構造を示す斜断面図、第１１図は
、この発明に係るアクティブリストア中の一部構造素子
を示す一部斜断面図、第１２図は、この発明に係るＲＣ
−ＤＣＨの要部具体的一実施例を示す回路図、第１３Ａ
図μ、改良されたｐｘ−Ｂｏ。 Ｓの一実施例を示す回路図、第１３Ｂ図は、その動作を
説明するだめの波形図、第１４Ａ図は、改良されたφＴ
−ＢＯＯ８の一実施例を示す回路図、第１４８図は、そ
の動作を説明するための波形図、第１５図は、この発明
の一実施例を示すワード線選択回路の回路図、第１６図
は、その具体的一実施例を示す回路図、第１７図は、そ
の動作を説明するための波形図、第１８Ａ図、第１８Ａ
ａ図および第１８Ａｂ図はメモリおよびダミーアレイの
レイアウトパターン図、第１８Ｂ図は周辺回路のレイア
ウトパターン図、第１９Ａ図乃至第１９Ｔ図はダイナミ
ックＲＡＭの製造プロセス囚、第２０Ａ図乃至第２７Ｂ
図は製造工程に従ったメモリ、ダミーアレイおよび周辺
回路の平面図。 代理人　弁理士　　小　川　勝　男 第 図 −ＩＣ 第 図 ＜ＲＥＡＤ ＣＹＣＬＥ＞ 第 ＜ＷＲＩＴＥ　　ＣＹＣＬＥ＞ 第 図 ＲＡＳ＋３ 第 １３Ａ図 第 １３日図 第 １４Ａ図 第 １４Ｂ図 第 図 第 図 事件の表示 昭和６３年 特許願 第 、 発明の名称 メモリ装置 補正をする者 事件との関係 名　　　　　称

Claims (1)

1. 【特許請求の範囲】 １、一対のデータ線に接続され上記データ線間の電位を
   差動増幅するセンスアンプと、ロウアドレスデコーダ回
   路と、ワード線制御信号を形成するパルス発生回路と、
   該パルス発生回路の出力パルスが供給される信号線と、
   ワード線と上記信号線との間に設けられゲートに上記ロ
   ウアドレスデコーダ回路の出力信号を受けるスイッチン
   グＭＩＳＦＥＴと、上記パルス発生回路の出力パルス信
   号に対して少なくとも立上り時間が遅延されたタイミン
   グ信号を受け上記信号線を昇圧させるブースト回路と、
   上記ブースト回路は少なくとも、一方の端子に上記タイ
   ミング信号を受ける第１のブートストラップ容量と、該
   第１のブートストラップ容量の他方の端子と上記信号線
   との間に設けられた第１のスイッチング手段と、上記第
   １のブートストラップ容量の他方の端子のプリチャージ
   手段とから成り、上記タイミング信号を受けたときに上
   記第１のスイッチング手段を介して上記信号線を昇圧さ
   せることを特徴とするメモリ装置。 ２、上記スイッチング手段は、第１のＭＩＳＦＥＴから
   なり、上記第１のＭＩＳＦＥＴの上記制御電極としての
   ゲート電極にブートストラップ電圧を与える第２のブー
   トストラップ容量と、上記信号線と上記第２のブートス
   トラップ容量との間に設けられ上記パルス発生回路の出
   力パルス信号に応じて上記第２のブートストラップ容量
   にプリチャージ電荷を与える第２のＭＩＳＦＥＴとから
   なることを特徴とする特許請求の範囲第１項記載のメモ
   リ装置。 ３、上記第２のＭＩＳＦＥＴは、そのゲート電極が所定
   電位に維持されるようにされてなることを特徴とする特
   許請求の範囲第２項記載のメモリ装置。