JPH0264991A - メモリ装置 - Google Patents
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- JPH0264991A JPH0264991A JP63175031A JP17503188A JPH0264991A JP H0264991 A JPH0264991 A JP H0264991A JP 63175031 A JP63175031 A JP 63175031A JP 17503188 A JP17503188 A JP 17503188A JP H0264991 A JPH0264991 A JP H0264991A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、メモリ装置に関する。
以下、この発明の実施例を図面とともに説明する。
〔ダイナミックメモリシステムの構成及び動作〕本発明
のダイナミックメモリシステムの構成を第1図に従って
説明する。まず、点線で囲まれたブロックダイアグラム
はダイナミックメモリシステムを示しており、このシス
テムはD−RAMICARRAY(以下、D−RAMと
称する。)並びに計算機の中央処理装置(以下、CPU
と称する図示せず。)とD−RAMとの間のインターフ
ェイス回路から構成されている。
のダイナミックメモリシステムの構成を第1図に従って
説明する。まず、点線で囲まれたブロックダイアグラム
はダイナミックメモリシステムを示しており、このシス
テムはD−RAMICARRAY(以下、D−RAMと
称する。)並びに計算機の中央処理装置(以下、CPU
と称する図示せず。)とD−RAMとの間のインターフ
ェイス回路から構成されている。
次に上記ダイナミックメモリシステムとCPUとの間の
入出力信号を説明する。まず、アドレス信号A0〜Ak
はD−RAMのアドレスを選択する信号である。REF
’GRNTはD−RAMのメモリ情報を9フレツシユさ
せる、リフレッシュ指示信号である。Wlはライトイネ
ーブル信号であり、D−几AMにおけるデータの読出し
及び書込み命令信号である。MSはD−RAMのメモリ
動作を開始させる、メモリ起動信号である。D、〜D6
はCPUとD−RAMとを結ぶデータバスにおける入出
力データである。REFREQはD−RAMのメモリ情
報のリフレッシュ要求信号である。
入出力信号を説明する。まず、アドレス信号A0〜Ak
はD−RAMのアドレスを選択する信号である。REF
’GRNTはD−RAMのメモリ情報を9フレツシユさ
せる、リフレッシュ指示信号である。Wlはライトイネ
ーブル信号であり、D−几AMにおけるデータの読出し
及び書込み命令信号である。MSはD−RAMのメモリ
動作を開始させる、メモリ起動信号である。D、〜D6
はCPUとD−RAMとを結ぶデータバスにおける入出
力データである。REFREQはD−RAMのメモリ情
報のリフレッシュ要求信号である。
次にダイナミックメモリシステムをD−RAMと上記イ
ンターフェイス回路に分けて説明する。
ンターフェイス回路に分けて説明する。
まず、D−RAMはnkビット集積回路(以下、nkと
称する。なお、1にビットは2IO=1024ビツトを
示している。)を列にm個、行にB偽起列し、(nXm
)ワードxBビットのマトリクス構成されたICアレイ
より成っている。
称する。なお、1にビットは2IO=1024ビツトを
示している。)を列にm個、行にB偽起列し、(nXm
)ワードxBビットのマトリクス構成されたICアレイ
より成っている。
次にインターフェイス回路を説明する。RARはCPU
から送出されるアドレス信号A。−A。
から送出されるアドレス信号A。−A。
のうちA0〜A1を受信し、D−RAMの動作にあった
タイミングのアドレス信号に変換するロウアドレスレシ
ーバであり、CARは上記アドレス信号A0〜Akのう
ち、A1+1〜A、を受信し、D−RAMの動作にあっ
たタイミングのアドレス信号に変換するカラムアドレス
レシーバであり、ADRは上記アドレス信号A0〜Ah
のうち、A1+1〜Akを受信し、D−FLAMの動作
にあったタイミングのアドレス信号に変換するアドレス
レシーバである。
タイミングのアドレス信号に変換するロウアドレスレシ
ーバであり、CARは上記アドレス信号A0〜Akのう
ち、A1+1〜A、を受信し、D−RAMの動作にあっ
たタイミングのアドレス信号に変換するカラムアドレス
レシーバであり、ADRは上記アドレス信号A0〜Ah
のうち、A1+1〜Akを受信し、D−FLAMの動作
にあったタイミングのアドレス信号に変換するアドレス
レシーバである。
DCRはD−RAMのチップを選択するためのチップ選
択制御信号(以下、C8,〜C8nと称する。m==2
に一″J)を送出するデコーダである。
択制御信号(以下、C8,〜C8nと称する。m==2
に一″J)を送出するデコーダである。
RAS−CTはD−几AMの動作にあったタイミングの
チップ選択信号及びロウアドレス取込用信号を送出する
RASコントロール回路である。
チップ選択信号及びロウアドレス取込用信号を送出する
RASコントロール回路である。
ADMは上記アドレス信号Ao−A、並びにA1+1〜
A、を時系列的に多重化してD−RAMに送出するアド
レスマルチプレクサである。
A、を時系列的に多重化してD−RAMに送出するアド
レスマルチプレクサである。
R2OはD−RAMのメモリ情報をリフレッシュするタ
イミングを決めるリフレッシュ同期発生回路である。
イミングを決めるリフレッシュ同期発生回路である。
RACはD−RAMのメモリ情報をリフレッシュするた
めにリフレッシュアドレス信号几。〜R4を送出するリ
フレッシ−アドレスカウンタである。
めにリフレッシュアドレス信号几。〜R4を送出するリ
フレッシ−アドレスカウンタである。
DBDはCPUとD−RAMとの間のデータ入出力がW
E傷信号より切換えられるデータバスドライバである。
E傷信号より切換えられるデータバスドライバである。
C−CTは上記RAC,ADM、RAS−CT。
DBD、D−RAMを制御する信号を送出するコントロ
ール回路である。
ール回路である。
次にダイナミックメモリシステム内におけるアドレス信
号の働きを説明する。
号の働きを説明する。
CPUからのアドレス信号Ao−Akはダイナミックメ
モリシステム内でアドレス信号A0〜AJとアドレス信
号A J + 1〜A、の2つの機能をもたせている。
モリシステム内でアドレス信号A0〜AJとアドレス信
号A J + 1〜A、の2つの機能をもたせている。
すなわち、アドレス信号A0〜A、はD−RAMの各チ
ップ内のメモリマトリクスのアドレス信号として使用さ
れる。また、アドレス信号A J + 1〜A、はD−
RAMのチップからみた場合、そのチップ全体を選ぶか
否かのチップ選択信号になる。
ップ内のメモリマトリクスのアドレス信号として使用さ
れる。また、アドレス信号A J + 1〜A、はD−
RAMのチップからみた場合、そのチップ全体を選ぶか
否かのチップ選択信号になる。
ここでアドレス信号A。−AJはD−RAMのICチッ
プ内のマトリクスに合わせて、アドレス信号A0〜A、
をICチップアレイのロウ選択に、Aよ+、〜A、をI
Cチップアレイのカラム選択に割り当てるように設計さ
れている。
プ内のマトリクスに合わせて、アドレス信号A0〜A、
をICチップアレイのロウ選択に、Aよ+、〜A、をI
Cチップアレイのカラム選択に割り当てるように設計さ
れている。
次にダイナミックメモリシステム内における回路動作を
説明する。
説明する。
ロープ信号であり、CA8信号はカラムアドレスストロ
ーブ信号である。
ーブ信号である。
まず、アドレス信号A6−A1 1 A l+1〜A、
yはそれぞれRAR,CARを介してADMに印加され
る。
yはそれぞれRAR,CARを介してADMに印加され
る。
ADMにおいて、RA8b信号があるレベルになるとロ
ウアドレス信号A0〜A1が送出され、D−RAMのア
ドレス端子に印加される。このとき、カラムアドレス信
号AI +1〜A、は送出されないようになっている。
ウアドレス信号A0〜A1が送出され、D−RAMのア
ドレス端子に印加される。このとき、カラムアドレス信
号AI +1〜A、は送出されないようになっている。
次VCRAsb信号が上記と逆レベルになるとカラムア
ドレス信号A+ + t −A JがADMから送出さ
れ、上記アドレス端子に印加される。このとき、ロウア
ドレス信号A、〜A、はADMから送出されないように
なっている。
ドレス信号A+ + t −A JがADMから送出さ
れ、上記アドレス端子に印加される。このとき、ロウア
ドレス信号A、〜A、はADMから送出されないように
なっている。
このようにして上記アドレス信号A、%A、及びAI+
1−AJはRA8b信号のレベルにより時系列的にD−
RAMのアドレス端子に印加される。
1−AJはRA8b信号のレベルにより時系列的にD−
RAMのアドレス端子に印加される。
なお、ADM及びRACにリフレッシ−制御信号Rcs
が印加されていないため、リフレッシュアドレス信号A
o−4,はADMから送出されないようになっている。
が印加されていないため、リフレッシュアドレス信号A
o−4,はADMから送出されないようになっている。
また、チップ選択信号AJ + 1−A yはDCRを
通して主としてD−RAM内のチップを選択する。。
通して主としてD−RAM内のチップを選択する。。
チップ選択制御信号C8,〜C8m(m=2”−’)に
変換され、さらにRASa信号によってタイミングが制
御されたRAS、〜RA8m信号に変換され、チップ選
択用信号及びロウアドレス取込み用信号として使われる
。
変換され、さらにRASa信号によってタイミングが制
御されたRAS、〜RA8m信号に変換され、チップ選
択用信号及びロウアドレス取込み用信号として使われる
。
次にD−RAMの各列におけるチップ内のアドレスの設
定動作を説明する。
定動作を説明する。
まず、ロウアドレス信号A0〜A、がD−RAMのすべ
てのICチップのアドレス端子に印加される。
てのICチップのアドレス端子に印加される。
その後、RAS、 〜RASm信号のうち、1つの信号
たとえばRAS、信号があるレベルになると最上段のB
個のICが選択されると仮定する。このとき、上記IC
(IC,、、IC,!、・・・・・・ICIB)チップ
内のメモリマトリクスアレイのロウアドレスに上記ロウ
アドレス信号A0〜A、が取込まれる。ここで、上記ロ
ウアドレス信号A0〜A1がRAS、信号よりも前に上
記ICに印加される理由はRAS、信号が上記ロウアド
レス信号A0〜A、よりも前に印加されると、ロウアド
レス信号以外の信号を取込む可能性があるからである。
たとえばRAS、信号があるレベルになると最上段のB
個のICが選択されると仮定する。このとき、上記IC
(IC,、、IC,!、・・・・・・ICIB)チップ
内のメモリマトリクスアレイのロウアドレスに上記ロウ
アドレス信号A0〜A、が取込まれる。ここで、上記ロ
ウアドレス信号A0〜A1がRAS、信号よりも前に上
記ICに印加される理由はRAS、信号が上記ロウアド
レス信号A0〜A、よりも前に印加されると、ロウアド
レス信号以外の信号を取込む可能性があるからである。
次にカラムアドレス信号A I+1〜A、がD−RAM
のすべてのICチップのアドレス端子に印加される。
のすべてのICチップのアドレス端子に印加される。
その後、RAS、信号から遅延したCAS信号があるレ
ベルになると上記最上段のnk、B個のICチップ内の
メモリマトリクスアレイのカラムアドレスに上記カラム
アドレス信号A I+1〜A。
ベルになると上記最上段のnk、B個のICチップ内の
メモリマトリクスアレイのカラムアドレスに上記カラム
アドレス信号A I+1〜A。
が取込まれる。ここで、上記カラムアドレス信号A1+
1〜A、がCAS信号よりも前に上記ICに印加される
理由は上記理由と同様である。
1〜A、がCAS信号よりも前に上記ICに印加される
理由は上記理由と同様である。
また、CA8信号の働きは、ロウアドレス信号A0〜A
1あるいはカラムアドレス信号A l−1−1〜A、の
どちらを送っているかを区分することにある。
1あるいはカラムアドレス信号A l−1−1〜A、の
どちらを送っているかを区分することにある。
以上の動作により、D−RAMの最上段nk、B個のチ
ップ内アドレスが設定される。
ップ内アドレスが設定される。
また、D−RAMの最上段を除くICはRAS。
〜RASm信号がRAS、のレベルと逆レベルのため選
択されないようになっている。
択されないようになっている。
次に上記設定されたアドレスにおけるデータの書込み動
作及び読出し動作を説明する。
作及び読出し動作を説明する。
データの書込み動作及び読出し動作はライトイネーブル
信号(以下、WE倍信号称す。)のノ・イレペルまたは
ロウレベルによって決定されるように設計されている。
信号(以下、WE倍信号称す。)のノ・イレペルまたは
ロウレベルによって決定されるように設計されている。
書込み動作は、WE倍信号あるレベルのときに書込まれ
る。上記設定されたアドレスにCPUからのデータDI
I〜DIRがDBDを介してBビット入力として印加さ
れ、書込まれる。
る。上記設定されたアドレスにCPUからのデータDI
I〜DIRがDBDを介してBビット入力として印加さ
れ、書込まれる。
読出し動作は書込みを完了している上記それぞれのアド
レスからデータnot〜DOBがWE倍信号上記と逆レ
ベルのときにBビット出力として読出される。
レスからデータnot〜DOBがWE倍信号上記と逆レ
ベルのときにBビット出力として読出される。
略号は信号の働きを意味しており、反転記号(パー、b
ar)が略号の上に付けられているものはその信号がl
O”(Low Level )のときに、その略号のも
つ意味の働きを実行し、bar記号がない場合は′1”
(High Level )のときにそれを実行するこ
とを意味している。
ar)が略号の上に付けられているものはその信号がl
O”(Low Level )のときに、その略号のも
つ意味の働きを実行し、bar記号がない場合は′1”
(High Level )のときにそれを実行するこ
とを意味している。
C−CTはCPUからの命令信号すなわちREFG几N
T信号、WE倍信号MS信号を受け、CAS信号、R,
Asa信号、R,A8b信号、WE信号+RC11信号
をそれぞれ送出する。これらの送出されるコントロール
信号の働きを説明する。
T信号、WE倍信号MS信号を受け、CAS信号、R,
Asa信号、R,A8b信号、WE信号+RC11信号
をそれぞれ送出する。これらの送出されるコントロール
信号の働きを説明する。
CAS信号は、ロウアドレス信号A、〜A、あるいはカ
ラムアドレス信号At+t〜A、のどチラがD−RAM
内の各チップに送出されているかを区分するための信号
及びICチップのカラムアドレス信号を取込むための信
号である。
ラムアドレス信号At+t〜A、のどチラがD−RAM
内の各チップに送出されているかを区分するための信号
及びICチップのカラムアドレス信号を取込むための信
号である。
RASa信号はC8,〜C8m信号をタイミングを合わ
せてD−RAM内のICCフッアレイに供給するための
信号である。
せてD−RAM内のICCフッアレイに供給するための
信号である。
WE倍信号D−RAMのICチップ内のメモリセルから
のデータの読出し及びメモリセルへのデータの書込みを
決定するための信号である。
のデータの読出し及びメモリセルへのデータの書込みを
決定するための信号である。
RCS信号はリフレッシュ動作の開始及びADMからア
ドレス信号A0〜A 1. A (+1−Azの送出を
禁止すると共にRACからのリフレッシュアドレス信号
80〜’FLtに切換えるための信号である。
ドレス信号A0〜A 1. A (+1−Azの送出を
禁止すると共にRACからのリフレッシュアドレス信号
80〜’FLtに切換えるための信号である。
RASb信号はADMからロウアドレス信号A0〜A、
及びカラムアドレス信号A I+1−AJを時系列多重
化信号に変換するための切換えタイミング信号であると
ともに、RAS (RAS、〜几ASm)信号の1つが
選択されたとき、ADMからはロウアドレス信号A0〜
A、が出力されているように、ロウアドレス信号Ao−
Al とカラムアドレス信号AI+1〜A、の切換え時
間をRASa信号より遅延させた信号である。
及びカラムアドレス信号A I+1−AJを時系列多重
化信号に変換するための切換えタイミング信号であると
ともに、RAS (RAS、〜几ASm)信号の1つが
選択されたとき、ADMからはロウアドレス信号A0〜
A、が出力されているように、ロウアドレス信号Ao−
Al とカラムアドレス信号AI+1〜A、の切換え時
間をRASa信号より遅延させた信号である。
次に前記WE倍信号データバスドライバ(DBD)の関
係を説明する。
係を説明する。
C−CTから送出されたW1信号はD−RAM及びDB
Dに印加される。例えばWE倍信号高レベルの時、読出
しモードとなり、D−RAMのデータが出力され、DB
Dを介してCPUへ送出され、このとき、入力データは
WE倍信号よりDBDからD−RAMK取込まないよう
に制御されている。またWE倍信号低レベルの時、書込
みモードとなり、D−RAMのデータ入力端子にCPU
から入力データがDBDを介して印加され、設定された
アドレスにデータが書込まれる。このときD−RAMの
データ出力はWE倍信号よりDBDから出力されないよ
5に制御されている。
Dに印加される。例えばWE倍信号高レベルの時、読出
しモードとなり、D−RAMのデータが出力され、DB
Dを介してCPUへ送出され、このとき、入力データは
WE倍信号よりDBDからD−RAMK取込まないよう
に制御されている。またWE倍信号低レベルの時、書込
みモードとなり、D−RAMのデータ入力端子にCPU
から入力データがDBDを介して印加され、設定された
アドレスにデータが書込まれる。このときD−RAMの
データ出力はWE倍信号よりDBDから出力されないよ
5に制御されている。
D−RAMのメモリセル回路ではMO8キャパシタにチ
ャージを貯えることにより情報を保持しており、このチ
ャージはリーク電流により時間とともに消失する。ここ
で問題なのは情報″1′(High Level )の
チャージが消失して、情報″11″と0″(Low L
evel )を判別する基準レベルより小さくなると情
報11″が“θ″と判別され、誤動作となってしまうこ
とである。そこで、情報”1”を記憶させ続けるには電
荷が上記基準レベルより減少する前に電荷をリフレッシ
ュする必要がある。そして、このリフレッシ−動作はメ
モリセルの情報蓄積時間内に必ず行なわなければならな
い。従って、このリフレッシュモードは読出しモードや
書込みモードより優先する。
ャージを貯えることにより情報を保持しており、このチ
ャージはリーク電流により時間とともに消失する。ここ
で問題なのは情報″1′(High Level )の
チャージが消失して、情報″11″と0″(Low L
evel )を判別する基準レベルより小さくなると情
報11″が“θ″と判別され、誤動作となってしまうこ
とである。そこで、情報”1”を記憶させ続けるには電
荷が上記基準レベルより減少する前に電荷をリフレッシ
ュする必要がある。そして、このリフレッシ−動作はメ
モリセルの情報蓄積時間内に必ず行なわなければならな
い。従って、このリフレッシュモードは読出しモードや
書込みモードより優先する。
次にり7レツシ工動作を第1図に従って説明する。
まず、リフレッシュ同期発生回路(以下、R2Oと称す
る。)はリフレッシュ要求信号(以下、REFREQと
称する。)を(情報蓄積時間)/(リフレッシュサイク
ル数)の同期毎にCPUへ送出している。(なお、リフ
レッシュサイクル数はカラムデータ線につながるワード
線の数と等価である。) CPUでは上記R,EFREQを受けて、リフレッシュ
指示信号(以下、REFGRNTと称する。)を送出す
る。このときCPUからはライトイネーブル信号(以下
、WE信号と称する。)及びメモリ起動信号(以下、M
Sと称する。)は送出されない。上記REFGRNTが
コントロール回路(以下、C−CTと称する。)に印加
されると、その出力信号であるりフレッシュ制御信号(
以下、Rcsと称する。)はアドレスマルチプレクサ(
以下、ADMと称する。)及びリフレッシュアドレスカ
ウンタ(以下、RACと称する。)に印加される。そう
すると、ADMではRCS信号によってランダム・アク
セス用のアドレス信号A。
る。)はリフレッシュ要求信号(以下、REFREQと
称する。)を(情報蓄積時間)/(リフレッシュサイク
ル数)の同期毎にCPUへ送出している。(なお、リフ
レッシュサイクル数はカラムデータ線につながるワード
線の数と等価である。) CPUでは上記R,EFREQを受けて、リフレッシュ
指示信号(以下、REFGRNTと称する。)を送出す
る。このときCPUからはライトイネーブル信号(以下
、WE信号と称する。)及びメモリ起動信号(以下、M
Sと称する。)は送出されない。上記REFGRNTが
コントロール回路(以下、C−CTと称する。)に印加
されると、その出力信号であるりフレッシュ制御信号(
以下、Rcsと称する。)はアドレスマルチプレクサ(
以下、ADMと称する。)及びリフレッシュアドレスカ
ウンタ(以下、RACと称する。)に印加される。そう
すると、ADMではRCS信号によってランダム・アク
セス用のアドレス信号A。
〜A、に代えてリフレッシュ専用のアドレス信号R0〜
R6をD−RAMに送る。
R6をD−RAMに送る。
D−RAMにおけるリフレッシ一方法は2つに大別され
る。その1つはICチップアレイの各列毎(工CII、
ICI!・・・・・・、IC1Bを1列とする。)に順
番にリフレッシュを行なう方法である。この方法はリフ
レッシュに要する消費電力が少なくてすむ利点があるが
、I77レツシエに要する時間がかかるという欠点があ
る。
る。その1つはICチップアレイの各列毎(工CII、
ICI!・・・・・・、IC1Bを1列とする。)に順
番にリフレッシュを行なう方法である。この方法はリフ
レッシュに要する消費電力が少なくてすむ利点があるが
、I77レツシエに要する時間がかかるという欠点があ
る。
もう1つの方法はD−RAMの全ICチップアレイを同
時にリフレッシ−する方法である。この方法は第1図に
は図示していないが、アドレスレシーバからのアドレス
信号A、 J + 1〜A、がデコーダ(以下、DCR
と称する。)を介さず、RASコントロール回路(以下
、几As−CTを称する。)に印加され、RAS−CT
のすべての出力信号RAS、〜RA8mがあるレベルに
なり、D−RAMの全列のICが同時に選択されること
によってリフレッシュを行なうものである。
時にリフレッシ−する方法である。この方法は第1図に
は図示していないが、アドレスレシーバからのアドレス
信号A、 J + 1〜A、がデコーダ(以下、DCR
と称する。)を介さず、RASコントロール回路(以下
、几As−CTを称する。)に印加され、RAS−CT
のすべての出力信号RAS、〜RA8mがあるレベルに
なり、D−RAMの全列のICが同時に選択されること
によってリフレッシュを行なうものである。
この利点はりフレッシュに要する時間が少ないというこ
とであり、また欠点は消費電力が多いということである
。
とであり、また欠点は消費電力が多いということである
。
次にD−RAMのIC内のマトリクスアレイにおけるリ
フレッシュ動作を説明する。ADMからD−RAMのア
ドレス端子にりフレッシュアドレス信号R0〜RJが印
加され、その後RAS信号があるレベルになり、ICマ
トリクスアレイの2j+1本のロウアドレスが贋次選択
される。このとき、CA8信号は上記と逆レベルとなっ
ている。従って、選択されたロウアドレスにつながりて
いるメモリセルの情報をセンスアンプ(図示せず)でl
”及び0′のレベル差を広げるように増幅することによ
ってリフレッシュを行なっている。
フレッシュ動作を説明する。ADMからD−RAMのア
ドレス端子にりフレッシュアドレス信号R0〜RJが印
加され、その後RAS信号があるレベルになり、ICマ
トリクスアレイの2j+1本のロウアドレスが贋次選択
される。このとき、CA8信号は上記と逆レベルとなっ
ている。従って、選択されたロウアドレスにつながりて
いるメモリセルの情報をセンスアンプ(図示せず)でl
”及び0′のレベル差を広げるように増幅することによ
ってリフレッシュを行なっている。
なお、WE信号はリフレッシュ動作時にD−几AM及び
DBDに送出されていないため、DBDからのデータの
入出力は行なわれない。
DBDに送出されていないため、DBDからのデータの
入出力は行なわれない。
CRAS系信号長信号AS系信号の働き〕RAS系信号
(以下、RAS−φと称する。)及びCAS系信号(以
下、CAS−φと称する。)の働きを第2図に従りて説
明する。
(以下、RAS−φと称する。)及びCAS系信号(以
下、CAS−φと称する。)の働きを第2図に従りて説
明する。
(1) 几As−φ
φARはアドレスバッファ制御信号であり、これはアド
レスバッファ(以下、ADHと称する。)に印加され、
ADBにラッチされている、ロウアドレス信号へ〇〜A
1に対応するレベルaQ’−Or ””・・・al*a
lをロウ・カラムデコーダ(以下、RC−DCRと称す
る。)へ送出するか否かを決定する信号である。
レスバッファ(以下、ADHと称する。)に印加され、
ADBにラッチされている、ロウアドレス信号へ〇〜A
1に対応するレベルaQ’−Or ””・・・al*a
lをロウ・カラムデコーダ(以下、RC−DCRと称す
る。)へ送出するか否かを決定する信号である。
φXはワード線制御信号であり、これはRC−DCRに
印加され、メモリアレイ(以下、M−ARYと称する。
印加され、メモリアレイ(以下、M−ARYと称する。
)のロウアドレスを選択するために選択された信号をM
−ARYへ送出するか否かを決定する信号である。
−ARYへ送出するか否かを決定する信号である。
42人はセンスアンプ制御信号であり、これはセンスア
ンプに印加され、センスアンプを駆動する信号である。
ンプに印加され、センスアンプを駆動する信号である。
(2)CAS−φ
φムCはアドレスバッファ制御信号であり、これはAD
Bに印加され、ADBにラッチされているカラムアドレ
ス信号Al+1−AJに対応するレベ”al+1 +
aI+1 + ”””aj + ajをRC−DCRへ
送出するか否かを決定する信号である。
Bに印加され、ADBにラッチされているカラムアドレ
ス信号Al+1−AJに対応するレベ”al+1 +
aI+1 + ”””aj + ajをRC−DCRへ
送出するか否かを決定する信号である。
φYはカラムスイッチ制御信号であり、これは几C−D
CRに印加され、選択された信号によってM−ARYの
カラムデータ線に接続されているカラムスイッチを選択
する信号である。
CRに印加され、選択された信号によってM−ARYの
カラムデータ線に接続されているカラムスイッチを選択
する信号である。
φopはデータ出力バッファ及び出力アンプ制御信号で
あり、これはデータ出力バッ7ア(以下、DOBと称す
る。)及び出力アンプ(以下、OAと称する。)に印加
され、M−ARYからの読出しデータを出力データ(D
out )端子へ送出する信号である。
あり、これはデータ出力バッ7ア(以下、DOBと称す
る。)及び出力アンプ(以下、OAと称する。)に印加
され、M−ARYからの読出しデータを出力データ(D
out )端子へ送出する信号である。
φRWはデータ入力バッ7ア制御信号であり、これはデ
ータ入力バッファ(以下、DIRと称する。)に印加さ
れ、入力データ(Din)端子からの書込みデータをM
−ARYへ送出させる信号である。
ータ入力バッファ(以下、DIRと称する。)に印加さ
れ、入力データ(Din)端子からの書込みデータをM
−ARYへ送出させる信号である。
φnwはデータ出力バッファ制御信号であり、これはD
OBK印加され、書込み動作時に読出しデータをデータ
出力(Dout )端子に出力しないようKする信号で
ある。
OBK印加され、書込み動作時に読出しデータをデータ
出力(Dout )端子に出力しないようKする信号で
ある。
(D−RAMの構成及び動作〕
D−RAMの構成を第2図に従って説明する。
点線で囲まれたブロックはD−RAMの集積回路(以下
、ICと称する。)を示している。
、ICと称する。)を示している。
上記ICにおいて、−点鎖線で囲まれたブロックはタイ
ミングパルス発生ブロックであり、D −RAMの各回
路の動作を制御する信号を発生する回路から構成されて
いる。
ミングパルス発生ブロックであり、D −RAMの各回
路の動作を制御する信号を発生する回路から構成されて
いる。
次にD−RAMの各回路の動作を第3図のタイミング図
に従って説明する。
に従って説明する。
ロウアドレス信号A、−%−A、がアドレスバッファ(
以下、ADBと称する。)に取込まれ、ラッチされると
ロウアドレス信号Al) −A1 より遅れてRA8信
号がロウレベルとなる。ここで、RAS信号をロウアド
レス信号A0〜AIより遅らせる理由はメモリアレイに
おけるロウアドレスとしてロウアドレス信号A0〜AI
を確実に取込むためである。
以下、ADBと称する。)に取込まれ、ラッチされると
ロウアドレス信号Al) −A1 より遅れてRA8信
号がロウレベルとなる。ここで、RAS信号をロウアド
レス信号A0〜AIより遅らせる理由はメモリアレイに
おけるロウアドレスとしてロウアドレス信号A0〜AI
を確実に取込むためである。
次KR,A8信号から遅延した信号φムRがADBK印
加され、上記ラッチされたロウアドレス信号に対応した
レベルaQ l a(1m・・・・・・al+alをロ
ウ・カラムデコーダ(以下、RC−DCRと称する。)
へ送出する。RC−DCRに上記レベルa6 e ”
−0*・・・・・・al l aiが印加されるとRC
−DCRは選択されたものだケノ・イレベルに留り、選
択されないものはロウレベルとなる動作を行なうO そして、上記選択された信号はφムRから遅延した信号
φXがRe−DCRに印加されるとM−ARYへ送出さ
れる。ここで、φXがφ人Rより遅らせる理由はADB
の動作完了後、RC−DCRを動作させるためである。
加され、上記ラッチされたロウアドレス信号に対応した
レベルaQ l a(1m・・・・・・al+alをロ
ウ・カラムデコーダ(以下、RC−DCRと称する。)
へ送出する。RC−DCRに上記レベルa6 e ”
−0*・・・・・・al l aiが印加されるとRC
−DCRは選択されたものだケノ・イレベルに留り、選
択されないものはロウレベルとなる動作を行なうO そして、上記選択された信号はφムRから遅延した信号
φXがRe−DCRに印加されるとM−ARYへ送出さ
れる。ここで、φXがφ人Rより遅らせる理由はADB
の動作完了後、RC−DCRを動作させるためである。
こうしてM−ARYにおけるロウアドレスは、RC−D
CRの21+1本の出力信号のうち、1本がノ・イレベ
ルとなるため、それに対応したM−ARY内の1本のロ
ウアドレス線が選択されることによって設定される。
CRの21+1本の出力信号のうち、1本がノ・イレベ
ルとなるため、それに対応したM−ARY内の1本のロ
ウアドレス線が選択されることによって設定される。
次にM−ARYにおける選択された1本のロウアドレス
線に接続されているメモリセルの1”又は10”の情報
をセンスアンプ(以下、8Aと称する。)でそれぞれ増
幅する。このSAの動作はφPAが印加されると開始す
る。
線に接続されているメモリセルの1”又は10”の情報
をセンスアンプ(以下、8Aと称する。)でそれぞれ増
幅する。このSAの動作はφPAが印加されると開始す
る。
その後、カラムアドレス信号AI+l〜A、がADBに
取込まれ、ラッチされるとカラムアドレス信号A、+、
′A、より遅れてCAS信号がロウレベルとなる。ここ
で、CAS信号をカラムアドレス信号A 1−1−1〜
A、より遅らせる理由はメモリアレイにおけるカラムア
ドレスとしてカラムアドレス信号を確実に取込むためで
ある。
取込まれ、ラッチされるとカラムアドレス信号A、+、
′A、より遅れてCAS信号がロウレベルとなる。ここ
で、CAS信号をカラムアドレス信号A 1−1−1〜
A、より遅らせる理由はメモリアレイにおけるカラムア
ドレスとしてカラムアドレス信号を確実に取込むためで
ある。
次にCA8信号から遅延した信号φACがADBに印加
されると上記カラムアドレス信号に対応したレベルa
l+1 + a l+1 + ”””aJ + aJを
R,C−DCRへ送出する。そしてRe−DCRは上記
と同様の動作を行なう。そして上記選択された信号はφ
ACから遅延した信号φYがRC−DCRに印加される
とカラムスイッチ(以下、C−5Wと称する。)へ送出
される。こうしてM−ARYにおけるカラムアドレスは
AD−DCRの2J″″1本の出力信号のうち、1本が
ハイレベルとなるため、1つのC−5Wが選択され、こ
のC−5Wに接続されているカラムアドレス線すなわち
データ線が選択されることによって設定される。
されると上記カラムアドレス信号に対応したレベルa
l+1 + a l+1 + ”””aJ + aJを
R,C−DCRへ送出する。そしてRe−DCRは上記
と同様の動作を行なう。そして上記選択された信号はφ
ACから遅延した信号φYがRC−DCRに印加される
とカラムスイッチ(以下、C−5Wと称する。)へ送出
される。こうしてM−ARYにおけるカラムアドレスは
AD−DCRの2J″″1本の出力信号のうち、1本が
ハイレベルとなるため、1つのC−5Wが選択され、こ
のC−5Wに接続されているカラムアドレス線すなわち
データ線が選択されることによって設定される。
このようにして、M−ARY内の1つのアドレスが設定
される。
される。
次に上記のように設定されたアドレスに対する読出し及
び書込み動作を説明する。
び書込み動作を説明する。
読出しモードにおいてはWB2号はハイレベルとなる。
このWE倍信号CAS信号がロウレベルになる前にハイ
レベルになるように設計されている。なぜなら5CAS
信号がロウレベルになると結果的にM−ARYの1つの
アドレスが設定されるため、その前からWE倍信号ハイ
レベルにしておき、読出し動作の準備をして読出し開始
時間を短くするため〒ちる。
レベルになるように設計されている。なぜなら5CAS
信号がロウレベルになると結果的にM−ARYの1つの
アドレスが設定されるため、その前からWE倍信号ハイ
レベルにしておき、読出し動作の準備をして読出し開始
時間を短くするため〒ちる。
また、CAS系信号のφopが出力アンプに印加きれる
と出力アンプがアクティブになり、上記設定されたアド
レスの情報が増幅され、データ出力バッファ(以下、D
OBと称する。)を介してデータ出力(Dout )端
子に読出される。このようにして読出しが行なわれるが
、CAS信号がハイレベルになると読出し動作は完了す
る。
と出力アンプがアクティブになり、上記設定されたアド
レスの情報が増幅され、データ出力バッファ(以下、D
OBと称する。)を介してデータ出力(Dout )端
子に読出される。このようにして読出しが行なわれるが
、CAS信号がハイレベルになると読出し動作は完了す
る。
次に書込みモードにおいてはWE倍信号ロウレベルとな
る。このロウレベルのWE倍信号ロウレベルのCAS信
号によりつくられる信号φRWがハイレベルとなってデ
ータ入力バッファ(以下、DIBと称する。)に印加さ
れるとDIBがアクティブになり、入力データ(Din
)端子からの書込みデータを上記M−ARYの設定され
たアドレスに送出し、書込み動作が行なわれる。
る。このロウレベルのWE倍信号ロウレベルのCAS信
号によりつくられる信号φRWがハイレベルとなってデ
ータ入力バッファ(以下、DIBと称する。)に印加さ
れるとDIBがアクティブになり、入力データ(Din
)端子からの書込みデータを上記M−ARYの設定され
たアドレスに送出し、書込み動作が行なわれる。
このとき、上記φnwの反転信号、つまりロウレベルの
信号φRWがDOBに印加され、書込み動作時に、デー
タの読出しが行なわれないように制御している。
信号φRWがDOBに印加され、書込み動作時に、デー
タの読出しが行なわれないように制御している。
また上記タイミングパルス発生ブロック(TGB)から
発生されるRAS系信号(RAS−φ)には、上述した
以外にRAS信号が順次遅延させられた信号RAも、、
RAS□、RA亀、および「這Gが含まれ、CAS系信
号(CAS−φ)には、上述した以外にCAS信号が順
次遅延させられた信号CAS、1.CAB、、およびC
A8+sが含まれる(図示せず)。
発生されるRAS系信号(RAS−φ)には、上述した
以外にRAS信号が順次遅延させられた信号RAも、、
RAS□、RA亀、および「這Gが含まれ、CAS系信
号(CAS−φ)には、上述した以外にCAS信号が順
次遅延させられた信号CAS、1.CAB、、およびC
A8+sが含まれる(図示せず)。
(D−RAMトランジスタ回路の構成と動作の概要〕
第4A、B図に示した回路では、NチャンネルM I
S F E T (Metel In5ulater
Sem1con−ductor Field Eff
ect Transistor )を代表とするNチャ
ンネルTGFET(Insulater−GateFi
eld Effect Transistor )を例
にして説明する。
S F E T (Metel In5ulater
Sem1con−ductor Field Eff
ect Transistor )を代表とするNチャ
ンネルTGFET(Insulater−GateFi
eld Effect Transistor )を例
にして説明する。
メモリセルM−CELの構成
1ビツトのM−CELは情報蓄積用のキャパシタCsと
アドレス選択用のMISFETQMとからなり、′1″
、″′0″の情報はキャパシタCsに電荷があるかない
かの形で記憶される。
アドレス選択用のMISFETQMとからなり、′1″
、″′0″の情報はキャパシタCsに電荷があるかない
かの形で記憶される。
読み出し信号量
情報の読み出しは、MISFETQMをONにしてC3
を共通のカラムデータ線DLにつなぎ、データ線DLの
電位がC,に蓄積された電荷量に応じてどのような変化
が起きるかをセンスすることによって行なわれる。デー
タ線DLの浮遊容量C0に前もって充電されていた電位
を電源電圧Vccとすると、C3に蓄積されていた情報
が1″(Vccの電位)であった場合、アドレス時にお
いてデータ線DLの電位(VDL)′1”はvcc”の
電位のままであり、それが’ o ” (oV)であっ
た場合、(VDL)”(1”は(Co−Vcc−Cs(
Vw Vth))/Coとなる。但し、7wはMI8
FETQM17)ゲー ト電圧、vthはMISFET
QMのしきい値電圧である。ここで論理“1″と論理″
0”との間の差すなわち検出される信号量ΔV、は ΔVs=(VDt、)”x −(VDL)”0= (V
w−Vth ) ・Cs/ C。
を共通のカラムデータ線DLにつなぎ、データ線DLの
電位がC,に蓄積された電荷量に応じてどのような変化
が起きるかをセンスすることによって行なわれる。デー
タ線DLの浮遊容量C0に前もって充電されていた電位
を電源電圧Vccとすると、C3に蓄積されていた情報
が1″(Vccの電位)であった場合、アドレス時にお
いてデータ線DLの電位(VDL)′1”はvcc”の
電位のままであり、それが’ o ” (oV)であっ
た場合、(VDL)”(1”は(Co−Vcc−Cs(
Vw Vth))/Coとなる。但し、7wはMI8
FETQM17)ゲー ト電圧、vthはMISFET
QMのしきい値電圧である。ここで論理“1″と論理″
0”との間の差すなわち検出される信号量ΔV、は ΔVs=(VDt、)”x −(VDL)”0= (V
w−Vth ) ・Cs/ C。
となる。■w=■ccとすると、信号量ΔVsはΔVs
=(Vcc Vth)−cs/’c。
=(Vcc Vth)−cs/’c。
となる。
メモリセルを小さくし、かつ共通のデータ線に多くのメ
モリセルをつないで高集積大容量のメモリマトリクスに
しであるため、Vs<Co、すなわちCB / COは
非常に小さな値になる。従ってΔVsは非常に微少な信
号となっている。
モリセルをつないで高集積大容量のメモリマトリクスに
しであるため、Vs<Co、すなわちCB / COは
非常に小さな値になる。従ってΔVsは非常に微少な信
号となっている。
読み取りの基準信号
このような微少な信号を検出するための基準としてダミ
ーセルD−CELが用いられる。D−CELはキャパシ
タCdsの容量値がC9のほぼ半分であることを除き、
M−CELと同じ製造条件、同じ設計定数で作られてい
る。Cdsはアドレスに先立ってMISFETQozに
よって接地電位に充電(他方の電極はvccに固定)さ
れている。
ーセルD−CELが用いられる。D−CELはキャパシ
タCdsの容量値がC9のほぼ半分であることを除き、
M−CELと同じ製造条件、同じ設計定数で作られてい
る。Cdsはアドレスに先立ってMISFETQozに
よって接地電位に充電(他方の電極はvccに固定)さ
れている。
従って、アドレス時に共通のカラムデータ線DLに与え
る信号変化量ΔV、は、メモリセルのそれ(ΔVs)と
同様に次式で表わされる。但し、Vnw4!MI 8F
ETQnz(F)グー )fl圧、Vth’はM I
S F E T QD2のしきい値電圧である。
る信号変化量ΔV、は、メモリセルのそれ(ΔVs)と
同様に次式で表わされる。但し、Vnw4!MI 8F
ETQnz(F)グー )fl圧、Vth’はM I
S F E T QD2のしきい値電圧である。
ΔVR=(VDW−Vth’) ・Cds/C。
VDW=VCCとすると、ΔvRは次式で表わされる。
jVi=(Vcc−Vtht) ・C4,/C。
前述したようにCdsはC9の約半分に設定されている
ため、ΔvRはΔv8のほぼ半分に等しい。
ため、ΔvRはΔv8のほぼ半分に等しい。
従って、メモリセルのデータ線DLK与える電位変化が
ダミーセルのそれ(ΔVR)より小さいか大きいかで”
1″、′θ″の情報が判別できる。
ダミーセルのそれ(ΔVR)より小さいか大きいかで”
1″、′θ″の情報が判別できる。
各回路の配置
SA、はアドレス時に生ずるこのような電位変化の差を
、タイミング信号(センスアンプ制御信号)φPムで決
まるセンス期間に拡大するセンスアンプであり(動作は
後述する)、1対の平行に配置された相補データ線D
I’ 1−1 a D” 1−1にその人出ノードが結
合されている。データ@ D L l−11DLl−t
に結合されるメモリセルの数は検出精度を上げるため等
しくされ、DLl−s + DLt−tのそれぞれに1
ケずつダミーセルが結合されている。
、タイミング信号(センスアンプ制御信号)φPムで決
まるセンス期間に拡大するセンスアンプであり(動作は
後述する)、1対の平行に配置された相補データ線D
I’ 1−1 a D” 1−1にその人出ノードが結
合されている。データ@ D L l−11DLl−t
に結合されるメモリセルの数は検出精度を上げるため等
しくされ、DLl−s + DLt−tのそれぞれに1
ケずつダミーセルが結合されている。
また各メモリセルは1本のワード線WLと相補対データ
線の一方との間に結合される。各ワード線WLは双方の
データ線対と交差しているので、ワード線WLに生じる
雑音成分が静電結合によりデータ線にのっても、その雑
音成分は双方のデータ線に等しく現われ、差動型のセン
スアンプSAによって相殺される。
線の一方との間に結合される。各ワード線WLは双方の
データ線対と交差しているので、ワード線WLに生じる
雑音成分が静電結合によりデータ線にのっても、その雑
音成分は双方のデータ線に等しく現われ、差動型のセン
スアンプSAによって相殺される。
相補データ線対D L l−1、D L t−tの一方
に結合されたメモリセルが選択された場合、他方のデー
タ線には必ずダミーセルが結合されるよう1対のダミー
ワード線DWL t−t 、 DWL t−zの一方が
選択される。
に結合されたメモリセルが選択された場合、他方のデー
タ線には必ずダミーセルが結合されるよう1対のダミー
ワード線DWL t−t 、 DWL t−zの一方が
選択される。
このセンス・アンプ8A1は1対の交差結合されたMI
8FETQsa * Q89を有し、それらの正帰還作
用により、微少な信号を差動的に増幅する。この正帰還
動作はMISFETQstoがタイミング信号(センス
アンプ制御信号)φP人によって導通し始めると同時に
開始され、アドレシング時に与えられた電位差にもとづ
き、高い方のデータ線電位(VH)は遅い速度で低い方
のそれ(VL)は速い速度で共にその差が広がりながら
下降していく。こうしてvLが交差結合MI SFgT
のしきい値電圧Vthに下降したとき正帰還動作が終了
し、vHの下降はVCCより小さ(Vthより大きい電
位に留まると共に、vLは最終的にはOVに到達する。
8FETQsa * Q89を有し、それらの正帰還作
用により、微少な信号を差動的に増幅する。この正帰還
動作はMISFETQstoがタイミング信号(センス
アンプ制御信号)φP人によって導通し始めると同時に
開始され、アドレシング時に与えられた電位差にもとづ
き、高い方のデータ線電位(VH)は遅い速度で低い方
のそれ(VL)は速い速度で共にその差が広がりながら
下降していく。こうしてvLが交差結合MI SFgT
のしきい値電圧Vthに下降したとき正帰還動作が終了
し、vHの下降はVCCより小さ(Vthより大きい電
位に留まると共に、vLは最終的にはOVに到達する。
アドレッシングの際、−旦破壊されたメモリセルの記憶
情報は、このセンス動作によって得られたvHもしくは
vLの電位をそのまま受け取ることによって回復する(
再書き込みされる)。
情報は、このセンス動作によって得られたvHもしくは
vLの電位をそのまま受け取ることによって回復する(
再書き込みされる)。
論理N 1 ++レベルの補償
しかしながら、V、がVCCに対して一定以上落ち込む
と、何回か読み出し、再書き込みを繰り返しているうち
に論理60′として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられたのがアクティブ
リストア回路AR。
と、何回か読み出し、再書き込みを繰り返しているうち
に論理60′として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられたのがアクティブ
リストア回路AR。
であり、このAR,は、vLに対しては何らの影響を与
えずvHのみを選択的に:Vccの電位にブーストする
働きがある。CBII及びC812には図面左側の端子
に印加される電圧に応じてその静電容量が変化するMI
a型可変可変容量素子り、論理的にはしきい値電圧Vt
hを基準として高い電圧でキャパシタができ、低い方の
電圧でキャパシタができないと理解されたい。
えずvHのみを選択的に:Vccの電位にブーストする
働きがある。CBII及びC812には図面左側の端子
に印加される電圧に応じてその静電容量が変化するMI
a型可変可変容量素子り、論理的にはしきい値電圧Vt
hを基準として高い電圧でキャパシタができ、低い方の
電圧でキャパシタができないと理解されたい。
タイミング信号(アクティブリストア制御信号)φrg
によってMI8FETQsa、Qssが導通したとき、
vHの電位にあるデータ線に属する可変容量素子CBが
充電され、次にタイミング信号(アクティブリストア制
御信号)φr、がノ・イレベルになったときそのデータ
線に属するMISFE T Q 36又はQsyのゲー
ト電位がVCCより充分高くなりvHの電位はvCCに
回復される。この場合、Qss r Q$7の電力損失
を小さくするためそれぞれのVthは費印のないMIS
FETに比べ小さく設計されている。
によってMI8FETQsa、Qssが導通したとき、
vHの電位にあるデータ線に属する可変容量素子CBが
充電され、次にタイミング信号(アクティブリストア制
御信号)φr、がノ・イレベルになったときそのデータ
線に属するMISFE T Q 36又はQsyのゲー
ト電位がVCCより充分高くなりvHの電位はvCCに
回復される。この場合、Qss r Q$7の電力損失
を小さくするためそれぞれのVthは費印のないMIS
FETに比べ小さく設計されている。
(D−RAM)ランジスタ回路の時系列的な動作〕読み
出し動作 プリチャージ期間 φpcがハイレベルのとき(Vccより高い)MI 5
FETQsz r Qssが導通し相補データ線対D
L 1−1 r D ” !−1の浮遊容量coがVc
cに予充電される。このときMISFETQslも同時
に導通するので、Qsz 、 Qsa Kよる予充電に
アンバランスが生じても相補データ線対DL1−1 *
D L 1−1は短絡され同電位の条件に設定される
。MISFETQsxからQsaはそれぞれのソース・
ドレイン間に電圧損失が生じないよう畳印のないMIS
FETに比べVthが低く設定されている。
出し動作 プリチャージ期間 φpcがハイレベルのとき(Vccより高い)MI 5
FETQsz r Qssが導通し相補データ線対D
L 1−1 r D ” !−1の浮遊容量coがVc
cに予充電される。このときMISFETQslも同時
に導通するので、Qsz 、 Qsa Kよる予充電に
アンバランスが生じても相補データ線対DL1−1 *
D L 1−1は短絡され同電位の条件に設定される
。MISFETQsxからQsaはそれぞれのソース・
ドレイン間に電圧損失が生じないよう畳印のないMIS
FETに比べVthが低く設定されている。
このときタイミング信号(ディスチャージ制御信号)φ
dcによってM I S F E T Qazが導通し
ダミーセルD−CELも同様に所定の状態にリセットさ
れる。
dcによってM I S F E T Qazが導通し
ダミーセルD−CELも同様に所定の状態にリセットさ
れる。
ロウアドレス期間
タイミング信号(アドレスバラフッ制御信号)φλR(
第3図参照)のタイミングでアドレスバッファADHか
ら供給されたロウアドレス信号AoないしAiは、ロウ
・カラムデコーダRC−DCHによってデコード(解読
)されワード線制御信号φXの立上りと同時にメモリ・
セルM−CEL及びダミーセルD−CELの7ドレツシ
ングが開始される。
第3図参照)のタイミングでアドレスバッファADHか
ら供給されたロウアドレス信号AoないしAiは、ロウ
・カラムデコーダRC−DCHによってデコード(解読
)されワード線制御信号φXの立上りと同時にメモリ・
セルM−CEL及びダミーセルD−CELの7ドレツシ
ングが開始される。
その結果、相補データ線対D L l−t 、 D L
lの間には前述した通りメモリ・セルの記憶内容にも
とづきほぼΔ■3/2の電圧差が生じる。
lの間には前述した通りメモリ・セルの記憶内容にも
とづきほぼΔ■3/2の電圧差が生じる。
センシング
タイミング信号(センスアンプ制御信号)φPAにより
MISFETQsl0が導通し始めると同時にセンスア
ンプSA、は正帰還動作を開始し、アドレス時に生じた
ΔV s / 2の検出信号を増幅する。増幅動作がほ
ぼ完了したのち、タイミング信号(アクティブリストア
制御信号)φr5に同期して前述したアクティブリスト
ア回路AR,が論理″1”のレベルをVCCに回復する
。
MISFETQsl0が導通し始めると同時にセンスア
ンプSA、は正帰還動作を開始し、アドレス時に生じた
ΔV s / 2の検出信号を増幅する。増幅動作がほ
ぼ完了したのち、タイミング信号(アクティブリストア
制御信号)φr5に同期して前述したアクティブリスト
ア回路AR,が論理″1”のレベルをVCCに回復する
。
データ出力動作
タイミング信号(アドレスバッファ制御信号)φムCに
同期してアドレスバッフ アADBから送られてきたカ
ラムアドレス信号A 1 +1ないしAjはロウ・力2
ムデコーダ几C−DCRで解読され次いでタイミング信
号(カラムスイッチ制御信号)φrによって選択された
カラムアドレスにおけるメモリセルM−CELの記憶情
報がカラムスイッチc−sw、を介t、−C:1%ン入
出力MCDL、。
同期してアドレスバッフ アADBから送られてきたカ
ラムアドレス信号A 1 +1ないしAjはロウ・力2
ムデコーダ几C−DCRで解読され次いでタイミング信
号(カラムスイッチ制御信号)φrによって選択された
カラムアドレスにおけるメモリセルM−CELの記憶情
報がカラムスイッチc−sw、を介t、−C:1%ン入
出力MCDL、。
CDL、 に伝達される。
次にタイミング信号(データ出カバ、7ア及びメインア
ンプ制御信号)φopによってメインアンプ・データ出
力バッファMA&DOBが動作し、読み取った記憶情報
がチップの出力端子Doutに送り出される。なおこの
MA&DOBはiFキ込ミ時にはタイミング信号(デー
タ出力バッ7ア制御信号)φRWにより不動作にされる
。
ンプ制御信号)φopによってメインアンプ・データ出
力バッファMA&DOBが動作し、読み取った記憶情報
がチップの出力端子Doutに送り出される。なおこの
MA&DOBはiFキ込ミ時にはタイミング信号(デー
タ出力バッ7ア制御信号)φRWにより不動作にされる
。
書き込み動作
ズリチャージ、アドレッシング、センシング動作は前述
の読み出し動作と全く同じである。従って相補データ線
対D L t−t 、 D L t−1には入力書き込
み情報Dinの論理値Kかまわず本来書き込みを行なう
べきメモリセルの記憶情報が読み出される。この読み出
し情報は後述の書き込み動作によって無視されることに
なっているのでここまでの動作は実質的にはロウアドレ
スの選択が行なわれていると考えてよい。
の読み出し動作と全く同じである。従って相補データ線
対D L t−t 、 D L t−1には入力書き込
み情報Dinの論理値Kかまわず本来書き込みを行なう
べきメモリセルの記憶情報が読み出される。この読み出
し情報は後述の書き込み動作によって無視されることに
なっているのでここまでの動作は実質的にはロウアドレ
スの選択が行なわれていると考えてよい。
書き込み期間
読み出し動作と同様、タイミング信号(カラムスイッチ
制御信号)φrK同期して選択されたカラムに位置する
データ線対D L l−1、D L s−tがカラムス
イッチC−5W、を介してコモン入出力線CDL、、C
DL、に結合される。
制御信号)φrK同期して選択されたカラムに位置する
データ線対D L l−1、D L s−tがカラムス
イッチC−5W、を介してコモン入出力線CDL、、C
DL、に結合される。
次にタイミング信号(データ人カバッ7ア制御信号)φ
RWに同期してデータ人カパッファDIRから供給され
る相補書き込み入力信号dIn+diHがカラムスイッ
チC−S W、を介してメモリ・セルM−CELVc書
き込まれる。このとき、センスアンプ8A、も動作して
いるがデータ人力バッファDIRの出力インピーダンス
が低いので、カラムデータ線対DL1−1 + DL
1−1に現われる情報は入力Dinの情報によって決定
される。
RWに同期してデータ人カパッファDIRから供給され
る相補書き込み入力信号dIn+diHがカラムスイッ
チC−S W、を介してメモリ・セルM−CELVc書
き込まれる。このとき、センスアンプ8A、も動作して
いるがデータ人力バッファDIRの出力インピーダンス
が低いので、カラムデータ線対DL1−1 + DL
1−1に現われる情報は入力Dinの情報によって決定
される。
リフレッシェ動作
リフレッシ−はメモリセルM−CELに記憶された失な
われつつある情報を−Hカラム共通データ線DLに読み
出し、読み出した情報をセンスアンプSA、並びにアク
ティブリストア回路AR。
われつつある情報を−Hカラム共通データ線DLに読み
出し、読み出した情報をセンスアンプSA、並びにアク
ティブリストア回路AR。
によって回復したレベルにして再びメモリセルM−CE
Lに書き込むことによっズ行なわれる。従ってり7レツ
シ二の動作は読み出し動作で説明したところのロウアド
レッシングないしセンシング期間の動作と同様である。
Lに書き込むことによっズ行なわれる。従ってり7レツ
シ二の動作は読み出し動作で説明したところのロウアド
レッシングないしセンシング期間の動作と同様である。
ただしこの場合、カラムスイッチC−5W1は不動作に
して全カラム同時にかつ各ロク屓番にり7レツシユが行
なわれる。
して全カラム同時にかつ各ロク屓番にり7レツシユが行
なわれる。
〔2マット方式64に−D−RAM回路構成〕第5A図
は、約64にビットのメモリセルを、それぞれ128列
(ロウ)X256行(カラム)=32,768ビツト(
32にビット)の記憶容量を持つ2つのメそリセルマト
リクス(メモリアレイM−ARY、、M−ARY、)に
分けて配列したD−RAM回路構成図を示している。こ
の図における主要なブロックは実際の幾何学的な配置に
合わせて描かれている。
は、約64にビットのメモリセルを、それぞれ128列
(ロウ)X256行(カラム)=32,768ビツト(
32にビット)の記憶容量を持つ2つのメそリセルマト
リクス(メモリアレイM−ARY、、M−ARY、)に
分けて配列したD−RAM回路構成図を示している。こ
の図における主要なブロックは実際の幾何学的な配置に
合わせて描かれている。
各メモリアレイM−ARY、、M−ARY!のロウ系の
アドレス選択線(ワード線WL)には、ロウアドレス信
号Ao−A、に基づいて得られる211=128通りの
デコード出力信号が、各ロウデコーダ(兼ワードドライ
バ)R−DCR,、R−DCR,より印加される。
アドレス選択線(ワード線WL)には、ロウアドレス信
号Ao−A、に基づいて得られる211=128通りの
デコード出力信号が、各ロウデコーダ(兼ワードドライ
バ)R−DCR,、R−DCR,より印加される。
カラムデコーダC−DCRは、カラムアドレス信号A、
〜AIsに基づいて128通りのデコード出力信号を提
供する。このカラム選択用デコード出力信号は、左右の
メモリアレイ並びに各メモリアレイ内の隣り合う上下の
カラムに対して、すなわち合計4つのカラムに対して共
通である。
〜AIsに基づいて128通りのデコード出力信号を提
供する。このカラム選択用デコード出力信号は、左右の
メモリアレイ並びに各メモリアレイ内の隣り合う上下の
カラムに対して、すなわち合計4つのカラムに対して共
通である。
これら4つのカラムのうちいずれか1つを選択するため
に、アドレス信号A、およびA、が割り当てられる。例
えばA?は左右の選択、A、は上下の選択に割り当てら
れる。
に、アドレス信号A、およびA、が割り当てられる。例
えばA?は左右の選択、A、は上下の選択に割り当てら
れる。
アドレス信号A、、A、に基づいて4通りの組み合せに
解読するのがφyij信号発生回路φyij−8Gであ
り、その出力信号φyoolφy01+φ)l’IO+
φy11に基づいてカラムを切り換えるのがカラムスイ
ッチセレクタcsw−s、、csw−s、である。
解読するのがφyij信号発生回路φyij−8Gであ
り、その出力信号φyoolφy01+φ)l’IO+
φy11に基づいてカラムを切り換えるのがカラムスイ
ッチセレクタcsw−s、、csw−s、である。
このように、メモリプレイの力2ムを選択するためのデ
コーダは、カラムデコーダC−DCRおよびカラムスイ
ッチセレクタcsw−s、、csw−8,の2段に分割
される。デコーダを2段に分割したねらいは、まず第1
に、ICチップ内で無駄な空白部分が生じないようにす
ることにある。
コーダは、カラムデコーダC−DCRおよびカラムスイ
ッチセレクタcsw−s、、csw−8,の2段に分割
される。デコーダを2段に分割したねらいは、まず第1
に、ICチップ内で無駄な空白部分が生じないようにす
ることにある。
つまり、カラムデコーダC−DCRの左右一対の出力信
号線を担う比較的大きな面積を有するNORゲートの縦
方向の配列間隔(ピッチ)を、メモリセルのカラム配列
ピッチに合わせることにある。
号線を担う比較的大きな面積を有するNORゲートの縦
方向の配列間隔(ピッチ)を、メモリセルのカラム配列
ピッチに合わせることにある。
すなわち、デコーダを2段に分割することによって、前
記NORゲートを構成するトランジスタの数が低減され
、その占有面積を小さくできる。
記NORゲートを構成するトランジスタの数が低減され
、その占有面積を小さくできる。
デコーダを2段に分割した第2のねらいは、1つのアド
レス信号線に接続される前記NORゲートの数を減少さ
せることにより、1つのアドレス信号線の有する負荷を
軽くし、スイッチングスピードを向上させることにある
。
レス信号線に接続される前記NORゲートの数を減少さ
せることにより、1つのアドレス信号線の有する負荷を
軽くし、スイッチングスピードを向上させることにある
。
アドレスバッファADBは、マルチプレクスされたそれ
ぞれ8つの外部アドレス信号A0〜A、;A、〜A1g
を、それぞれ8種類の相補対アドレス信号(ao+a(
1)〜(a?+”−?)tCaas”−8)〜(aIl
l v ラ)に加工し、ICチップ内の動作に合わせた
タイミングφAR+φAeでデコーダ回路に送出する。
ぞれ8つの外部アドレス信号A0〜A、;A、〜A1g
を、それぞれ8種類の相補対アドレス信号(ao+a(
1)〜(a?+”−?)tCaas”−8)〜(aIl
l v ラ)に加工し、ICチップ内の動作に合わせた
タイミングφAR+φAeでデコーダ回路に送出する。
〔2マット方式64に−D−RAM回路動作〕2マット
方式64 k−D−RAMICおけるアドレス設定過程
の回路動作を、第5A図、第5B図に従って説明する。
方式64 k−D−RAMICおけるアドレス設定過程
の回路動作を、第5A図、第5B図に従って説明する。
まずロウ系のアドレスバッファ制御信号φARがハイレ
ベルに立上ることによって、ロウアドレス信号A、−A
、に対応した7種類の相補対ロウアドレス信号(al)
# ”−0) 〜(a@ + 86 )が、アドレス
バッファADHからロウアドレスIIR−ADLを介し
てロウデコーダR−DCR,、R−DCR。
ベルに立上ることによって、ロウアドレス信号A、−A
、に対応した7種類の相補対ロウアドレス信号(al)
# ”−0) 〜(a@ + 86 )が、アドレス
バッファADHからロウアドレスIIR−ADLを介し
てロウデコーダR−DCR,、R−DCR。
に印加される。
次にワード線制御信号φXがノ・イレペルに立上ること
によって、ロウデコーダR−DCR,,R−D CR,
がアクティブとなり、各メモリアレイM−ARY、、M
−ARY、のワード線WLのうちそれぞれ1本づつが選
択され、ノ・イレペルにされる。
によって、ロウデコーダR−DCR,,R−D CR,
がアクティブとなり、各メモリアレイM−ARY、、M
−ARY、のワード線WLのうちそれぞれ1本づつが選
択され、ノ・イレペルにされる。
次にカラム系のアドレスバッファ制御信号φムCがハイ
レベルに立上ることによって、カラムアドレス信号人、
〜A1.に対応した7種類の相補対カラムアドレス信号
(a、、 a、 ) 〜(a16〜a、、)がアドレス
バッファADBからカラムアドレス線C−ADLを介し
て力ジムデコーダC−DCRに印加される。
レベルに立上ることによって、カラムアドレス信号人、
〜A1.に対応した7種類の相補対カラムアドレス信号
(a、、 a、 ) 〜(a16〜a、、)がアドレス
バッファADBからカラムアドレス線C−ADLを介し
て力ジムデコーダC−DCRに印加される。
この結果カラムデコーダC−DCRの128対の出力信
号線のうち1対がハイレベルとなり、このハイレベル信
号がカラムスイッチセレクタC3W−s、、csw−s
、に印加される。
号線のうち1対がハイレベルとなり、このハイレベル信
号がカラムスイッチセレクタC3W−s、、csw−s
、に印加される。
次にカラムスイッチ制御信号φrがハイレベルに立上る
と、φyij信号発生回路φyij −8Gが動作可能
となる。
と、φyij信号発生回路φyij −8Gが動作可能
となる。
一方、すでにアドレス信号A、に対応した相補対信号(
a、、a、)はアドレスバッファ制御信号φ^Rがハイ
レベルになったときに、またアドレス信号A、に対応し
た相補対信号cas、as)はアドレスバッファ制御信
号φACがハイレベルになったときに、それぞれφy1
j信号発生回路φyij −8Gに印加されている。従
ってカラムスイッチ制御信号φYがハイレベルになると
、これとほぼ同時にφyij信号発生回路φyij −
S Gはカラムスイッチセレクタcsw−s、、csw
−s。
a、、a、)はアドレスバッファ制御信号φ^Rがハイ
レベルになったときに、またアドレス信号A、に対応し
た相補対信号cas、as)はアドレスバッファ制御信
号φACがハイレベルになったときに、それぞれφy1
j信号発生回路φyij −8Gに印加されている。従
ってカラムスイッチ制御信号φYがハイレベルになると
、これとほぼ同時にφyij信号発生回路φyij −
S Gはカラムスイッチセレクタcsw−s、、csw
−s。
に信号を送出する。
このようにして、カラムスイッチC−5W、。
C−5W、における合計512のトランジスタ対のうち
一対が選択され、メモリアレイ内の一対のデータ線DL
がコモンデータ線CDLに接続される。
一対が選択され、メモリアレイ内の一対のデータ線DL
がコモンデータ線CDLに接続される。
〔2マット方式D−RAMICレイアウトパターン〕
一個のICチップの中でメモリアレイが2つに分けられ
たいわゆる2マット方式のD−RAMICレイアウトパ
ターンを第6図に従って説明する。
たいわゆる2マット方式のD−RAMICレイアウトパ
ターンを第6図に従って説明する。
まず、複数のメモリセルによって構成された2つのメモ
リアレイM−ARY、、M−ARY、は互いに離間して
ICチップの中に配置されている。
リアレイM−ARY、、M−ARY、は互いに離間して
ICチップの中に配置されている。
このM−ARY1とM−ARY、との間のICチップ中
央部に共通のカラムデコーダC−DCRが配置されてい
る。
央部に共通のカラムデコーダC−DCRが配置されてい
る。
M−ARY、のためのカラムスイ、ツチC−5W。
および複数のダミーセルから成るダミーアレイD−AR
Y、はM−ARY!どC−DCR,との間に配置されて
いる。
Y、はM−ARY!どC−DCR,との間に配置されて
いる。
一方、M−ARY、のための力2ムスイッチC−5Wt
および複数のダミーセルから成るダミーアレイD−AR
Y、は、M−ARY、とC−DCRとの間に配置されて
いる。
および複数のダミーセルから成るダミーアレイD−AR
Y、は、M−ARY、とC−DCRとの間に配置されて
いる。
センスアングSA、、SA、は雑音、例えばC−DCR
に印加される信号によって誤動作しないようにするため
、また配線のレイアウトを容易にするためにICチップ
の左端部、右端部にそれぞれ配置されている。
に印加される信号によって誤動作しないようにするため
、また配線のレイアウトを容易にするためにICチップ
の左端部、右端部にそれぞれ配置されている。
ICチップの上部右側には、データ入カバッファDIB
、リード・ライト信号発生回路R/W−8GおよびRA
S系信号発生回路SG、が配置されている。そして、こ
れらの回路に近接してRAS信号印加パッドP−RAS
、WE信号印加バッドP−WE、データ信号印加パッド
P−Dinが配置されている。
、リード・ライト信号発生回路R/W−8GおよびRA
S系信号発生回路SG、が配置されている。そして、こ
れらの回路に近接してRAS信号印加パッドP−RAS
、WE信号印加バッドP−WE、データ信号印加パッド
P−Dinが配置されている。
一方、ICチップの上部右側には、データ出力バッ7ア
DOB、CAS信号発生回路CAS−8CrおよびCA
S系信号発生回路SG、が配置されている。そして、こ
れらの回路に近接してVSSSS電圧供給パッドVss
、CAS信号印加バッドP−CAS、データ信号取り出
しバッドP Doutおよびアドレス信号A、供給パ
ッドD−A、が配置されている。
DOB、CAS信号発生回路CAS−8CrおよびCA
S系信号発生回路SG、が配置されている。そして、こ
れらの回路に近接してVSSSS電圧供給パッドVss
、CAS信号印加バッドP−CAS、データ信号取り出
しバッドP Doutおよびアドレス信号A、供給パ
ッドD−A、が配置されている。
RAS系信号発生回路SG、とCAS系信号発生回路8
G、との間にはメインアンプMAが配置されている。
G、との間にはメインアンプMAが配置されている。
RAS系信号発生回路SG、、CAS系信号発生回路S
G、あるいはメインアンプMAのように占有面積の大き
い回路の上部にはVBB発生回路V、、−Gが配置され
ている。なぜならば、VBB−Gは少数キャリアを発生
し、この少数キャリアによってM−A几Y、、M−AR
Y、を構成するメモリセルが不所望な情報反転をこうむ
る危険がある。それゆえ、これを防止するためにVBB
発生回路vn n G ハ上述シ?、: ヨ5 K
M A RY t 。
G、あるいはメインアンプMAのように占有面積の大き
い回路の上部にはVBB発生回路V、、−Gが配置され
ている。なぜならば、VBB−Gは少数キャリアを発生
し、この少数キャリアによってM−A几Y、、M−AR
Y、を構成するメモリセルが不所望な情報反転をこうむ
る危険がある。それゆえ、これを防止するためにVBB
発生回路vn n G ハ上述シ?、: ヨ5 K
M A RY t 。
M−ARY、からできるだけ離れた位置に配置されてい
る。
る。
ICチップの下部左側にM−ARY、のためのロウデコ
ーダR−DCR,が配置されている。そして、とのR−
DCR,に近接してアドレス信号供給バッドP−A0.
P−A、、P−A、およびVCCCC電圧供給バッド−
V ccが配置されている。
ーダR−DCR,が配置されている。そして、とのR−
DCR,に近接してアドレス信号供給バッドP−A0.
P−A、、P−A、およびVCCCC電圧供給バッド−
V ccが配置されている。
一方、ICチップの下部右側には、M−ARY。
のためのロウデコーダR−DCR,が配置されている。
そして、このロウデコーダR,−DCR,に近接してア
ドレス信号印加パッドP−A、、P−A4.P−A、、
P−A、が配置されている。
ドレス信号印加パッドP−A、、P−A4.P−A、、
P−A、が配置されている。
そして、R−DCR,とR−DCR,との間にはアドレ
スバッファADBが配置されている。
スバッファADBが配置されている。
〔8マット方式64に−D−RAM回路構成〕第7A図
は、約64にビットのメモリセルを、それぞれ128列
(ロウ)×64行(カラム)=8.192ビツト(8に
ビット)の記憶容量を持つ8つのメモリセルマトリクス
(メモリアレイM−ARY1〜8)に分けて配列したD
−RAM回路構成図を示している。この図における主要
なブロックは実際の幾何学的な配置に合わせて描かれて
いる。
は、約64にビットのメモリセルを、それぞれ128列
(ロウ)×64行(カラム)=8.192ビツト(8に
ビット)の記憶容量を持つ8つのメモリセルマトリクス
(メモリアレイM−ARY1〜8)に分けて配列したD
−RAM回路構成図を示している。この図における主要
なブロックは実際の幾何学的な配置に合わせて描かれて
いる。
各メモリアレイM−ARYl〜8のロウ系のアドレス選
択線(ワード線WL)Kは、アドレス信号A0〜A6に
基づいて得られる2’=128通りのデコード出力信号
が印加される。
択線(ワード線WL)Kは、アドレス信号A0〜A6に
基づいて得られる2’=128通りのデコード出力信号
が印加される。
この際、ワード線WLの配線長を短くするために、つま
りワード線WL上の信号伝達の伝播遅延時間を小さくす
るために、合計4つのロウデコーダ(兼ワードドライノ
リRDCRI〜4がそれぞれ2つのメモリアレイの間に
配置されている。
りワード線WL上の信号伝達の伝播遅延時間を小さくす
るために、合計4つのロウデコーダ(兼ワードドライノ
リRDCRI〜4がそれぞれ2つのメモリアレイの間に
配置されている。
カラムデコーダC−DCRは、アドレス信号A、〜A1
1lK基づいて128通りのデコード出力信号を提供す
る。このカラム選択用デコード出力信号は、左右のメモ
リアレイ並びに各メモリアレイ内の隣り合う上下のカラ
ムに対して、すなわち合計4つのカラムに対して共通で
ある。
1lK基づいて128通りのデコード出力信号を提供す
る。このカラム選択用デコード出力信号は、左右のメモ
リアレイ並びに各メモリアレイ内の隣り合う上下のカラ
ムに対して、すなわち合計4つのカラムに対して共通で
ある。
これら4つのカラムのうちいずれか1つを選択するため
に、アドレス信号A、およびA8が割り当てられる。例
えばA、は左右の選択、A8は上下の選択に割り当てら
れる。
に、アドレス信号A、およびA8が割り当てられる。例
えばA、は左右の選択、A8は上下の選択に割り当てら
れる。
アドレス信号A、、A、に基づいて4通りの組み合せに
解読するのがφyij信号発生回路φyij−8Gであ
り、その出力信号φ700mφy01tφYIO#φy
t1に基づいてカラムを切り換えるのがカラムスイッチ
セレクタcsw−sl、csw−8,である。
解読するのがφyij信号発生回路φyij−8Gであ
り、その出力信号φ700mφy01tφYIO#φy
t1に基づいてカラムを切り換えるのがカラムスイッチ
セレクタcsw−sl、csw−8,である。
このように、メモリアレイのカラムを選択するためのデ
コーダは、カラムデコーダC−DCRおよびカラムスイ
ッチセレクタcsw−s、、csw−8,の2段に分割
される。デコーダを2段に分割したねらいは、まず第1
K、ICチップ内で無駄な空白部分が生じないようにす
ることKある。
コーダは、カラムデコーダC−DCRおよびカラムスイ
ッチセレクタcsw−s、、csw−8,の2段に分割
される。デコーダを2段に分割したねらいは、まず第1
K、ICチップ内で無駄な空白部分が生じないようにす
ることKある。
つまり、カラムデコーダC−DCRの左右一対の出力信
号線を担う比較的大きな面積を有するNORゲートの縦
方向の配列間隔(ピッチ)を、メモリセルのカラム配列
ピッチに合わせることにある。
号線を担う比較的大きな面積を有するNORゲートの縦
方向の配列間隔(ピッチ)を、メモリセルのカラム配列
ピッチに合わせることにある。
すなわち、デコーダを2段に分割することKよって、前
記NORゲートを構成するトランジスタの数が低減され
、その占有面積を小さくできる。
記NORゲートを構成するトランジスタの数が低減され
、その占有面積を小さくできる。
デコーダを2段に分割した第2のねらいは、1つのアド
レス信号線に接続される前記NORゲートの数を減少さ
せることにより、1つのアドレス信号線の有する負荷を
軽くし、スイッチングスピードを向上させることKある
。
レス信号線に接続される前記NORゲートの数を減少さ
せることにより、1つのアドレス信号線の有する負荷を
軽くし、スイッチングスピードを向上させることKある
。
アドレスバッファADBは、マルチプレクスされたそれ
ぞれ8つの外部アドレス信号A0〜A、;A@〜A、s
を、それぞれ8種類の相補対アドレス信号(aO+aO
)〜(a?+”−?);(aa+88)〜(alll、
弓)K加工し、ICチップ内の動作に合わせたタイミン
グφλR1φACでデコーダ回路に送出する。
ぞれ8つの外部アドレス信号A0〜A、;A@〜A、s
を、それぞれ8種類の相補対アドレス信号(aO+aO
)〜(a?+”−?);(aa+88)〜(alll、
弓)K加工し、ICチップ内の動作に合わせたタイミン
グφλR1φACでデコーダ回路に送出する。
ところで、上記相補対アドレス信号(ao。
6)〜(a、z a? )および(382石)〜(aI
s * ars )は依然としてマルチブレクスされた
ままである。その主な理由の一つは、アドレスバッファ
を、アドレス信号A0〜A、とA6〜AI。
s * ars )は依然としてマルチブレクスされた
ままである。その主な理由の一つは、アドレスバッファ
を、アドレス信号A0〜A、とA6〜AI。
とに対して共用することによって、アドレスバッファ数
を16個でなく8個に節約することにあり、もう一つの
理由は次の説明から明らかとなろう。
を16個でなく8個に節約することにあり、もう一つの
理由は次の説明から明らかとなろう。
図中中央では、8種類の相補対アドレス信号線(カラム
・ロウアドレス線CL−ADL)が縦方向に走っている
(実際にはカラムデコーダC−DCRのほぼ中央を通り
抜けている)。これらのアドレス信号線は、ロウ選択用
アドレス信号A、〜A、およびカラム選択用アドレス信
号A B = A 1 Hに対して共通に使用されるの
で、独立にした場合に比べて配線数並びに占有面積が半
分に低減されている。
・ロウアドレス線CL−ADL)が縦方向に走っている
(実際にはカラムデコーダC−DCRのほぼ中央を通り
抜けている)。これらのアドレス信号線は、ロウ選択用
アドレス信号A、〜A、およびカラム選択用アドレス信
号A B = A 1 Hに対して共通に使用されるの
で、独立にした場合に比べて配線数並びに占有面積が半
分に低減されている。
上記カラム・ロウアドレス線CB−ADLは、メモリア
レイの1列目と2列目の間および3列目と4列目の間付
近で、カラム・ロウ切換スイッチC/R−8W、および
C/R,−8W、を介して左右両方向に分岐されるとと
もに、ロウデコーダR−DCR1〜4に接続される。
レイの1列目と2列目の間および3列目と4列目の間付
近で、カラム・ロウ切換スイッチC/R−8W、および
C/R,−8W、を介して左右両方向に分岐されるとと
もに、ロウデコーダR−DCR1〜4に接続される。
上記カラム・ロウ切換スイッチC/R−8W、。
C/R−8W、は相補対ロウアドレス信号(a6゜6)
〜(a6 # ’−6)のみを通すようにロウ系のタイ
ミング信号φxy (カラム・ロウ切換スイッチ制御信
号)で制御される。また、カラムデコーダC−DCRそ
のものの動作は、カラム系のタイミング信号φdt (
カラムデコーダ制御信号)によって制御されるので、マ
ルチプレクスされた相補対カラムアドレス信号(a9
+ 石)〜(aIs 1昂)は、相補対ロウアドレス信
号(”Or ’−0)〜(aseae)と区分されてい
る。
〜(a6 # ’−6)のみを通すようにロウ系のタイ
ミング信号φxy (カラム・ロウ切換スイッチ制御信
号)で制御される。また、カラムデコーダC−DCRそ
のものの動作は、カラム系のタイミング信号φdt (
カラムデコーダ制御信号)によって制御されるので、マ
ルチプレクスされた相補対カラムアドレス信号(a9
+ 石)〜(aIs 1昂)は、相補対ロウアドレス信
号(”Or ’−0)〜(aseae)と区分されてい
る。
以下余白
〔8マット方式64に−D−RAM回路動作〕8マット
方式64に−D−RAMKおけるアドレス設定過程の回
路動作を、第7A図、第7B図に従って説明する。
方式64に−D−RAMKおけるアドレス設定過程の回
路動作を、第7A図、第7B図に従って説明する。
ロウ系のアドレスバッファ制御信号φムRがハイレベル
に立上ることによって、アドレス信号A0〜A、に対応
した8種類の相補対ロウアドレス信号(a、%a、)〜
(a、〜a?)がアドレスバッファADBからカラム・
ロウアドレス線0R−ADLに送出される。
に立上ることによって、アドレス信号A0〜A、に対応
した8種類の相補対ロウアドレス信号(a、%a、)〜
(a、〜a?)がアドレスバッファADBからカラム・
ロウアドレス線0R−ADLに送出される。
このとき、カラム・ロウ切換スイッチC/R−8W、、
C/R−、SW、は共にハイレベル状態のカラム・ロウ
切換スイッチ制御信号φxyを受けている。
C/R−、SW、は共にハイレベル状態のカラム・ロウ
切換スイッチ制御信号φxyを受けている。
従って上記相補対ロウアドレス信号(”0*aO)〜(
a、、ao)はカラム・ロウ切換スイッチC/R−8W
、およびロウアドレス線几−ADL、を介してロウデコ
ーダ几−DCR,,R−DCR,に印加されるとともに
1カラム・ロウ切換スイッチC/R−SW、およびロウ
アドレス線孔−ADL、を介してロウデコーダR−DC
R,,几−DCR,に印加される。
a、、ao)はカラム・ロウ切換スイッチC/R−8W
、およびロウアドレス線几−ADL、を介してロウデコ
ーダ几−DCR,,R−DCR,に印加されるとともに
1カラム・ロウ切換スイッチC/R−SW、およびロウ
アドレス線孔−ADL、を介してロウデコーダR−DC
R,,几−DCR,に印加される。
次にワード線制御信号φXがハイレベルに立上ることに
よって4つのロウデコーダR−DCR,〜4がアクティ
ブとなり、各メモリアレイM −A RY。
よって4つのロウデコーダR−DCR,〜4がアクティ
ブとなり、各メモリアレイM −A RY。
〜、のワード線WLのうちそれぞれ1本づつが選択され
、ハイレベル圧される。
、ハイレベル圧される。
次にカラム系のアドレスバッファ制御信号φムCがハイ
レベルに立上ることによってアドレス信号A、〜A4に
対応【7た8種類の相補対カラムアドレス信号(ase
”s)〜(aIs * ”II )がアドレスバッファ
ADBからカラム・ロウアドレス線CR−A D Lに
送出される。
レベルに立上ることによってアドレス信号A、〜A4に
対応【7た8種類の相補対カラムアドレス信号(ase
”s)〜(aIs * ”II )がアドレスバッファ
ADBからカラム・ロウアドレス線CR−A D Lに
送出される。
このときカラム・ロウ切換スイッチC/R−8W、、C
/R−8W、は既KOFFとなっているので、相補対カ
ラムアドレス信号(a@1a11)〜(aII + J
5 )がロウデコーダ几−DCHに印加されることはな
い。
/R−8W、は既KOFFとなっているので、相補対カ
ラムアドレス信号(a@1a11)〜(aII + J
5 )がロウデコーダ几−DCHに印加されることはな
い。
次にカラムスイッチ制御信号φYがハイレベルに立上る
と、φyij信号発生回路φyij−8Gが動作可能と
なる。一方、すでにアドレス信号A。
と、φyij信号発生回路φyij−8Gが動作可能と
なる。一方、すでにアドレス信号A。
に対応した相補対信号(a、、a、)はアドレスバッフ
ァ制御信号φムRがハイレベルになったときに、またア
ドレス信号A、に対応した相補対信号(a、。
ァ制御信号φムRがハイレベルになったときに、またア
ドレス信号A、に対応した相補対信号(a、。
”s)はアドレスバッファ制御信号φ人Cがノーイレベ
ルになったときに、それぞれφyij信号発生回路φy
ij−8Gに印加されている。従ってカラムスイッチ制
御信号φyがハイレベルに立上ると、これとほぼ同時に
φyij信号発生回路φyij−8Gはカラムスイッチ
セレクタcsw−si、csw−s。
ルになったときに、それぞれφyij信号発生回路φy
ij−8Gに印加されている。従ってカラムスイッチ制
御信号φyがハイレベルに立上ると、これとほぼ同時に
φyij信号発生回路φyij−8Gはカラムスイッチ
セレクタcsw−si、csw−s。
に信号を送出する。
このようにして、カラムスイッチc−sw、、c−8W
、における合計512のトランジスタ対のうち一対が選
択され、メモリアレイ内の一対のデータ線DLがコモン
データ線CDLK接続される。
、における合計512のトランジスタ対のうち一対が選
択され、メモリアレイ内の一対のデータ線DLがコモン
データ線CDLK接続される。
〔8マット方式D−RAMICレイアウトパターン〕−
個のICチップの中で、メモリアレイが8つに分けられ
たいわゆる8マット方式のD−RAMICレイアウトパ
ターンを第8図に従って説明する。
個のICチップの中で、メモリアレイが8つに分けられ
たいわゆる8マット方式のD−RAMICレイアウトパ
ターンを第8図に従って説明する。
第8図に示したように複数のメそりセルM−CELによ
って構成された8つのメモリアレイM−ARY、〜M−
ARY、は互いに分離してICチップの中に配置されて
いる。
って構成された8つのメモリアレイM−ARY、〜M−
ARY、は互いに分離してICチップの中に配置されて
いる。
M−ARY、 とM−ARY、との間にはC−DCR
の一部であるところのカラムデコーダC−DCR,が配
置され、そして、さらにM−ARY、とC−DCR8と
の間KFiM−AR,Y、のためのダミーアレイD−A
RY、およびC−5W1の一部であるところのカラムス
イッチC−SW、1が配置されている。一方、M−AR
Y、とC−DCR,との間にはM−ARY、のためのダ
ミーアレイD −A BY、およびC−5W、の一部で
あるところのカラムスイ、チC−5W□が配置されてい
る。
の一部であるところのカラムデコーダC−DCR,が配
置され、そして、さらにM−ARY、とC−DCR8と
の間KFiM−AR,Y、のためのダミーアレイD−A
RY、およびC−5W1の一部であるところのカラムス
イッチC−SW、1が配置されている。一方、M−AR
Y、とC−DCR,との間にはM−ARY、のためのダ
ミーアレイD −A BY、およびC−5W、の一部で
あるところのカラムスイ、チC−5W□が配置されてい
る。
M−ARY、とM−ABY4との間にはC−DCRの一
部であるところのカラムデコーダC−DCR1が配置さ
れ、そして、さらにM−ARY、とC−DCR,との間
KM−ARY1のためのダミーアレイD−ARY、およ
びC−8W、の一部であるところのカラムスイッチC−
S W、、が配置されている。
部であるところのカラムデコーダC−DCR1が配置さ
れ、そして、さらにM−ARY、とC−DCR,との間
KM−ARY1のためのダミーアレイD−ARY、およ
びC−8W、の一部であるところのカラムスイッチC−
S W、、が配置されている。
一方、M−ARY、とC−D CR,との間にはM−A
BY4の之めのダミーアレイ1)−ABY4およびC−
5W、の一部であるところのカラムスイッチC−5W□
が配置されている。
BY4の之めのダミーアレイ1)−ABY4およびC−
5W、の一部であるところのカラムスイッチC−5W□
が配置されている。
M−ARY、とM−ARY、との間にはC−DCRの一
部であるところのカラムデコーダC−DCR5が配置さ
れ、そして、さらにM−ABY。
部であるところのカラムデコーダC−DCR5が配置さ
れ、そして、さらにM−ABY。
とC−DCR3との間にM−ARY、のためのD−AI
FLY、およびC−8Wlの一部であるところのカラム
スイッチC−5W、、が配置されている。
FLY、およびC−8Wlの一部であるところのカラム
スイッチC−5W、、が配置されている。
一方、M−ARY、とC−DCR,との間にM−ARY
、のためのダミーアレイD−ARY、およびC−5W、
の一部であるところのカラムスイッチC−5W、、が配
置されている。
、のためのダミーアレイD−ARY、およびC−5W、
の一部であるところのカラムスイッチC−5W、、が配
置されている。
M−ARY、とM−ABY、との間にはC−DCFLの
一部であるところのカラムデコーダC−DCR4が配置
され、そしてさらにM−ABYマとC−DCR4との間
にはM−AH,Y、のためのダミーアレイD −A R
Y、およびC−5W、の一部であるところのカラムスイ
ッチC−5W14が配置されている。一方、M −A
RY、とC−DCR。
一部であるところのカラムデコーダC−DCR4が配置
され、そしてさらにM−ABYマとC−DCR4との間
にはM−AH,Y、のためのダミーアレイD −A R
Y、およびC−5W、の一部であるところのカラムスイ
ッチC−5W14が配置されている。一方、M −A
RY、とC−DCR。
との間にはM−ARY、のためのダミーアレイD−AB
Y、およびC−5W、の一部であるところのカラムスイ
ッチC−5W、、が配置されている。
Y、およびC−5W、の一部であるところのカラムスイ
ッチC−5W、、が配置されている。
M−ARY、とM−AH,Y、との間にはそれらのため
のロウデコーダR−DCR,が、M−ARY、とM−A
RY、との間にはそれらのためのロウデコーダR−DC
R,が、M−ARY、とM−ARY、との間にはそれら
の九めのロウデコーダR−DCR,が、そしてM−AR
Y、とM−ARY、との間にはそれらのためのロウデコ
ーダR,−D CR,がそれぞれ配置されている。
のロウデコーダR−DCR,が、M−ARY、とM−A
RY、との間にはそれらのためのロウデコーダR−DC
R,が、M−ARY、とM−ARY、との間にはそれら
の九めのロウデコーダR−DCR,が、そしてM−AR
Y、とM−ARY、との間にはそれらのためのロウデコ
ーダR,−D CR,がそれぞれ配置されている。
C−DCR,、、C−DCR,、R−DCR,およびR
−DCR,によって取り囲まれ次位置にカラム・ロウ切
換スイッチC/R−8W1が配置されている。
−DCR,によって取り囲まれ次位置にカラム・ロウ切
換スイッチC/R−8W1が配置されている。
一方、C−DCR3,C−DCR4,R−DCR,およ
びR−DCR,によって取シ囲まれた位置にカラム・ロ
ウ切換スイッチC/R−8W、が配置されている。
びR−DCR,によって取シ囲まれた位置にカラム・ロ
ウ切換スイッチC/R−8W、が配置されている。
M−ARY、〜M−ARY、のためのセンスアンプSA
、−8A、は雑音、例えばC−DCR。
、−8A、は雑音、例えばC−DCR。
〜C−DC几、に印加される信号によって誤動作しない
ようにするため、また配線レイアウトを容易にする念め
にICチップの左端および右端部に配置されている。
ようにするため、また配線レイアウトを容易にする念め
にICチップの左端および右端部に配置されている。
ICチップの上部左側には、データ入カバノ7アDIB
、!J−ド・ライト信号発生回路R,/W−8G、RA
S信号発生回路RAS−8GおよびRAS系信号発生回
路8G、が配置されている。そして、これらの回路に近
接してRAS信号印加パデータ信号印加パッドp−Di
nが配置されている。
、!J−ド・ライト信号発生回路R,/W−8G、RA
S信号発生回路RAS−8GおよびRAS系信号発生回
路8G、が配置されている。そして、これらの回路に近
接してRAS信号印加パデータ信号印加パッドp−Di
nが配置されている。
一方、ICチップの上部右側においては、データ出力バ
ッ7アDOB 、CAS信号発生回路CAS−8Gおよ
びCAS系信号発生回路SGtが配置されている。そし
て、これらの回路に近接してVSSSS電圧供給バッド
Vss、CAS信号印加パッドP−CAS、データ信号
取り出しパッドP−Doutおよびアドレス信号A6の
印加バッドD−A、が配置されている。
ッ7アDOB 、CAS信号発生回路CAS−8Gおよ
びCAS系信号発生回路SGtが配置されている。そし
て、これらの回路に近接してVSSSS電圧供給バッド
Vss、CAS信号印加パッドP−CAS、データ信号
取り出しパッドP−Doutおよびアドレス信号A6の
印加バッドD−A、が配置されている。
RAS系信号発生回路SG、 とCAS系信号発生回路
8G、との間にはメインアンプMAが配置されている。
8G、との間にはメインアンプMAが配置されている。
RAS系信号発生回路SG、、CAS系信号発生回路S
G、iるいはメインMAのように占有面積の大きい回路
の上部にはVBB発生回路vBB−Gが配置されている
。なぜならば、vBB−eは少数キャリアを発生し、こ
の少数キャリアG(よってM−ARY、、M−ARY、
を構成するメモリセルが不所望な情報反転をこうむる危
険がある。
G、iるいはメインMAのように占有面積の大きい回路
の上部にはVBB発生回路vBB−Gが配置されている
。なぜならば、vBB−eは少数キャリアを発生し、こ
の少数キャリアG(よってM−ARY、、M−ARY、
を構成するメモリセルが不所望な情報反転をこうむる危
険がある。
それゆえ、これを防止するためにVBB発生回路VBB
−Gは上述したようにM−ARY、、M−ABY、から
できるだけ離れた位置に配置されている。
−Gは上述したようにM−ARY、、M−ABY、から
できるだけ離れた位置に配置されている。
ICチップの下部には、C−DCR4に近接してアドレ
スバッフ7ADBが配置されている。そして、特にその
ICチップの下部左側には、アドレス信号供給パッドP
−A、 、 P−A、 、 P−A。
スバッフ7ADBが配置されている。そして、特にその
ICチップの下部左側には、アドレス信号供給パッドP
−A、 、 P−A、 、 P−A。
およびVCCCC電圧供給バラドルccが配置されてい
る。一方、そのICチップの下部右側釦は、アドレス信
号供給パッドP−A、、P−A、、P−A、、P−A、
が配置されている。
る。一方、そのICチップの下部右側釦は、アドレス信
号供給パッドP−A、、P−A、、P−A、、P−A、
が配置されている。
第9因は一個のメモリセルM−CELの素子構造を示す
斜断面図であり、1はP型半導体基板、2は比較的厚い
絶縁膜(以下フィールド絶縁膜という)、3は比較的薄
い絶縁膜(以下ゲート絶縁膜という)、4および5はN
+型半導体領域、6は第1多結晶シリコン層、7はN型
表面反転層、8は第2多結晶シリコン層、9はP2O(
IJン・シリケート・ガラス)層、10はアルミニウム
層を示す。
斜断面図であり、1はP型半導体基板、2は比較的厚い
絶縁膜(以下フィールド絶縁膜という)、3は比較的薄
い絶縁膜(以下ゲート絶縁膜という)、4および5はN
+型半導体領域、6は第1多結晶シリコン層、7はN型
表面反転層、8は第2多結晶シリコン層、9はP2O(
IJン・シリケート・ガラス)層、10はアルミニウム
層を示す。
一個のメモリセルM−CEL中のMISFETQMは、
その基板、ソース領域、ドレイン領域。
その基板、ソース領域、ドレイン領域。
ゲート絶縁膜およびゲート電極が上述のP型半導体基板
1.N+型半導体領域4.N生型半導体領域5.ゲート
絶縁膜3およびfIc2多結晶シリコン層8によってそ
れぞれ構成される。第2多結晶シリコン層8は、例えば
第4A図に示したワード線WL、〜、として使用される
。N+型半導体領域5に接続されたアルミニウム層10
は例えば第4A図に示したデータ線DL、〜、として使
用される。
1.N+型半導体領域4.N生型半導体領域5.ゲート
絶縁膜3およびfIc2多結晶シリコン層8によってそ
れぞれ構成される。第2多結晶シリコン層8は、例えば
第4A図に示したワード線WL、〜、として使用される
。N+型半導体領域5に接続されたアルミニウム層10
は例えば第4A図に示したデータ線DL、〜、として使
用される。
一方、メモリセルM −CE L中の記憶用キャパシタ
C3は、一方の電極、誘電体層および他方の電極が、第
1多結晶シリコン層7.ゲート絶縁膜3およびN型表面
反転層7によってそれぞれ構成される。すなわち、第1
多結晶シリコン層6には電源電圧VCCが印加されてい
るため、この電源電圧VCCはゲート絶縁膜3を介して
の電界効果によってP型半導体基板1の表面にN型表面
反転層7を誘起せしめる〇 〔ダミーセルの素子構造〕 第10図は一個のダミーセルD−CELの素子構造を示
す斜断面図である。第10図において、特に、11〜1
4はN+型半導体領域、15は第1多結晶シリコン層、
16はN型表面反転層、17および18は第2多結晶シ
リコン層、19はアルミニウム層を示す〇 −個のダミーセルD−CEL中のMISFETQ n
+は、その基板、ドレイン領域、ソース領域。
C3は、一方の電極、誘電体層および他方の電極が、第
1多結晶シリコン層7.ゲート絶縁膜3およびN型表面
反転層7によってそれぞれ構成される。すなわち、第1
多結晶シリコン層6には電源電圧VCCが印加されてい
るため、この電源電圧VCCはゲート絶縁膜3を介して
の電界効果によってP型半導体基板1の表面にN型表面
反転層7を誘起せしめる〇 〔ダミーセルの素子構造〕 第10図は一個のダミーセルD−CELの素子構造を示
す斜断面図である。第10図において、特に、11〜1
4はN+型半導体領域、15は第1多結晶シリコン層、
16はN型表面反転層、17および18は第2多結晶シ
リコン層、19はアルミニウム層を示す〇 −個のダミーセルD−CEL中のMISFETQ n
+は、その基板、ドレイン領域、ソース領域。
ゲート絶縁膜およびゲート電極がP型半導体基板1、N
+型半導体領域11.N+型半導体領域12゜ゲート絶
縁膜3および第2多結晶シリコン層17によってそれぞ
れ構成される。そして、この第2多結晶シリコン層17
は、例えば第4A図に示したダミーワード線DWL、〜
tとしてP型半導体基板1上に延びている。N+型半導
体領域に接続され次アルミニウム層19は、例えば第4
A図に示したダミーデータ線DL、〜、としてP型半導
体基板1上に延びている。
+型半導体領域11.N+型半導体領域12゜ゲート絶
縁膜3および第2多結晶シリコン層17によってそれぞ
れ構成される。そして、この第2多結晶シリコン層17
は、例えば第4A図に示したダミーワード線DWL、〜
tとしてP型半導体基板1上に延びている。N+型半導
体領域に接続され次アルミニウム層19は、例えば第4
A図に示したダミーデータ線DL、〜、としてP型半導
体基板1上に延びている。
ダミーセルD−CEL中のM I 8 F E T Q
D 2はその基板、ドレイン領域、ソース領域、ゲー
ト絶縁膜およびゲート電極がP型半導体領域1 、 N
+型半導体領域13.N+型半導体領域14.ゲート絶
縁膜3および第2多結晶シリコン層18によってそれぞ
れ構成される。そして、この多結晶シリコン層18には
、例えば第4A図のダミーセルD−CEL内に図示し九
ディスチャージ信号φdcが印加される。アルミニウム
配線層を介して第2多結晶シリコン層24とN中型半導
体領域22とを接続すると第2多結晶シリコン層24と
そのアルミニウム配線層とのコンタクトエリアが必要で
あり、配線密度を向上させることができない。したがっ
て、配線密度を向上させるために上述した接続手段が採
用されている。
D 2はその基板、ドレイン領域、ソース領域、ゲー
ト絶縁膜およびゲート電極がP型半導体領域1 、 N
+型半導体領域13.N+型半導体領域14.ゲート絶
縁膜3および第2多結晶シリコン層18によってそれぞ
れ構成される。そして、この多結晶シリコン層18には
、例えば第4A図のダミーセルD−CEL内に図示し九
ディスチャージ信号φdcが印加される。アルミニウム
配線層を介して第2多結晶シリコン層24とN中型半導
体領域22とを接続すると第2多結晶シリコン層24と
そのアルミニウム配線層とのコンタクトエリアが必要で
あり、配線密度を向上させることができない。したがっ
て、配線密度を向上させるために上述した接続手段が採
用されている。
上述したキャパシタCBIIの他方の電極は半導体基板
1表面に形成される反転層によって構成される。この反
転層は第2多結晶シリコン層25に供給される電圧によ
って形成される。そして、第11図忙示していないが、
この反転層は、半導体基板1内に形成された第4A図の
アクティブリストア制御信号φrsが印加されるところ
のN+型半導体領域につながる。
1表面に形成される反転層によって構成される。この反
転層は第2多結晶シリコン層25に供給される電圧によ
って形成される。そして、第11図忙示していないが、
この反転層は、半導体基板1内に形成された第4A図の
アクティブリストア制御信号φrsが印加されるところ
のN+型半導体領域につながる。
第2多結晶シリコン層26は第4A図に示したキャパシ
タCBI!の一方の電極であり、その一部はキャパシタ
CBIIと同様に第4A図に示したMISFETQss
のソース領域に直接接続され、また他の一部#:1M
l8PETQsyのゲート電極に連続的に接続されてい
る。
タCBI!の一方の電極であり、その一部はキャパシタ
CBIIと同様に第4A図に示したMISFETQss
のソース領域に直接接続され、また他の一部#:1M
l8PETQsyのゲート電極に連続的に接続されてい
る。
〔周辺回路(アクティブリストア)の一部素子構造〕第
11図はメモリアレイM−ARYの周辺に形成され念周
辺回路、例えば第4A図に示したアクティブリストアA
R,中の一部素子構造を示す一部斜断面図である。第4
1図において、特に20〜23はN+型半導体領域、2
4〜27は第2多結晶シリコン層、28はアルミニウム
層を示す。
11図はメモリアレイM−ARYの周辺に形成され念周
辺回路、例えば第4A図に示したアクティブリストアA
R,中の一部素子構造を示す一部斜断面図である。第4
1図において、特に20〜23はN+型半導体領域、2
4〜27は第2多結晶シリコン層、28はアルミニウム
層を示す。
第4A図に示したアクティブリストアAR1中のMIS
FETQsaFi、その基板、ソース領域。
FETQsaFi、その基板、ソース領域。
ドレイン領域、ゲット絶縁膜およびゲート電極がP型半
導体基板1.N+型半導体領域201N+型半導体領域
21.ゲート絶縁膜3および第2多結晶シリコン層24
によってそれぞれ構成されている。
導体基板1.N+型半導体領域201N+型半導体領域
21.ゲート絶縁膜3および第2多結晶シリコン層24
によってそれぞれ構成されている。
アクティブリストアAR,中のMI8FETQ54は、
その基板、ソース領域、ドレイン領域、ゲート絶縁膜お
よびゲート電極がP型半導体基板1゜N +型半導体領
域22.N+型半導体領域23゜ゲート絶縁膜3および
第2多結晶シリコン層27によってそれぞれ構成されて
いる。この第2多結晶シリコン層27には第4A図に示
したアクティブリストア制御信号φrgが印加される。
その基板、ソース領域、ドレイン領域、ゲート絶縁膜お
よびゲート電極がP型半導体基板1゜N +型半導体領
域22.N+型半導体領域23゜ゲート絶縁膜3および
第2多結晶シリコン層27によってそれぞれ構成されて
いる。この第2多結晶シリコン層27には第4A図に示
したアクティブリストア制御信号φrgが印加される。
アクティブリストアAR,中のキャパシタCBIIは、
一方の電極および誘電体層が第2多結晶シリコン層25
およびゲート絶縁膜3によってそれぞれ構成される。こ
の第2多結晶シリコン層25はMISFETQs、のゲ
ート電極として使用される第2多結晶シリコン層24に
連続的に接続されている。また、この第2多結晶シリコ
ン層25の一部25aはM I S F E T Qs
4 ON+fM半導体領域22に直接接続されている
。なぜならば、ダミーセルD−CEL中のキャパシタC
dsは、一方の電極、誘電体層および他方の電極が、第
1多結晶シリコン層15.ゲート絶縁膜3およびN型表
面反転層16によってそれぞれ構成される。すなわち、
第1多結晶シリコン層15には電源電圧VCCが印加さ
れているため、この電源電圧VCCはゲート絶縁膜3を
介しての電界効果によってPfi半導体基板1の表面に
N型表面反転層16を誘起せしめる。
一方の電極および誘電体層が第2多結晶シリコン層25
およびゲート絶縁膜3によってそれぞれ構成される。こ
の第2多結晶シリコン層25はMISFETQs、のゲ
ート電極として使用される第2多結晶シリコン層24に
連続的に接続されている。また、この第2多結晶シリコ
ン層25の一部25aはM I S F E T Qs
4 ON+fM半導体領域22に直接接続されている
。なぜならば、ダミーセルD−CEL中のキャパシタC
dsは、一方の電極、誘電体層および他方の電極が、第
1多結晶シリコン層15.ゲート絶縁膜3およびN型表
面反転層16によってそれぞれ構成される。すなわち、
第1多結晶シリコン層15には電源電圧VCCが印加さ
れているため、この電源電圧VCCはゲート絶縁膜3を
介しての電界効果によってPfi半導体基板1の表面に
N型表面反転層16を誘起せしめる。
次に、第4A図の几C−DCRの要部具体的一実施例回
路の構成を第12図に示す。
路の構成を第12図に示す。
M−ARY及びD−ARYのワード線は、ワード線選択
スイッチMI8FETTt、〜Tt、を介して共通化さ
れている。これらのワード線選択スイッチMI8FET
T、。〜T、。のゲートとR−DCRとの間には、ゲー
トに電源電圧VCCが印加されたいわゆるカットMIS
FE’l’T、。〜T’seがそれぞれ設けられている
。
スイッチMI8FETTt、〜Tt、を介して共通化さ
れている。これらのワード線選択スイッチMI8FET
T、。〜T、。のゲートとR−DCRとの間には、ゲー
トに電源電圧VCCが印加されたいわゆるカットMIS
FE’l’T、。〜T’seがそれぞれ設けられている
。
上記MI8FETT、。〜T!、を介して共通化された
コモンワード線には、このコモンワード線とワード線制
御信号φXを供給するパルス発生回路(以下、φニーG
ENEと称する。)及び上記φX−GENEによって決
められたコモンワード線のレベルを高める念めのブース
ター回路(以下、φX−BOO8と称する。)が結合さ
れている。
コモンワード線には、このコモンワード線とワード線制
御信号φXを供給するパルス発生回路(以下、φニーG
ENEと称する。)及び上記φX−GENEによって決
められたコモンワード線のレベルを高める念めのブース
ター回路(以下、φX−BOO8と称する。)が結合さ
れている。
上記φx−BOO8を動作させるために、上記φx−G
ENEから出力される制御信号φXに対して実質的に位
相が偏移され九制御信号φpadが必要とされる。特に
制限されないが、上記制御信号φpadは1図示のよう
に、上記制御信号φχを受けることによって、これに対
して遅延した信号を形成する遅延回路(以下、φx−D
ELAYと称する。)によって形成される。
ENEから出力される制御信号φXに対して実質的に位
相が偏移され九制御信号φpadが必要とされる。特に
制限されないが、上記制御信号φpadは1図示のよう
に、上記制御信号φχを受けることによって、これに対
して遅延した信号を形成する遅延回路(以下、φx−D
ELAYと称する。)によって形成される。
この実施例におけるφX−BOO8は、φ、−〇ENE
の負荷容量を軽減するため、次の構成とされる。すなわ
ち、φx−GENEの出力線であるコモンワード線と回
路接続点N、との間にMISFETT□が設けられる。
の負荷容量を軽減するため、次の構成とされる。すなわ
ち、φx−GENEの出力線であるコモンワード線と回
路接続点N、との間にMISFETT□が設けられる。
上記M1.5FETT□のゲートには電源電圧VCCが
印加される。上記回路接続点N、と回路接続点N、との
間には、MI8容量で構成され念プートストラップ容#
、CB21が設けられる。
印加される。上記回路接続点N、と回路接続点N、との
間には、MI8容量で構成され念プートストラップ容#
、CB21が設けられる。
ま九、コモンワード線と回路接続点N、との間にはMI
SFETT、tが設けられ、そのゲートは回路接続点N
!に接続される。
SFETT、tが設けられ、そのゲートは回路接続点N
!に接続される。
上記回路接続点N3と回路接続点N、との間には、M工
S容量で構成されたプートストラップ容量CB2gが設
けられる。
S容量で構成されたプートストラップ容量CB2gが設
けられる。
そして、回路接続点T3と電源電圧VCCとの間には、
プートストラップ容量CB22をプリチャージするダイ
オード形態に接続されたMISFETToが設けられる
。上記回路接続点N、には、上記のようにφX−DEL
AYで形成されp パルス信号φpadが印加される。
プートストラップ容量CB22をプリチャージするダイ
オード形態に接続されたMISFETToが設けられる
。上記回路接続点N、には、上記のようにφX−DEL
AYで形成されp パルス信号φpadが印加される。
この実施例回路の基本的動作は、次のように説明できる
。
。
ワード線制御信号φX及びその遅延され几パルス信号φ
padが共にローレベル(Ov)にされているとき、M
ISFETT、、を通してプートストラップ容量CB2
2には回路接続点N、の電圧がVcc−Vthまでチャ
ージアップされる。但し、vthは、MISFETのし
きい値電圧である(以下同じ)。なお、このときプート
ストラップ容量CB21がMISFETT、、を通して
放電されているため、M I S F E T Tag
はオフ状態にされている。従って、上記MISFETT
、、は回路接続点N3の電位を低めるようには作用しな
い。
padが共にローレベル(Ov)にされているとき、M
ISFETT、、を通してプートストラップ容量CB2
2には回路接続点N、の電圧がVcc−Vthまでチャ
ージアップされる。但し、vthは、MISFETのし
きい値電圧である(以下同じ)。なお、このときプート
ストラップ容量CB21がMISFETT、、を通して
放電されているため、M I S F E T Tag
はオフ状態にされている。従って、上記MISFETT
、、は回路接続点N3の電位を低めるようには作用しな
い。
次に、几−DCRによって選択された例えばワード線選
択スイッチMI8FETT、。のゲートには、MISF
ETT3゜を介してワード線選択信号が印加されること
になる。これに応じて上記ME8FETT、。はそのゲ
ート電極の下の半導体基体表面にチャンネル領域が誘起
されるので、オン状態にされる。このときに、コモンワ
ード線及び上記MI8FETT、。によって選択される
ワード線は、未だ、はソ回路の接地電位のロウレベル圧
されている。上記MISFETT、。は、上記のように
ゲート電極の下にチャンネル領域が誘起されるので、比
較的大きいゲート・チャンネル間容量を持つようになる
。MISFETT、。を介してゲート電極にVcc−v
thの電位が与えられるので、上記MISFETT、。
択スイッチMI8FETT、。のゲートには、MISF
ETT3゜を介してワード線選択信号が印加されること
になる。これに応じて上記ME8FETT、。はそのゲ
ート電極の下の半導体基体表面にチャンネル領域が誘起
されるので、オン状態にされる。このときに、コモンワ
ード線及び上記MI8FETT、。によって選択される
ワード線は、未だ、はソ回路の接地電位のロウレベル圧
されている。上記MISFETT、。は、上記のように
ゲート電極の下にチャンネル領域が誘起されるので、比
較的大きいゲート・チャンネル間容量を持つようになる
。MISFETT、。を介してゲート電極にVcc−v
thの電位が与えられるので、上記MISFETT、。
のゲート・チャンネル間容量はVcc−Vth Kチャ
ージアップされることになる。
ージアップされることになる。
次に1 φニーGENE&Cよってワード線制御信号φ
Xが上記のロウレベルからVCCレベルに立上ケられる
。これに応じて、上記ワード線選択スイッチMISFE
TT、。のチャンネル電位が上昇させられる。前記のよ
うに、ゲート・チャンネル間容量が予めVcc−vth
にチャージアップされていることによって、上記MIS
FETT、。のゲート電位は、例えばVcc+Vth以
上に上昇させられることになる。
Xが上記のロウレベルからVCCレベルに立上ケられる
。これに応じて、上記ワード線選択スイッチMISFE
TT、。のチャンネル電位が上昇させられる。前記のよ
うに、ゲート・チャンネル間容量が予めVcc−vth
にチャージアップされていることによって、上記MIS
FETT、。のゲート電位は、例えばVcc+Vth以
上に上昇させられることになる。
このように1ゲ一ト電位が上昇させられることによって
MISFETT、。は充分にオン状態にされる。それに
応・じて、MISFETT、。におけるしきい値電圧の
存在にもかかわらずに、ワード線W1の電位はコモンワ
ード線の電位VCCにはソ等しい電位にまで上昇させら
れることになる。なお、このときMISFETT、。は
、そのゲート電極が電源電圧■ccに維持され、またそ
の電極E1がR−DCRによっては’rVccに維持さ
れているので、上記MI8FETT、、の上記のような
ゲート電位の上昇によってその電極E、の電位が上昇さ
せられると、オフ状態にされる。そのため、上記MIS
FETT、。のゲート電位は、上記のような高電圧に維
持され続ける。なお、上記のようなゲート電位の上昇は
、ダミーワード線DW、を選択するMISFETT2t
においても起される。
MISFETT、。は充分にオン状態にされる。それに
応・じて、MISFETT、。におけるしきい値電圧の
存在にもかかわらずに、ワード線W1の電位はコモンワ
ード線の電位VCCにはソ等しい電位にまで上昇させら
れることになる。なお、このときMISFETT、。は
、そのゲート電極が電源電圧■ccに維持され、またそ
の電極E1がR−DCRによっては’rVccに維持さ
れているので、上記MI8FETT、、の上記のような
ゲート電位の上昇によってその電極E、の電位が上昇さ
せられると、オフ状態にされる。そのため、上記MIS
FETT、。のゲート電位は、上記のような高電圧に維
持され続ける。なお、上記のようなゲート電位の上昇は
、ダミーワード線DW、を選択するMISFETT2t
においても起される。
上記のようにワード線制御信号φXのVCCレベルが立
ち上げられると、これに応じてMISFETT!Iを通
してプートストラップ容fCBtIがチャージアップさ
れることになる。なおこのときのチャージレベルはVC
C−Vthとなる。なおこのときMISFETQ、、は
、そのゲート電位が回路接続点N3の電位とはソ同電位
にされるにすぎないのでオフ状態にされたままである。
ち上げられると、これに応じてMISFETT!Iを通
してプートストラップ容fCBtIがチャージアップさ
れることになる。なおこのときのチャージレベルはVC
C−Vthとなる。なおこのときMISFETQ、、は
、そのゲート電位が回路接続点N3の電位とはソ同電位
にされるにすぎないのでオフ状態にされたままである。
φX−BOO8を動作させるためのパルス信号φpad
は、前記のようなφX−DELAYの動作によって、制
御信号φXがVCCレベルのノ1イレペルにされた後に
はソ接地電位のロウレベルからはyV(、cレベルのハ
イレベルに変化させられる。
は、前記のようなφX−DELAYの動作によって、制
御信号φXがVCCレベルのノ1イレペルにされた後に
はソ接地電位のロウレベルからはyV(、cレベルのハ
イレベルに変化させられる。
前記のように、プートストラップ容′11CB!I及び
CBoが充電されているので、回路接続点N。
CBoが充電されているので、回路接続点N。
及びNsの電位は、上記信号φpadがVCCレベルに
上昇させられることによって、上昇させられる。このと
き、MI8FETT□は、前記MI8FETT、、と同
様な動作によりオフ状態にされる。
上昇させられることによって、上昇させられる。このと
き、MI8FETT□は、前記MI8FETT、、と同
様な動作によりオフ状態にされる。
従って、回路接続点N、における高電位は、そのま\保
持される。
持される。
MISFETT、、は、そのゲート電極がプートストラ
ップ容量CB□によって高電位にされるので、オン状態
圧される。なおこのとき、MI8FE T T stの
コモンワード線に結合された電極E。
ップ容量CB□によって高電位にされるので、オン状態
圧される。なおこのとき、MI8FE T T stの
コモンワード線に結合された電極E。
は、そのゲート電極及び回路接続点N、に結合された電
極Elが高電位にされるのでソース電極として作用する
ことになる。
極Elが高電位にされるのでソース電極として作用する
ことになる。
上記回路接続点N6における高電圧は、上記MI8FE
TT、、を介してコモンワード線に供給され、さらに選
択スイッチMISFETT、。を介してワード線に供給
される。すなわち、上記信号φpadK4とづいて、コ
モンワード線及び選択されたワード線の電位が、予めφ
x−GENEKよって決められてい几はXVccのレベ
ルから、更に上昇させられることになる。
TT、、を介してコモンワード線に供給され、さらに選
択スイッチMISFETT、。を介してワード線に供給
される。すなわち、上記信号φpadK4とづいて、コ
モンワード線及び選択されたワード線の電位が、予めφ
x−GENEKよって決められてい几はXVccのレベ
ルから、更に上昇させられることになる。
なお、選択スイッチMISF’BTT、。のゲート電位
は、前記と同様な動作によってコモンワード線の電位が
VCCから上昇させられることKよって更に上昇させら
れる。従って、上記選択スイッチMI8FETT、oは
、充分にオン状態にされる。
は、前記と同様な動作によってコモンワード線の電位が
VCCから上昇させられることKよって更に上昇させら
れる。従って、上記選択スイッチMI8FETT、oは
、充分にオン状態にされる。
上記のブースト動作において、上記プートストラップ容
量CB、ff1Kおける充電々荷は、コモンワード線選
択ワード線及びダミーワード線に存在する寄生容量CI
ないしC,に分散されることKなる。従って、選択ワー
ド線における電位上昇量は、上記プートストラップ容量
CB、、及び寄生容量から構成される総合容量と、上記
プートストラップ容量に予め充電されていた電荷とによ
って決められるような値となる。
量CB、ff1Kおける充電々荷は、コモンワード線選
択ワード線及びダミーワード線に存在する寄生容量CI
ないしC,に分散されることKなる。従って、選択ワー
ド線における電位上昇量は、上記プートストラップ容量
CB、、及び寄生容量から構成される総合容量と、上記
プートストラップ容量に予め充電されていた電荷とによ
って決められるような値となる。
ICにおいて、MI8容量は、後述のように半導体基体
上に形成された半導体領域を1つの電極とし、この半導
体領域上に比較的薄い絶縁膜を介して形成された導体層
を残りの1つの電極とするような構成とされる。この場
合、1つの電極とするような構成とされる。この場合、
1つの電極としての上記半導体領域は、通常、半導体基
体との間に比較的大きい寄生容量を形成する。従って、
ブースト動作を充分なものにさせるために第12図にお
けるプートストラップ容量CB、、及びCBoは、その
半導体領域によって構成される電極がφX−DELAY
に結合される方が望ましい。
上に形成された半導体領域を1つの電極とし、この半導
体領域上に比較的薄い絶縁膜を介して形成された導体層
を残りの1つの電極とするような構成とされる。この場
合、1つの電極とするような構成とされる。この場合、
1つの電極としての上記半導体領域は、通常、半導体基
体との間に比較的大きい寄生容量を形成する。従って、
ブースト動作を充分なものにさせるために第12図にお
けるプートストラップ容量CB、、及びCBoは、その
半導体領域によって構成される電極がφX−DELAY
に結合される方が望ましい。
前記アクティブリストア動作等によって、はソ電源電位
VCCのようなハイレベルにされたデータ線の電位は、
上記のよう忙ワード線の電位がVCCよりも上昇させら
れることによって、メモリセル内のスイッチM I S
F E Tのしきい値電圧によって低下させられるこ
となく、そのMI8容量に供給されることになる。
VCCのようなハイレベルにされたデータ線の電位は、
上記のよう忙ワード線の電位がVCCよりも上昇させら
れることによって、メモリセル内のスイッチM I S
F E Tのしきい値電圧によって低下させられるこ
となく、そのMI8容量に供給されることになる。
すなわち、メモリセル内のM18$tは、上記データ線
の電位VCCにはソ等しい電圧となるように充電される
ことになる。このように、メモリセルにおけるデータの
書き込みレベルが上昇させられることによって、D−R
AMのSN比の改善を図ることができ、また周知のよう
なα線に基づくメモリの誤動作を防ぐことができる。
の電位VCCにはソ等しい電圧となるように充電される
ことになる。このように、メモリセルにおけるデータの
書き込みレベルが上昇させられることによって、D−R
AMのSN比の改善を図ることができ、また周知のよう
なα線に基づくメモリの誤動作を防ぐことができる。
なお、言うまでもないが、ワード線ブーストを行なわな
い場合、すなわちワード線のハイレベルをはソVCCに
するときは、例えデータ線のハイレベルがVCCとされ
ても、メモリセル内のMIS容量には、そのスイッチM
ISFETのしきい値電圧vthに応じてVcc−Vt
hの、電圧・しか加えられないことてなる。これに応じ
てD−RAMにおいて高いSN比を得ることが困難とな
る。またD−RAMは、α線によって誤動作しやすくな
る。
い場合、すなわちワード線のハイレベルをはソVCCに
するときは、例えデータ線のハイレベルがVCCとされ
ても、メモリセル内のMIS容量には、そのスイッチM
ISFETのしきい値電圧vthに応じてVcc−Vt
hの、電圧・しか加えられないことてなる。これに応じ
てD−RAMにおいて高いSN比を得ることが困難とな
る。またD−RAMは、α線によって誤動作しやすくな
る。
上記から明らかなように、データ書き込み動作もしくは
データ再書き込み動作において、はソVCCのハイレベ
ルにされるデータ線におけるデータを充分なレベルをも
ってメモリセル内に書き込ませる之めには、選択ワード
線は、少なくともVcc+Vth以上にさせられなけれ
ばならない。
データ再書き込み動作において、はソVCCのハイレベ
ルにされるデータ線におけるデータを充分なレベルをも
ってメモリセル内に書き込ませる之めには、選択ワード
線は、少なくともVcc+Vth以上にさせられなけれ
ばならない。
前記のように、ブースト動作の結果として生ずるワード
線電位上昇量は、電荷分散によって低められる。ワード
線電位上昇fを充分に増加させるためには、プートスト
ラップ容tcB*tを、比較的大容量、例えば上記寄生
容量CIないしC5の和の容量値に対し1ないし2倍の
ような容量値にしなければならない。ちなみに、64に
ビット凡AMKあっては上記寄生容量CIないしC8の
和は、22PF程度である。これに応じて、プートスト
ラップ容fE CB txは、例えば30PF程度とな
るように設定される。
線電位上昇量は、電荷分散によって低められる。ワード
線電位上昇fを充分に増加させるためには、プートスト
ラップ容tcB*tを、比較的大容量、例えば上記寄生
容量CIないしC5の和の容量値に対し1ないし2倍の
ような容量値にしなければならない。ちなみに、64に
ビット凡AMKあっては上記寄生容量CIないしC8の
和は、22PF程度である。これに応じて、プートスト
ラップ容fE CB txは、例えば30PF程度とな
るように設定される。
なお、第12図において、プートストラップ容fE C
B tlは、ブースト動作時に、回路接続点N。
B tlは、ブースト動作時に、回路接続点N。
における電位を上昇させるだけで良(、MISFETT
、、の電極Elと半導体基体との間の寄生容量(図示し
ない)及びMISFETT、!のゲート容量を考慮して
も、数PFのような比較的小容量であって良い。
、、の電極Elと半導体基体との間の寄生容量(図示し
ない)及びMISFETT、!のゲート容量を考慮して
も、数PFのような比較的小容量であって良い。
コモンワード線及びワード線等の電位を上昇させるため
に、第12図に示されたよりなφ、−BOO8にかえて
、コモンワード線とφx−DELAYとの間に直接にプ
ートストラップ容量を配置する回路を用いることができ
る。この場合、プートストラップ容量は、φx−DEN
Eによって直接にプリチャージされることになり、コモ
ンワード線及びワード線等は、φ*=DELAYによっ
てその電位が上昇させられることになる。
に、第12図に示されたよりなφ、−BOO8にかえて
、コモンワード線とφx−DELAYとの間に直接にプ
ートストラップ容量を配置する回路を用いることができ
る。この場合、プートストラップ容量は、φx−DEN
Eによって直接にプリチャージされることになり、コモ
ンワード線及びワード線等は、φ*=DELAYによっ
てその電位が上昇させられることになる。
しかしながら、前記のように、プートストラップ容量が
比較的大容量にされなければならないので、このような
プートストラップ回路は、φX−GENEに対し非常に
重い負荷となってしまうことになる。これに応じて制御
信号φXの立上シを速くさせるようにすることが困難と
なり、その結果として速いアクセスタイムのD−RAM
を得ることが困難となってくる。
比較的大容量にされなければならないので、このような
プートストラップ回路は、φX−GENEに対し非常に
重い負荷となってしまうことになる。これに応じて制御
信号φXの立上シを速くさせるようにすることが困難と
なり、その結果として速いアクセスタイムのD−RAM
を得ることが困難となってくる。
これに対して、この実施例のφx−BOO8においては
、上記のように比較的大容量の上記プートストラップ容
量CB□がワード線制御信号φXの立ち上り時には、コ
モンデータ線から分離されており、かつ、他の経路(M
ISFETT、、)Kよって予めチャージアップがなさ
れている。そのため、φx−GENHの負荷は寄生容量
CIないし0重によって決められるような比較的軽いも
のとされる。
、上記のように比較的大容量の上記プートストラップ容
量CB□がワード線制御信号φXの立ち上り時には、コ
モンデータ線から分離されており、かつ、他の経路(M
ISFETT、、)Kよって予めチャージアップがなさ
れている。そのため、φx−GENHの負荷は寄生容量
CIないし0重によって決められるような比較的軽いも
のとされる。
したがって、ワード線制御信号φXの立ち上り速度を大
幅忙向上させることができ、これKよりRAMの動作サ
イクルの短縮化が図られ、その高速動作を実現すること
ができる。
幅忙向上させることができ、これKよりRAMの動作サ
イクルの短縮化が図られ、その高速動作を実現すること
ができる。
この発明の実施例では、ダミーワード線選択スイッチM
I8FETT□、T、。へのR−DCHの出力端子と基
準電位間に上記パルス信号φpadKよって制御される
MISFETT、。l T41が設けられる。これらの
MISFETT4.T4.は、φX−BOO8の動作タ
イミング、換言すれば、アクティブリストアの動作タイ
ミングでは、ダミーセルの属するワード線の電位を高く
する必要がないことに着目し、ダミーワード線選択スイ
ッチMI8FB’I’T、、、T、、をオフさせるため
に設けられる。すなわち、アクティブリストア動作は、
8Aで読み出されたvHの電位にあるデータ線をVCC
レヘA/ K 7ツフシてメモリセルへのハイレベル再
書き込みを行なうものである。したがって、ダミセルへ
の上述のような書き込みは特別な意義がない。上述のよ
うなダミーワード線選択スイッチMISFETT、、、
T、、(一方t7)MISFBTFiR−DCHの非選
択出力信号によりオフ状態圧されでいる)のオフ状態圧
よシ、プートストラップ容量CB、、から電荷分散され
る寄生容量をコモンデータ線容ftCl とワード線寄
生容it Ctのみとすることができる。これにより、
プートストラップ容fl CB 2tの容量値を小さく
でき、その結果として低消費電力化を図ることができ、
また及びプートストラップ容JCB□のサイズの小型化
を図ることができる。
I8FETT□、T、。へのR−DCHの出力端子と基
準電位間に上記パルス信号φpadKよって制御される
MISFETT、。l T41が設けられる。これらの
MISFETT4.T4.は、φX−BOO8の動作タ
イミング、換言すれば、アクティブリストアの動作タイ
ミングでは、ダミーセルの属するワード線の電位を高く
する必要がないことに着目し、ダミーワード線選択スイ
ッチMI8FB’I’T、、、T、、をオフさせるため
に設けられる。すなわち、アクティブリストア動作は、
8Aで読み出されたvHの電位にあるデータ線をVCC
レヘA/ K 7ツフシてメモリセルへのハイレベル再
書き込みを行なうものである。したがって、ダミセルへ
の上述のような書き込みは特別な意義がない。上述のよ
うなダミーワード線選択スイッチMISFETT、、、
T、、(一方t7)MISFBTFiR−DCHの非選
択出力信号によりオフ状態圧されでいる)のオフ状態圧
よシ、プートストラップ容量CB、、から電荷分散され
る寄生容量をコモンデータ線容ftCl とワード線寄
生容it Ctのみとすることができる。これにより、
プートストラップ容fl CB 2tの容量値を小さく
でき、その結果として低消費電力化を図ることができ、
また及びプートストラップ容JCB□のサイズの小型化
を図ることができる。
なお上記のように、ダミーワードIRを分離する構成は
、前記のようにコモンワード線に直接にプートストラッ
プ容量を結合させる回路構成においても採用することが
できる。すなわち、上記MISFETT、。、T、、の
挿入により、アクティブリストア時のプートストラップ
容1kに結合される寄生容量の容量値を1減させること
ができるので、プートストラップ容量の容量値を小さく
できることになる。それに応じて、φx−GENEに対
する負荷容i−を小さくでき、その立ち上りを速くでき
ることになる。ただ、この実施例におけるφX−BOO
8と組み合せることにより、よりいっそうの効果がある
ことは言うまでもない。
、前記のようにコモンワード線に直接にプートストラッ
プ容量を結合させる回路構成においても採用することが
できる。すなわち、上記MISFETT、。、T、、の
挿入により、アクティブリストア時のプートストラップ
容1kに結合される寄生容量の容量値を1減させること
ができるので、プートストラップ容量の容量値を小さく
できることになる。それに応じて、φx−GENEに対
する負荷容i−を小さくでき、その立ち上りを速くでき
ることになる。ただ、この実施例におけるφX−BOO
8と組み合せることにより、よりいっそうの効果がある
ことは言うまでもない。
この発明の他の実施例では、カラムスイッチ制御信号φ
Yを形成するパルス発生回路(以下φY−GENEと称
す。)にも上記同様なブースター回路(以下、φY−B
OO8と称す。)が設けられる。
Yを形成するパルス発生回路(以下φY−GENEと称
す。)にも上記同様なブースター回路(以下、φY−B
OO8と称す。)が設けられる。
すなわち、一対のデータ線は、カラム選択スイッチMI
5FETQ、1.Q、、を介して、一対のコモン入出
力線に接続される。上記カラム選択スイッチMI8FE
TQ1t 、Qo〜Qtt * Q、t*のゲートは、
カラムアドレススイッチMI 5FETQ、、。
5FETQ、1.Q、、を介して、一対のコモン入出
力線に接続される。上記カラム選択スイッチMI8FE
TQ1t 、Qo〜Qtt * Q、t*のゲートは、
カラムアドレススイッチMI 5FETQ、、。
Ql−1を介してコモンカラム線に接続される。そして
、上記カラムアドレススイッチMISFETQ+−++
Q+−tのゲートは、カットMI8FETT、、。
、上記カラムアドレススイッチMISFETQ+−++
Q+−tのゲートは、カットMI8FETT、、。
Tl1lを介してC−DCRK接続される。上記カット
MISFETT、、、T、、のゲートには、電源電圧V
CCが印加される。
MISFETT、、、T、、のゲートには、電源電圧V
CCが印加される。
上記コモンカラム線には、φY−GENEで形成された
カラムスイッチ制御信号φYが印加される。
カラムスイッチ制御信号φYが印加される。
そして、このコモンカラム線には、φY−BOO8と、
カラムスイッチ制御信号φYを遅延させたパルス信号φ
madを形成する遅延回路(以下、φY −DELAY
と称す。)が設けられる。このパルス信号φmadは、
φY−BOO8のプートストラップ動作のために用いら
れる。
カラムスイッチ制御信号φYを遅延させたパルス信号φ
madを形成する遅延回路(以下、φY −DELAY
と称す。)が設けられる。このパルス信号φmadは、
φY−BOO8のプートストラップ動作のために用いら
れる。
φY−BOO8は、単にプートストラップ容量のみによ
って、構成することができる。この理由は、φY−GE
NEの負荷容量が小さいことに起因している。すなわち
、φy −G E N F:の負荷は、コモンカラム線
の寄生容量と、選択されたカラム選択スイッチMISF
ETQ111QII等のゲート容量のみとなり、φX−
GENHの負荷に比べて小さいからである。ちなみに、
64にピッ)RAMにあっては、上記負荷の容量値は、
7pF程度である。
って、構成することができる。この理由は、φY−GE
NEの負荷容量が小さいことに起因している。すなわち
、φy −G E N F:の負荷は、コモンカラム線
の寄生容量と、選択されたカラム選択スイッチMISF
ETQ111QII等のゲート容量のみとなり、φX−
GENHの負荷に比べて小さいからである。ちなみに、
64にピッ)RAMにあっては、上記負荷の容量値は、
7pF程度である。
この回路の動作は、前記φx−BOO8の動作とほぼ同
様である。すなわち、この回路はカラム選択スイッチM
18PETQo 、Qoのゲート電圧をVCCレベルン
ス上忙高くさせる。上記MISF’ETQ□*Q11は
、そのゲート電圧によって、そのソース、ドレイン間イ
ンピーダンスが充分に低下させられる。しかも、DIP
から供給されたVCCレベルのデータ信号は、上記MI
SFETQII、Qllのしきい値電圧Vth による
レベル低下を受けることなくデータ線に供給されること
になる。同様にデータ線におけるデータはレベル低下を
受けることなくMA&DOBに供給されるようになる。
様である。すなわち、この回路はカラム選択スイッチM
18PETQo 、Qoのゲート電圧をVCCレベルン
ス上忙高くさせる。上記MISF’ETQ□*Q11は
、そのゲート電圧によって、そのソース、ドレイン間イ
ンピーダンスが充分に低下させられる。しかも、DIP
から供給されたVCCレベルのデータ信号は、上記MI
SFETQII、Qllのしきい値電圧Vth による
レベル低下を受けることなくデータ線に供給されること
になる。同様にデータ線におけるデータはレベル低下を
受けることなくMA&DOBに供給されるようになる。
その結果として、カラム選択スイッチM I 8 F
E T QIl 、Quを通して行なうデータの授受の
伝送スピードの向上を図ることができる。
E T QIl 、Quを通して行なうデータの授受の
伝送スピードの向上を図ることができる。
この発明の他の実施例では、φY−BOO8として、第
12図におけるφX−BOO8と同様な回路が用いられ
る。この場合には、前記同様にφY−GENEからプー
トストラップ容量を分離することができるため、φX−
GENEの負荷の軽減を図ることができる。それに応じ
てφYの立ち上ジスピードが速くできるという効果を得
ることができる。また、よりいっそうの軽負荷化によっ
て、φY−GENEの出力電流容量を小さくできるため
、φY−GENEの出力MISFETのチップサイズの
小型化を図ることもできる。
12図におけるφX−BOO8と同様な回路が用いられ
る。この場合には、前記同様にφY−GENEからプー
トストラップ容量を分離することができるため、φX−
GENEの負荷の軽減を図ることができる。それに応じ
てφYの立ち上ジスピードが速くできるという効果を得
ることができる。また、よりいっそうの軽負荷化によっ
て、φY−GENEの出力電流容量を小さくできるため
、φY−GENEの出力MISFETのチップサイズの
小型化を図ることもできる。
前記及び上述のよつなφY−BOO8と前記φX−BO
O8との組み合せによると、上述のようなデータの授受
の伝送スピードの向上を図ることができるとともに、上
記のようにメモリセルへの書き込みハイレベルをVCC
レベルまでアップさせることができる。すなわちφX−
BOO8及びφY−BOO8の動作によって、ワード線
選択レベルがVcc+Vth以上となり、カラム選択ス
イッチM■5FETQIl、QIl等のカラム選択レベ
ルがVcc+Vth以上となり、データ線にvccレベ
ルの書き込みハイレベルが伝えられるからである。
O8との組み合せによると、上述のようなデータの授受
の伝送スピードの向上を図ることができるとともに、上
記のようにメモリセルへの書き込みハイレベルをVCC
レベルまでアップさせることができる。すなわちφX−
BOO8及びφY−BOO8の動作によって、ワード線
選択レベルがVcc+Vth以上となり、カラム選択ス
イッチM■5FETQIl、QIl等のカラム選択レベ
ルがVcc+Vth以上となり、データ線にvccレベ
ルの書き込みハイレベルが伝えられるからである。
したがって、D−RAMにおける省き込み後読み出し又
はリフレッシュ動作に至るまでの間におけるS/Nの改
善、α線対策に効果をもたらすことができる。
はリフレッシュ動作に至るまでの間におけるS/Nの改
善、α線対策に効果をもたらすことができる。
第13A図には、改良されたφX−BOO8の一実施例
の具体的回路図が示され、第13B図には、その動作波
形図が示されている。パルス信号RAS、、。
の具体的回路図が示され、第13B図には、その動作波
形図が示されている。パルス信号RAS、、。
RAS、、i、RA S −8Gテ形成すレ次RA S
系信号の1つであ、9.RAS−CTで形成された例え
ばRAS、の遅延された信号である。
系信号の1つであ、9.RAS−CTで形成された例え
ばRAS、の遅延された信号である。
この実施例では、グーストラップ容量CB!lへのプリ
°チャ・、−ジレベルをVCCレベルにさせるタメに、
パルス信号RAS、、がゲートに印加されたMISFE
TT、、を介してMISF’ETT5.のゲートに電源
電圧VCCが印加されている。そしてブーストラップ時
にMI 5FETT□をオフさせるために1パルス信号
φpadがゲートに印加されたMISFETT□が上記
MI 8F’ETT□のゲートと基準電位点との間に設
けられている。
°チャ・、−ジレベルをVCCレベルにさせるタメに、
パルス信号RAS、、がゲートに印加されたMISFE
TT、、を介してMISF’ETT5.のゲートに電源
電圧VCCが印加されている。そしてブーストラップ時
にMI 5FETT□をオフさせるために1パルス信号
φpadがゲートに印加されたMISFETT□が上記
MI 8F’ETT□のゲートと基準電位点との間に設
けられている。
これにより、第13B図に示すように、パルス信号RA
S+3がハイレベル期間であって、ワード線制御信号φ
Xがローレベルのとき、MISFETT、、を介してM
ISFETT、1のゲートにVCC−vthのハイレベ
ルが印加される。これにょジ上記MI8FETT、、の
ゲート電極下にチャンネルが誘起される。このときワー
ド線制御信号φXがロウレベルを保っている。従ってゲ
ート電極とチャンネル間の容量がVCC−Vthにプリ
チャージされる。
S+3がハイレベル期間であって、ワード線制御信号φ
Xがローレベルのとき、MISFETT、、を介してM
ISFETT、1のゲートにVCC−vthのハイレベ
ルが印加される。これにょジ上記MI8FETT、、の
ゲート電極下にチャンネルが誘起される。このときワー
ド線制御信号φXがロウレベルを保っている。従ってゲ
ート電極とチャンネル間の容量がVCC−Vthにプリ
チャージされる。
その後、パルス信号RAS、、がロウレベルにされる。
これによ5Ml8FETT、、はオフ状態となる。次い
でワード線制御信号φXがVCCレベルに立上る。この
VCCレベルは上記MISFETT□のチャンネルに伝
わるため、上記MISFETT□のゲート電圧はVcc
+Vth以上に上昇する。そのゲート電圧がVcc+V
thとなることにょハMI8FETT、、は、そのVt
hに影響されずにワード線制御信号φXのVCCレベル
をプートストラップ容It CB ttに伝えることが
できるようになる。従ってプートストラップ容’RCH
t+は上記ワード線制御信号のVCCレベルによりプリ
チャージされる。
でワード線制御信号φXがVCCレベルに立上る。この
VCCレベルは上記MISFETT□のチャンネルに伝
わるため、上記MISFETT□のゲート電圧はVcc
+Vth以上に上昇する。そのゲート電圧がVcc+V
thとなることにょハMI8FETT、、は、そのVt
hに影響されずにワード線制御信号φXのVCCレベル
をプートストラップ容It CB ttに伝えることが
できるようになる。従ってプートストラップ容’RCH
t+は上記ワード線制御信号のVCCレベルによりプリ
チャージされる。
次に、パルス信号φpadがVCCレベルに立ち上げら
れる。するとM I 8 F E T T□がオンして
、MISFETT□がオフされる。この結果プートスト
ラップ容量CB t+ tl’i、MISFET’l’
、1通してコモンワード線に放電されないので、パルス
信号φpadの立ち上がりによりMISFETT52の
ゲート電圧を例えば略2VCCまで上昇させることがで
きる。
れる。するとM I 8 F E T T□がオンして
、MISFETT□がオフされる。この結果プートスト
ラップ容量CB t+ tl’i、MISFET’l’
、1通してコモンワード線に放電されないので、パルス
信号φpadの立ち上がりによりMISFETT52の
ゲート電圧を例えば略2VCCまで上昇させることがで
きる。
なお、この実施例では、んll5F’ETT51のゲー
ト電圧はs Vcc+Vth以上に上昇させる必要かな
いこと、及びパルス信号φpadでオンするMIS、F
、E!I’T□によるM18F’ETT□のゲート電圧
の立ち下りを早くしてプートストラップ容量CB1mの
コモンワード線への電荷もれを小さくするために、MI
8FETT□のゲートと電源電圧端子VCCとの間にダ
イオード形態のMISFETT、6が設けられている。
ト電圧はs Vcc+Vth以上に上昇させる必要かな
いこと、及びパルス信号φpadでオンするMIS、F
、E!I’T□によるM18F’ETT□のゲート電圧
の立ち下りを早くしてプートストラップ容量CB1mの
コモンワード線への電荷もれを小さくするために、MI
8FETT□のゲートと電源電圧端子VCCとの間にダ
イオード形態のMISFETT、6が設けられている。
このMISFETT、、の動作により、MISFETT
、、のゲートにおけるプートストラップ電圧は% Vc
c+VthKクランプされる。
、、のゲートにおけるプートストラップ電圧は% Vc
c+VthKクランプされる。
なお、上記のように、パルス信号φpadによりMIS
FETT、、をオフとした場合には、MISFETT、
、のゲート充電々荷に対する何らの放電経路も設けない
とパルス信号φpadがローレベルにもどされたときに
おいて、上記MI8FET’l’、。
FETT、、をオフとした場合には、MISFETT、
、のゲート充電々荷に対する何らの放電経路も設けない
とパルス信号φpadがローレベルにもどされたときに
おいて、上記MI8FET’l’、。
のゲートには、略VCCの電圧が保持されるととKなる
。
。
このようにMISFETT、、がオン状態にされたまま
であるとパルス信号RAS、、によシ上記コモンワード
線がロウレベルにリセットされる際、すなわちパルス信
号孔As、、がハイレベルにされ、そのレベルによりM
ISFETT、。がオン状態にされる際、コモンワード
線にMISFETT、、を介してプートストラップ容量
が結合されることによってコモンワード線のレベルの立
下りが遅くされてしまい、豊たコモンワード線にプリチ
ャージbiI8FETT、、を介して電源電圧から電流
が流され、その結果、ゲートストラップ容量における充
電が良好に行なわれなくなり、かつ回路の消費電力が増
加させられてしまうという不都合が生ずる。
であるとパルス信号RAS、、によシ上記コモンワード
線がロウレベルにリセットされる際、すなわちパルス信
号孔As、、がハイレベルにされ、そのレベルによりM
ISFETT、。がオン状態にされる際、コモンワード
線にMISFETT、、を介してプートストラップ容量
が結合されることによってコモンワード線のレベルの立
下りが遅くされてしまい、豊たコモンワード線にプリチ
ャージbiI8FETT、、を介して電源電圧から電流
が流され、その結果、ゲートストラップ容量における充
電が良好に行なわれなくなり、かつ回路の消費電力が増
加させられてしまうという不都合が生ずる。
そこで、第13A図においては、図示のようにプートス
トラップ容量CB□を放電させるために、パルス信号R
AS、、で制御されるMISFETTS。
トラップ容量CB□を放電させるために、パルス信号R
AS、、で制御されるMISFETTS。
が図示のように設けられている。また、このM l5F
ETT□に直列接続されゲートに電源電圧VCCが印加
されたMISFETT、、は、上記ゲートストラップ動
作時の接続点N、におけるほぼ2VCCの高電圧によっ
て、MISFETT、、にパンチスルーが生じることを
防止する高耐化のために設けられる。
ETT□に直列接続されゲートに電源電圧VCCが印加
されたMISFETT、、は、上記ゲートストラップ動
作時の接続点N、におけるほぼ2VCCの高電圧によっ
て、MISFETT、、にパンチスルーが生じることを
防止する高耐化のために設けられる。
このような回路の追加によシ、プートストラップ容t
CB tlにはワード線制御用信号φXのVCCレベル
が直接印加されるようになるとともに、パルス信号φp
adがVCCレベルに立上る際、MIS”ETTslt
”介して、7’−トストラップ容量CB!1の電荷のコ
モンワード線へのもれが少なくなるため、このプートス
トラップ容量CB□の容量値を小さくすることができる
。従りてφx−GENEの負荷をさらにいっそう軽減す
ることができる。
CB tlにはワード線制御用信号φXのVCCレベル
が直接印加されるようになるとともに、パルス信号φp
adがVCCレベルに立上る際、MIS”ETTslt
”介して、7’−トストラップ容量CB!1の電荷のコ
モンワード線へのもれが少なくなるため、このプートス
トラップ容量CB□の容量値を小さくすることができる
。従りてφx−GENEの負荷をさらにいっそう軽減す
ることができる。
また、他の実施例では、プートストラップ容量CB□へ
ノフリチャージレベルをVccレベルに高めるために、
MISFETT、、に次のブースター回路が設けられる
。すなわち、MISFETT、。
ノフリチャージレベルをVccレベルに高めるために、
MISFETT、、に次のブースター回路が設けられる
。すなわち、MISFETT、。
のゲートと電源電圧端子VCCとの間には、ダイオード
形態のMISFETT、、と、l1vlI8FET’I
’ssのゲートと回路接続点N4との間にはゲートスト
ラップ容量CB!、が設けられる。そして、回路接続点
N4には、パルス信号RAS、、が印加される。
形態のMISFETT、、と、l1vlI8FET’I
’ssのゲートと回路接続点N4との間にはゲートスト
ラップ容量CB!、が設けられる。そして、回路接続点
N4には、パルス信号RAS、、が印加される。
この回路の動作は、パルス信号RAS□がロウレベルと
されている期間にMISFETT、、を介してプートス
トラップ容t CB tsがプリチャージされる。そし
て、このプリチャージ動作によりMISFETT、、の
ゲート電位はVCC−Vthとなる。このため、後述す
るように1プートストラツプ容ficB□へのプリチャ
ージが終了しているとき、及び回路接続点N、の電位が
は″12Vccレベルに上昇している期間、MISPE
TT、、はオフして層る。す々わち、プートストラップ
容量CB□へのプリチャージ及びプートストラップ動作
の以前のD−RAMの選択サイクル時に、上記プートス
トラップ容f CB tsがプリチャージされる。次い
で、D−RAMの非選択時にパルス信号RAG、。
されている期間にMISFETT、、を介してプートス
トラップ容t CB tsがプリチャージされる。そし
て、このプリチャージ動作によりMISFETT、、の
ゲート電位はVCC−Vthとなる。このため、後述す
るように1プートストラツプ容ficB□へのプリチャ
ージが終了しているとき、及び回路接続点N、の電位が
は″12Vccレベルに上昇している期間、MISPE
TT、、はオフして層る。す々わち、プートストラップ
容量CB□へのプリチャージ及びプートストラップ動作
の以前のD−RAMの選択サイクル時に、上記プートス
トラップ容f CB tsがプリチャージされる。次い
で、D−RAMの非選択時にパルス信号RAG、。
がハイレベルとされる。これによりMISFETToの
ゲート電圧は、Vcc+Vth以上に上昇するので、プ
ートストラップ容−IltCB□は、MISFETT、
、を介してVCCレベルまでチャージアップされる。そ
の後、D−RAMが選択され、パルス信号孔A 8 、
がロウレベルへ立ち下ると、MISFE’l”TIl、
はオフするとともに1次の動作のためにMISFETT
、、を介して電源電圧VCCがらゲートストラップ容−
1c13..へのプリチャージがなされる。以上の動作
によってノートストラップ容t CB ttのVccレ
ベルまでのチャージアップが終わるので、次にパルス信
号φpad:6KVcc レベルに上昇したとき回路接
続点N、の電位をほぼ2Vccまで上昇させることがで
きる。
ゲート電圧は、Vcc+Vth以上に上昇するので、プ
ートストラップ容−IltCB□は、MISFETT、
、を介してVCCレベルまでチャージアップされる。そ
の後、D−RAMが選択され、パルス信号孔A 8 、
がロウレベルへ立ち下ると、MISFE’l”TIl、
はオフするとともに1次の動作のためにMISFETT
、、を介して電源電圧VCCがらゲートストラップ容−
1c13..へのプリチャージがなされる。以上の動作
によってノートストラップ容t CB ttのVccレ
ベルまでのチャージアップが終わるので、次にパルス信
号φpad:6KVcc レベルに上昇したとき回路接
続点N、の電位をほぼ2Vccまで上昇させることがで
きる。
なお、このときにはMISFETT□がオンしている。
このためコモンワード線及びワード線の寄生容量C8〜
C8と上記プートストラップ容量CB!ffiとの相互
間で電荷分散が行なわれ、コモンワード線及びワード線
の電位は、これらの容量間の電荷分散によって決定され
る電圧まで上昇する。
C8と上記プートストラップ容量CB!ffiとの相互
間で電荷分散が行なわれ、コモンワード線及びワード線
の電位は、これらの容量間の電荷分散によって決定され
る電圧まで上昇する。
この実施例では、プートストラップ容量CB。
へのプリチャージレベルを高めることができる。
したがって、ワード線への必要とされる電圧VCC+v
thを得るためのプートストラップ容量B Cttの容
量値を小さくできる。この結果プートストラップ容量C
B4のチップサイズの小型化を図ることができる。さら
に1この実施例と第12図に示したダミーワード線をプ
ートストラップ動作時に分離する回路とを組み合せた場
合には、よりいンそうゲートストラップ容iCB□の容
量値を小さくできるという効果がある。
thを得るためのプートストラップ容量B Cttの容
量値を小さくできる。この結果プートストラップ容量C
B4のチップサイズの小型化を図ることができる。さら
に1この実施例と第12図に示したダミーワード線をプ
ートストラップ動作時に分離する回路とを組み合せた場
合には、よりいンそうゲートストラップ容iCB□の容
量値を小さくできるという効果がある。
また、上記M I 8.F、E、TT #1iy設けら
れたグー;ζター回路と、l1i418FETT、、に
設けられたブースター回路は、それぞれ独自の効果を有
する。従ってどちらか一方のみを第12図に示した基本
的回路に設けるものとしてもよい。
れたグー;ζター回路と、l1i418FETT、、に
設けられたブースター回路は、それぞれ独自の効果を有
する。従ってどちらか一方のみを第12図に示した基本
的回路に設けるものとしてもよい。
なお、第13A図の回路図において、骨部の付されたM
I 8FETは、そのソース・ドレイン間での電力損失
を小さくするために肴印の付されていないMI 5FE
Tに比べそのしきい値電圧Vtbが小さく設定されてい
る。また肴印の付されたMIs容量は、その基板側電極
にハイレベルの信号が印加された際、すみやかにゲート
側電極の電位が立上るようにするために肴印の付されて
いないMIS容量に比べそのしきい値電圧が小さく設定
されている。
I 8FETは、そのソース・ドレイン間での電力損失
を小さくするために肴印の付されていないMI 5FE
Tに比べそのしきい値電圧Vtbが小さく設定されてい
る。また肴印の付されたMIs容量は、その基板側電極
にハイレベルの信号が印加された際、すみやかにゲート
側電極の電位が立上るようにするために肴印の付されて
いないMIS容量に比べそのしきい値電圧が小さく設定
されている。
上記肴印の付されfMIsFETの製造方法に関しては
後で第19I、J図および第22A、B図を用いて説明
する。上記骨部の付されf4MI8容量に関しても上記
MISFETと同様な方法で製造することができる。
後で第19I、J図および第22A、B図を用いて説明
する。上記骨部の付されf4MI8容量に関しても上記
MISFETと同様な方法で製造することができる。
第14A図には、改良されたφx−BOO8の一実施例
の具体的回路図が示され、第14B図忙は、その動作波
形図が示されている。パルス信号CASu 。
の具体的回路図が示され、第14B図忙は、その動作波
形図が示されている。パルス信号CASu 。
CA S 、、は、CA3−8Gによってそれぞれ形成
されたCAS系信号の1つであり、C−CTで形成され
fcCAS信号が遅延された信号である。
されたCAS系信号の1つであり、C−CTで形成され
fcCAS信号が遅延された信号である。
第14A図に示されたφY−BOO8の回路構成は、第
13A図に示されたφx、、B OOSの回路構成と路
間−であるので説明は省略する。ただ、このφY−BO
O8は、上記φx−BOO8忙比ベコモンカラム線、プ
ートストラップ容量CB□のリセットを行なう放電経路
が異なっている。すなわち、コモンカラム線のリセット
は、パルス信号CAS、、。
13A図に示されたφx、、B OOSの回路構成と路
間−であるので説明は省略する。ただ、このφY−BO
O8は、上記φx−BOO8忙比ベコモンカラム線、プ
ートストラップ容量CB□のリセットを行なう放電経路
が異なっている。すなわち、コモンカラム線のリセット
は、パルス信号CAS、、。
RASllがそれぞれゲートに印加されたMI 5FE
TT、。yT6゜によりて行なわれ、プートストラップ
容量CB□のリセットは、パルス信号凡A S 12
。
TT、。yT6゜によりて行なわれ、プートストラップ
容量CB□のリセットは、パルス信号凡A S 12
。
CAS、、がゲートに印加され71!:MI SF’E
TT6. 。
TT6. 。
T6.によって行なわれるものである。
これはRAS信号、CAS信号およびWE倍信号それぞ
れのタイミング関係がある条件にあるとき不確定なデー
タが誤ってメモリセルに書き込まれることがあり、これ
を防ぐためにパルス信号RAS、*、CASsrによっ
てコモンカラム線等をリセットするよう忙したものであ
る。
れのタイミング関係がある条件にあるとき不確定なデー
タが誤ってメモリセルに書き込まれることがあり、これ
を防ぐためにパルス信号RAS、*、CASsrによっ
てコモンカラム線等をリセットするよう忙したものであ
る。
上記φY−B00Sの動作は、前記φx−BOO8O動
作と路間−であるので、その説明は省略する。
作と路間−であるので、その説明は省略する。
この実施例回路によって、プートストラップ容素CBs
、 、 CBjtの容量値を小さくできること等φX−
B00Sにおけるのと同様の効果が期待できる。
、 、 CBjtの容量値を小さくできること等φX−
B00Sにおけるのと同様の効果が期待できる。
第15図には、この発明の他の一実施例を示すメモリア
レイのロウ(ワード線)を選択するためのデコーダの回
路図が示されている。
レイのロウ(ワード線)を選択するためのデコーダの回
路図が示されている。
以下余白
この実施例では、前記説明したメモリアレイのカラムを
選択するためのデコーダのように、ロウデコーダが2段
に分割される。すなわち、R−DCRを構成するNOR
ゲートの横方向の配列間隔(ピッチ)を、メモリアレイ
のワード線配列のピッチに合せることにより、ICチッ
プ内で無駄な空白部分が生じないようにするものである
。
選択するためのデコーダのように、ロウデコーダが2段
に分割される。すなわち、R−DCRを構成するNOR
ゲートの横方向の配列間隔(ピッチ)を、メモリアレイ
のワード線配列のピッチに合せることにより、ICチッ
プ内で無駄な空白部分が生じないようにするものである
。
このために、メモリアレイから引き出された複数のワー
ド線は、ワード線選択スイッチMISFETTl@〜T
□をそれぞれ介して1本のコモンワード線にナベて共通
に結合されるのではなく、4本のワード線ごとに分割さ
れるのである。すなわち、4分割されたコモンワード線
によりて順次共通化されるものである。そして、互いに
異なるコモンワード線に接続されるワード線選択スイッ
チMISFETT、。〜T’ms及びT□〜T0等のゲ
ートは、それぞれカットMISFETT、。〜T’ss
及びT、4〜T’ayを介してNORゲートで構成され
たロウデコーダ回路R−D CR(11,R−D CR
Jの出力に共通に接続されるものである。したがりて、
例えば、R−DCR(1)によりて、その出力にロウ選
択信号が形成されると、MISFETT、。〜T■がオ
ンして、4つのワード線が選択されるものとなるが、4
分割されたコモンワード線のうち1つのワード線制御信
号(例えばφ8・。)しか選択されないから、メモリア
レイに対しては、1のワード線しか選択されない。
ド線は、ワード線選択スイッチMISFETTl@〜T
□をそれぞれ介して1本のコモンワード線にナベて共通
に結合されるのではなく、4本のワード線ごとに分割さ
れるのである。すなわち、4分割されたコモンワード線
によりて順次共通化されるものである。そして、互いに
異なるコモンワード線に接続されるワード線選択スイッ
チMISFETT、。〜T’ms及びT□〜T0等のゲ
ートは、それぞれカットMISFETT、。〜T’ss
及びT、4〜T’ayを介してNORゲートで構成され
たロウデコーダ回路R−D CR(11,R−D CR
Jの出力に共通に接続されるものである。したがりて、
例えば、R−DCR(1)によりて、その出力にロウ選
択信号が形成されると、MISFETT、。〜T■がオ
ンして、4つのワード線が選択されるものとなるが、4
分割されたコモンワード線のうち1つのワード線制御信
号(例えばφ8・。)しか選択されないから、メモリア
レイに対しては、1のワード線しか選択されない。
このようなワード線制御信号ψ工。。〜φXStを形成
するのがロウスイッチセレクタ(以下、R8W−8と称
す)である。
するのがロウスイッチセレクタ(以下、R8W−8と称
す)である。
したがって、例えば、ロウアドレス信号ax、〜&zs
及びa工。〜ax6のうち、ロウアドレス信号aXO〜
らはR8W−8に入力され、ロウアドレス信号a!!〜
らは、R−DCRに入力されて、上述のようなワード線
選択が行なわれる。
及びa工。〜ax6のうち、ロウアドレス信号aXO〜
らはR8W−8に入力され、ロウアドレス信号a!!〜
らは、R−DCRに入力されて、上述のようなワード線
選択が行なわれる。
上記R8W−8は、言い換えればロウアドレス信号’x
e〜4によって、ψニー〇ENEで形成されたワード線
制御信号りを4分割されたコモンワード線のいずれか1
つに伝達する動作を行なうものである。
e〜4によって、ψニー〇ENEで形成されたワード線
制御信号りを4分割されたコモンワード線のいずれか1
つに伝達する動作を行なうものである。
この場合、単に伝送グー)MISFET等で構成された
マルチプレクサによってワード線制御信号ψ工を伝える
のでは、−〇−BOO3を設けて例えばvcc十vth
のハイレベルを選択されたコモンワード線及びワード線
に伝えることができない。
マルチプレクサによってワード線制御信号ψ工を伝える
のでは、−〇−BOO3を設けて例えばvcc十vth
のハイレベルを選択されたコモンワード線及びワード線
に伝えることができない。
そこで、φニーBOO8を設けた場合には、第16図の
実施例に示された回路が使用される。
実施例に示された回路が使用される。
この実施例回路は、lのコモンワード線を選択する回路
であり、同様の回路(ロウアドレス信号のみが異なる)
が4組設けられて、R8W−8が構成される。
であり、同様の回路(ロウアドレス信号のみが異なる)
が4組設けられて、R8W−8が構成される。
この実施例回路の構成は、次のように説明できる。ゲー
トにパルス信号すxdpが印加されたMUs F E
T Tt+のドレインは、電源電圧端子vceに接続さ
れる。そして、そのソースと基準電位端子との間に並列
にM I S F B T、Ty@−”Tvsが設けら
れる。MISFETT、。、T1.のゲートには、それ
ぞれロウアドレス信号a 、a が印加される。
トにパルス信号すxdpが印加されたMUs F E
T Tt+のドレインは、電源電圧端子vceに接続さ
れる。そして、そのソースと基準電位端子との間に並列
にM I S F B T、Ty@−”Tvsが設けら
れる。MISFETT、。、T1.のゲートには、それ
ぞれロウアドレス信号a 、a が印加される。
X(I ICI
また、MISFETT□のゲートと電源電圧端子vcc
との間にはMISFETT、@が設けられる。
との間にはMISFETT、@が設けられる。
MISFETT、、のゲートには、上記パルス信号φx
dpが印加される。MISFETT、、の入力側のソー
ス又はドレインには、ワード線制御信号φ工が印加され
る。そして、M I S F E T Ttvの出力側
であるソース又はドレインと基準電位端子との間には並
列接続されたMISFETT□eTylが設けられる。
dpが印加される。MISFETT、、の入力側のソー
ス又はドレインには、ワード線制御信号φ工が印加され
る。そして、M I S F E T Ttvの出力側
であるソース又はドレインと基準電位端子との間には並
列接続されたMISFETT□eTylが設けられる。
MISl:TT、、、T、、のゲートには、それぞれロ
ウアドレス信号a□e az(1が印加される。
ウアドレス信号a□e az(1が印加される。
また、MISFETT、、の出力側のソース又はドレイ
ンと基準電位端子間にはMISFETT、。
ンと基準電位端子間にはMISFETT、。
が設けられ、ゲートにパルス信号RA S、1が印加さ
れている。さらに、MISFETTyaのソースとMI
SFETTyyのゲート間には、MISFETT〕、が
設けられる。MISFETT、、のゲートには電源電圧
vceが印加されている。この実施例回路において、*
印を付したMISFETは、前記同様に低しきい値電圧
に設定されている。
れている。さらに、MISFETTyaのソースとMI
SFETTyyのゲート間には、MISFETT〕、が
設けられる。MISFETT、、のゲートには電源電圧
vceが印加されている。この実施例回路において、*
印を付したMISFETは、前記同様に低しきい値電圧
に設定されている。
この回路の動作は、第17図の動作波形図を参照して、
次に説明する。
次に説明する。
上記パルス信号病およびRAS1!は、それぞれRAS
−8Gで形成されたRAS系信号の1つであり、RAS
−CTで形成されたRAS信号が遅延された信号である
。
−8Gで形成されたRAS系信号の1つであり、RAS
−CTで形成されたRAS信号が遅延された信号である
。
R8W−8が非選択時に上記パルス信号−エdpがハイ
レベルとされる。このためノードT、がVcc −vt
hにプリチャージされる。
レベルとされる。このためノードT、がVcc −vt
hにプリチャージされる。
その後、ロウアドレス信号”X@および’XIの少なく
ともいずれか一方の電位が例えばハイレベルになると、
上記ノードT、はディスチャージされるとともに、ワー
ド線制御信号−〇0.の電位は回路の接地電位となる。
ともいずれか一方の電位が例えばハイレベルになると、
上記ノードT、はディスチャージされるとともに、ワー
ド線制御信号−〇0.の電位は回路の接地電位となる。
すなわちワード巌制御信号φ。、は非選択状態となる。
これに対して、上記ロウアドレス信号a工。および’X
sのそれぞれの電位がロウレベルであると、その後制御
信号−〇のレベルがvcc+vth以上になることによ
り、上記ワード機制御信号φ工0.のレベルハvca十
■th以上となる。すなわち、上記φ工。。は選択状態
となる。なおこのときMISFE T T、、のゲート
電圧は、上記pxのレベルがロウレベルのとき、ゲート
と基板間がvca−vthにチャージアップされ、その
後上記φ工のレベルが■。。レベルとなり、これが基板
(チャンネル領域)に伝えられるため、Va。+2vt
h以上となる。この結果上述したようにワード線制御信
号−〇のレベルがほぼそのままワード線制御信号φ工。
sのそれぞれの電位がロウレベルであると、その後制御
信号−〇のレベルがvcc+vth以上になることによ
り、上記ワード機制御信号φ工0.のレベルハvca十
■th以上となる。すなわち、上記φ工。。は選択状態
となる。なおこのときMISFE T T、、のゲート
電圧は、上記pxのレベルがロウレベルのとき、ゲート
と基板間がvca−vthにチャージアップされ、その
後上記φ工のレベルが■。。レベルとなり、これが基板
(チャンネル領域)に伝えられるため、Va。+2vt
h以上となる。この結果上述したようにワード線制御信
号−〇のレベルがほぼそのままワード線制御信号φ工。
。に伝えられるようになる。
この発明に係るブースター回路は、ブースター回路が設
けられるパルス発生回路の負荷を軽減できるものとして
、前記説明したD−RAMの他、広く一般に利用できる
ものである。
けられるパルス発生回路の負荷を軽減できるものとして
、前記説明したD−RAMの他、広く一般に利用できる
ものである。
〔メモリプレイおよびダミーアレイのレイプウトパタ−
y)メモリアレイM−ARYおよびダミ−7レイD7A
RYのレイアウトパターンを第18A図に従って説明す
る。
y)メモリアレイM−ARYおよびダミ−7レイD7A
RYのレイアウトパターンを第18A図に従って説明す
る。
第18A図に示すメモリアレイM−ARYは第9図に示
したメモリセルM−CELの複数個が半導体基板1に配
列されたものである。一方、第18A因に示すダミーア
レイD−ARYti第10図に示したダミーセルD−C
ELの複数個が半導体基板lに配列されたものである。
したメモリセルM−CELの複数個が半導体基板1に配
列されたものである。一方、第18A因に示すダミーア
レイD−ARYti第10図に示したダミーセルD−C
ELの複数個が半導体基板lに配列されたものである。
まず、第19A図に示すメモリアレイM−ARYは以下
のように構成されている。
のように構成されている。
半導体基板10表面でMISFETQMと記憶用キャパ
シタC6かう構成された複数のメモリセルM−CEL間
を互いに分離するため、フィールド絶縁[2が第18A
a図に示したパターンを基本として形成されている。
シタC6かう構成された複数のメモリセルM−CEL間
を互いに分離するため、フィールド絶縁[2が第18A
a図に示したパターンを基本として形成されている。
このような基本パターンルールと異なって、第1多結晶
シリコン層6に電源電圧v0゜を印加するためのコンタ
クトホールCHoの下部にフィールド絶縁膜2aが例外
的に配置されている。従って、このコンタクトホールC
Ho直下でのアルミニウム層と多結晶シリコン層との相
互反応に基づいて形成されるアルミ・シリコン合金がコ
ンタクトホールCHo直下の絶縁膜を貫通し半導体基板
10表面に不所望に到達するとい5事故を防止すること
ができる。
シリコン層6に電源電圧v0゜を印加するためのコンタ
クトホールCHoの下部にフィールド絶縁膜2aが例外
的に配置されている。従って、このコンタクトホールC
Ho直下でのアルミニウム層と多結晶シリコン層との相
互反応に基づいて形成されるアルミ・シリコン合金がコ
ンタクトホールCHo直下の絶縁膜を貫通し半導体基板
10表面に不所望に到達するとい5事故を防止すること
ができる。
このフィールド絶縁膜2およびゲート絶縁膜3上にはメ
モリセルM−CEL中の記憶用キャパシタC1の一方の
電極として使用する第1多結晶シリコン層6が第18A
b図に示したパターンを基本として形成されている。
モリセルM−CEL中の記憶用キャパシタC1の一方の
電極として使用する第1多結晶シリコン層6が第18A
b図に示したパターンを基本として形成されている。
さらに、第1多結晶シリコン層6上には第18A図のた
て方向に沿りて第9回中の第2多結晶シリコン層8によ
って形成されたところのワード線WLl−1〜WLt−
1が延びている。
て方向に沿りて第9回中の第2多結晶シリコン層8によ
って形成されたところのワード線WLl−1〜WLt−
1が延びている。
さらに、上記記憶用キャパシタC,の一電極としての多
結晶シリコン層6に上記コンタクトホールCH,を介し
て電源電圧vc0を供給するための電源供給線Vcc−
Lが、第11A図のよと方向に延びている。
結晶シリコン層6に上記コンタクトホールCH,を介し
て電源電圧vc0を供給するための電源供給線Vcc−
Lが、第11A図のよと方向に延びている。
一方、第9図中のアルミニウムMI OKよって形成さ
れたところのデータ線DL 、−、、DL、、が、第1
8A図に示すように上記電源供給線V0゜−Lとほぼ平
行に延びている。データ線DLl−8はコンタクトホー
ルCH,を介してメモリセルM−CEL中のMI SF
ETQMのドレイン領域に接続され、データN D L
g −t BコンタクトホールCH,を介して他のメ
モリ七ルM−CEL中のMISFETQMのドレイン領
域に接続されている。
れたところのデータ線DL 、−、、DL、、が、第1
8A図に示すように上記電源供給線V0゜−Lとほぼ平
行に延びている。データ線DLl−8はコンタクトホー
ルCH,を介してメモリセルM−CEL中のMI SF
ETQMのドレイン領域に接続され、データN D L
g −t BコンタクトホールCH,を介して他のメ
モリ七ルM−CEL中のMISFETQMのドレイン領
域に接続されている。
また、データ線DL1.’ DLI−1はデータ線DL
、−,。
、−,。
DL、−、と同様に第18A図のよこ方向に延び、所定
の部分でコンタクトホールを介してメモリセルM−CE
L中のMISFETQMのドレイン領域に接続されてい
る。
の部分でコンタクトホールを介してメモリセルM−CE
L中のMISFETQMのドレイン領域に接続されてい
る。
次に、第18A図に示すダイ−セルD−CELは以下の
ように構成されている。
ように構成されている。
半導体基板lの表面の一部分にはフィールド絶縁膜2が
形成され、半導体基板1の表面の他の部分にはゲート絶
縁膜3が形成されている。
形成され、半導体基板1の表面の他の部分にはゲート絶
縁膜3が形成されている。
このフィルド絶縁膜2およびゲート絶縁膜3上に第19
A図に示すたて方向に沿って第1多結晶シリコン層15
m、15bが互いに離間して延びている。この第1多結
晶シリコン層15a、15blO@はダミーセルD−C
EL中の中ヤパシタ(d)の容量値を決定する上で極め
て重要である。この第1多結晶シリコン層ISaと第1
多結晶シリコン層15bとの間には第11図に示したN
型半導体領域14が位置していゐ、このN+型半導体
領域14は複数のダミーセルD−CELの共通アースラ
インとして使用される。
A図に示すたて方向に沿って第1多結晶シリコン層15
m、15bが互いに離間して延びている。この第1多結
晶シリコン層15a、15blO@はダミーセルD−C
EL中の中ヤパシタ(d)の容量値を決定する上で極め
て重要である。この第1多結晶シリコン層ISaと第1
多結晶シリコン層15bとの間には第11図に示したN
型半導体領域14が位置していゐ、このN+型半導体
領域14は複数のダミーセルD−CELの共通アースラ
インとして使用される。
さらに、第1多結晶シリコンH15a上には第1O図中
の第2多結晶シリコン層17によって形成されたところ
のダミーワード線DWL、−,が延びている。このダミ
ーワード線DWL、、はダミーセルD−CEL中のMI
SFETQnsのゲート電極を構成している。一方、第
4A図に示したディスチャージ制御信号φd0を印加す
るために第10図中の第2多結晶シリコン層18によっ
て形成されたところの制御信号線φdc−Llがダミー
ワード@ D W L r −tから離されるとともに
これと平行に延びている。この制御信号線φdc−12
はダミーセルD−CEL中のMISFETQntのゲー
ト電極を構成している。
の第2多結晶シリコン層17によって形成されたところ
のダミーワード線DWL、−,が延びている。このダミ
ーワード線DWL、、はダミーセルD−CEL中のMI
SFETQnsのゲート電極を構成している。一方、第
4A図に示したディスチャージ制御信号φd0を印加す
るために第10図中の第2多結晶シリコン層18によっ
て形成されたところの制御信号線φdc−Llがダミー
ワード@ D W L r −tから離されるとともに
これと平行に延びている。この制御信号線φdc−12
はダミーセルD−CEL中のMISFETQntのゲー
ト電極を構成している。
同様に、ダミーワード線DWL、、、、、および制御信
号φdo−Lsと平行にダミーワード線DWL、−。
号φdo−Lsと平行にダミーワード線DWL、−。
および制御信号線φda−14が延びている。
そして、さらにデータ線D Ll−+ 、 DLs −
t −DL、 +l t DLl−、が第18図に示す
ようにメモリアレイM−ARYから延びている。 DL
、−、はコンタクトホールCH,を介してダt−セルD
−CEI中のMISFETQDlのドレイン領域に接続
され、σ1.−!も同様にコンタクトホールCH4を介
して他のD−CEL中のM I S F E T QD
Iのドレイン領域に接続されている。
t −DL、 +l t DLl−、が第18図に示す
ようにメモリアレイM−ARYから延びている。 DL
、−、はコンタクトホールCH,を介してダt−セルD
−CEI中のMISFETQDlのドレイン領域に接続
され、σ1.−!も同様にコンタクトホールCH4を介
して他のD−CEL中のM I S F E T QD
Iのドレイン領域に接続されている。
周辺回路、例えば第4A図に示したセンスアンプSA、
の一部のレイアウトパターンを第18B図に示す。
の一部のレイアウトパターンを第18B図に示す。
第18B図において、ARはアクティブリストア部、P
Cはデータ線プリチャージ用回路部である。
Cはデータ線プリチャージ用回路部である。
アクティブリスト部ARには第4A図に示したアクティ
ブリストアAR,が2個配置されている。
ブリストアAR,が2個配置されている。
すなわち、第18B図に示した矢印A側に一つのアクテ
ィブリストアが構成され、矢印B側に他のアクティブリ
ストアが構成されている。そして、このアクティブリス
トア部AR中にはそれぞれのアクティブリストアに対し
て共通のアクティブリストア制御信号線φrg−Lep
rs−Lおよび電源電圧線Vc、−bが第18B図に示
すように配置されている。
ィブリストアが構成され、矢印B側に他のアクティブリ
ストアが構成されている。そして、このアクティブリス
トア部AR中にはそれぞれのアクティブリストアに対し
て共通のアクティブリストア制御信号線φrg−Lep
rs−Lおよび電源電圧線Vc、−bが第18B図に示
すように配置されている。
一方、プリチャージ用回路部PCには上記2個のアクテ
ィブリストアに対応した2個のデータ線プリチャージ用
回路が配置されている。そして、このプリチャージ周回
路部PC中には電位線V DP −L e グリチャ
ージ制御用信号#i!φpQ−L*そして第18A図の
メモリアレイM−ARYに延びるデータ線DL、−,、
DL、、 、 DL□−@* DLI −*が第18B
図に示すように配置されている。
ィブリストアに対応した2個のデータ線プリチャージ用
回路が配置されている。そして、このプリチャージ周回
路部PC中には電位線V DP −L e グリチャ
ージ制御用信号#i!φpQ−L*そして第18A図の
メモリアレイM−ARYに延びるデータ線DL、−,、
DL、、 、 DL□−@* DLI −*が第18B
図に示すように配置されている。
第4A図中のMISFETQs、%QB、 およびキ
ャパシタC11it*clltxが第18B図に示すよ
うに配置される。
ャパシタC11it*clltxが第18B図に示すよ
うに配置される。
Nチャンネル型グイナξツクRAMの製造プロセスを第
19A図〜第19T図に従りて説明する。
19A図〜第19T図に従りて説明する。
各図において%X、は第18A図に示したメモリアレイ
M−ARYのXl−Xi切断部分の工程断面図、X8は
第18B図に示したアクティブリストアARのX、−X
、切断部分の工程断面図、セしてXsは第18B図に示
したアクティブリストアARf)X、−X、切断部分の
工程断面図である。
M−ARYのXl−Xi切断部分の工程断面図、X8は
第18B図に示したアクティブリストアARのX、−X
、切断部分の工程断面図、セしてXsは第18B図に示
したアクティブリストアARf)X、−X、切断部分の
工程断面図である。
(酸化膜および耐酸化膜形成工程)
第19A図に示すように半導体基板101の表面に酸化
[102および酸素を通さない絶縁膜すなわち耐酸化膜
103を形成する。
[102および酸素を通さない絶縁膜すなわち耐酸化膜
103を形成する。
半導体基板101.酸化1[[102及び耐酸化膜10
3の好ましい具体的な材料として(100)結晶を有す
るP屋単結晶シリコン(Sl)基板。
3の好ましい具体的な材料として(100)結晶を有す
るP屋単結晶シリコン(Sl)基板。
二酸化シリコン(Slot)膜および窒化シリコン(S
LsNa)膜がそれぞれ使用される。
LsNa)膜がそれぞれ使用される。
上記Sin、M102は下記の理由のために81基板1
01の表面酸化によって約50OAの厚さに形成される
。すなわち、St、N、膜103を直接S1基板101
0表面に形成した場合、81基板101とSi、N、膜
103との熱膨張係数との違いにより81基板101F
)ii!!面に熱を与える。
01の表面酸化によって約50OAの厚さに形成される
。すなわち、St、N、膜103を直接S1基板101
0表面に形成した場合、81基板101とSi、N、膜
103との熱膨張係数との違いにより81基板101F
)ii!!面に熱を与える。
このため、81基板1010表面に結晶欠陥を生ずる。
これを防止するためにSl、N、膜103の形成前にS
I O,M 102がsi基板101の表面に形成さ
れる。
I O,M 102がsi基板101の表面に形成さ
れる。
一方、St、N4膜103は、後で詳しく述べるよ5に
、81基板101の選択酸化用マスクとして使用するた
めに、例えばCV D (ChemicalVapor
D@poi1tion)法により約1400Xの厚さ
に形成される。
、81基板101の選択酸化用マスクとして使用するた
めに、例えばCV D (ChemicalVapor
D@poi1tion)法により約1400Xの厚さ
に形成される。
(耐酸化膜の選択的除去およびイオン打込み工程)比較
的厚い酸化膜すなわちフィールド絶縁膜を形成すべきS
t基板101の表面上の81.N4膜103を選択的に
除去するために、まずエツチング用マスクとしてホトレ
ジスト膜104をSi、N。
的厚い酸化膜すなわちフィールド絶縁膜を形成すべきS
t基板101の表面上の81.N4膜103を選択的に
除去するために、まずエツチング用マスクとしてホトレ
ジスト膜104をSi、N。
膜103の表面上に選択的に形成する。この状態で1例
えば精度のよいエツチングが可能なプラズマエッチ法に
より露出している部分のSl、N、膜103を除去する
。
えば精度のよいエツチングが可能なプラズマエッチ法に
より露出している部分のSl、N、膜103を除去する
。
つづいて、フィールド絶縁膜が形成されるところのSl
基板1010表面に基板と反対導電型の層いわゆる反転
層が形成されないようにするため、第19B図に示すよ
5にホトレジスト膜104を残した状態で露出している
S10.膜102を通して81基板101中へ基板と同
じ導電型の不純物すなわちPg不純物を導入する。この
P型不純物の導入法としてはイオン打込みが好ましい6
例えばPM不純物であるボロンイオンが打込みエネルギ
ー753(・Vで81基板101中へ打込まれる。
基板1010表面に基板と反対導電型の層いわゆる反転
層が形成されないようにするため、第19B図に示すよ
5にホトレジスト膜104を残した状態で露出している
S10.膜102を通して81基板101中へ基板と同
じ導電型の不純物すなわちPg不純物を導入する。この
P型不純物の導入法としてはイオン打込みが好ましい6
例えばPM不純物であるボロンイオンが打込みエネルギ
ー753(・Vで81基板101中へ打込まれる。
この時のイオンのドーズ量は3 X 10”原子/cd
である。
である。
(フィールド絶縁膜形成工程)
Sl基板1010表面にフィールド絶縁膜105を選択
的に形成する。すなわち、第19C図に示すようにホト
レジスト膜104を除去した後、5isNa膜103を
マスクとして81基板101の表面を熱酸化によって選
択的に酸化し、厚さ約9500XのS10.膜105(
以下、フィールドS10.膜と言う)を形成する。この
フィールド・SiO,@105の形成時に、イオン打込
みされたボロンがSl基板101内の引き伸し拡散され
、そして所定の深さを有するP重反転防止層(図示せず
)が、フィールドSlO,[1o5の直下に形成される
。
的に形成する。すなわち、第19C図に示すようにホト
レジスト膜104を除去した後、5isNa膜103を
マスクとして81基板101の表面を熱酸化によって選
択的に酸化し、厚さ約9500XのS10.膜105(
以下、フィールドS10.膜と言う)を形成する。この
フィールド・SiO,@105の形成時に、イオン打込
みされたボロンがSl基板101内の引き伸し拡散され
、そして所定の深さを有するP重反転防止層(図示せず
)が、フィールドSlO,[1o5の直下に形成される
。
(耐酸化膜および酸化膜除去工程)
フィールドSt OmN 105が形成されていないと
ころのSl基板1010表面を露出するために、81、
N、膜103を例えば熱リン酸(Ha P 04 )液
を用いて除去する。つづいて、SIO,[102を例え
ば7ソ酸(HF)液を用いて除去し、第19D図に示す
ようにSl基板1010表面を選択的に露出する。
ころのSl基板1010表面を露出するために、81、
N、膜103を例えば熱リン酸(Ha P 04 )液
を用いて除去する。つづいて、SIO,[102を例え
ば7ソ酸(HF)液を用いて除去し、第19D図に示す
ようにSl基板1010表面を選択的に露出する。
S 1 、 N、膜103およびS I O,N 10
2を除去した状態でのメモリプレイ、ダイ−アレイの平
面図を第20A図2周辺回路部の平面図を第20B図に
示す、すなわち、第20A図で線XIDK沿りて基板を
切断した場合の断面図が第19D図のXlの部分に示さ
れ、第20B図でaXaHに沿りて基板を切断した場合
の断面図が第19D図のXlの部分に示され、第20B
図でaXaHに沿って基板を切断した場合の断面図が第
19DのX。
2を除去した状態でのメモリプレイ、ダイ−アレイの平
面図を第20A図2周辺回路部の平面図を第20B図に
示す、すなわち、第20A図で線XIDK沿りて基板を
切断した場合の断面図が第19D図のXlの部分に示さ
れ、第20B図でaXaHに沿りて基板を切断した場合
の断面図が第19D図のXlの部分に示され、第20B
図でaXaHに沿って基板を切断した場合の断面図が第
19DのX。
の部分に示されている。
(第1ゲート絶縁膜形成工程)
メモリセ/I/M−CELおよびダξ−セルD−CEL
中のキャパシタC1,CdI!Iの誘電体層を得るため
に露出した81基板101の表面に第1ゲート絶縁M1
06を第19E図に示すように形成する。すなわち、露
出したSt基板101の表面を熱酸化することKよりて
厚さ約430Xの第1ゲート絶縁膜406をその表面に
形成する。したが2て、第1ゲート絶縁膜106は81
01から成っている。
中のキャパシタC1,CdI!Iの誘電体層を得るため
に露出した81基板101の表面に第1ゲート絶縁M1
06を第19E図に示すように形成する。すなわち、露
出したSt基板101の表面を熱酸化することKよりて
厚さ約430Xの第1ゲート絶縁膜406をその表面に
形成する。したが2て、第1ゲート絶縁膜106は81
01から成っている。
(第1導体層被着工程)
メモリセルおよびダミーセル中のキャパシタの一方の電
極として使用するために第1導体層107を81基板1
01上全面に第19F図に示すように形成する。すなわ
ち、第1導体層107として例えば多結晶シリコン層1
07をCVD法により81基板101上面に形成する。
極として使用するために第1導体層107を81基板1
01上全面に第19F図に示すように形成する。すなわ
ち、第1導体層107として例えば多結晶シリコン層1
07をCVD法により81基板101上面に形成する。
この多結晶シリコン層107の厚さは約4000X程度
である。
である。
つづいて、多結晶107の抵抗値を小さくするためこの
多結晶シリコン層107中に拡散法によりN型不純物、
例えばリンを導入する。この結果、多結晶シリコン層1
07の抵抗値は約160/口らなる。、。
多結晶シリコン層107中に拡散法によりN型不純物、
例えばリンを導入する。この結果、多結晶シリコン層1
07の抵抗値は約160/口らなる。、。
(第1導体層の選択除去工程)
第1導体層すなわち第1多結晶シリコン層107を所定
の電極形状とするために、第19G図に示すようにホト
エツチング法によって第1多結晶シリコン層107を選
択的に除去し、電極108を形成する。この第1多結晶
シリコン層107の選択的除去法として精度のよいエツ
チングが可能なプラズマエツチングが適している。引き
つづいて、露出した第1ゲー)SiOtM106もエツ
チングし、Sl基板1010表面を部分的に露出する。
の電極形状とするために、第19G図に示すようにホト
エツチング法によって第1多結晶シリコン層107を選
択的に除去し、電極108を形成する。この第1多結晶
シリコン層107の選択的除去法として精度のよいエツ
チングが可能なプラズマエツチングが適している。引き
つづいて、露出した第1ゲー)SiOtM106もエツ
チングし、Sl基板1010表面を部分的に露出する。
第1多結晶シリコン層107および第1ゲートStO,
膜106を選択的に除去した状態でのメモリアレイ、ダ
ミーアレイの平面図を第21A図。
膜106を選択的に除去した状態でのメモリアレイ、ダ
ミーアレイの平面図を第21A図。
周辺回路部の平面図を第21B図に示す、すなわち第2
1A図で線X1Gに沿って基板を切断した場合の断面図
が第19G図のXiの部分に示され、第21B図で線X
IG に沿って基板を切断した場合の断面図が第19G
図のX、の部分に示され、第21B図でill X s
a K ?E?って基板を切断した場合の断面図が第
19G図のX畠の部分に示されている。
1A図で線X1Gに沿って基板を切断した場合の断面図
が第19G図のXiの部分に示され、第21B図で線X
IG に沿って基板を切断した場合の断面図が第19G
図のX、の部分に示され、第21B図でill X s
a K ?E?って基板を切断した場合の断面図が第
19G図のX畠の部分に示されている。
(第2ゲート絶縁膜形成工程)
メモリアレイM−ARY、ダン−アレイD−ARYなら
びに周辺回路部中のMISFETのゲート絶ilk膜を
得るために露出したSl基板1010表面に第2ゲート
絶縁膜109を第19H図に示すように形成する。すな
わち、露出したSl基板1010表面を熱酸化すること
によって厚さ約5aoXの第2ゲート絶縁膜109をそ
の表面に形成する。したがりて、第2ゲート絶縁膜10
9はStO,から成りている。第2ゲート絶縁膜すなわ
ち第2グー)810111!109の形成と同時に第1
多結晶シリ;ンから成る電極10Bの表面も酸化され、
その表面に厚さ約220OAのSIO,Wlloが形成
される。このStO,膜110は電極108と後述する
第2多結晶シリコンから成る電極との眉間絶縁膜の役目
をはたす。
びに周辺回路部中のMISFETのゲート絶ilk膜を
得るために露出したSl基板1010表面に第2ゲート
絶縁膜109を第19H図に示すように形成する。すな
わち、露出したSl基板1010表面を熱酸化すること
によって厚さ約5aoXの第2ゲート絶縁膜109をそ
の表面に形成する。したがりて、第2ゲート絶縁膜10
9はStO,から成りている。第2ゲート絶縁膜すなわ
ち第2グー)810111!109の形成と同時に第1
多結晶シリ;ンから成る電極10Bの表面も酸化され、
その表面に厚さ約220OAのSIO,Wlloが形成
される。このStO,膜110は電極108と後述する
第2多結晶シリコンから成る電極との眉間絶縁膜の役目
をはたす。
(低しきい値電圧制御イオン打込み工程)第4A図に示
した低しきい値電圧を有するMIS F E T Qs
t〜Qas I QgaおよびQsy(’)しきい値電
圧を規定するために、第19I図に示すように第2ゲー
トsto*膜109を通して基板表面KP型不純物をイ
オン打込み法によって導入する。
した低しきい値電圧を有するMIS F E T Qs
t〜Qas I QgaおよびQsy(’)しきい値電
圧を規定するために、第19I図に示すように第2ゲー
トsto*膜109を通して基板表面KP型不純物をイ
オン打込み法によって導入する。
P型不純物は例えばボロンが使用される。打込みエネル
ギーは75 keVで、イオンのドーズ量は2.4X1
0 厘子/c1/lが好ましい。
ギーは75 keVで、イオンのドーズ量は2.4X1
0 厘子/c1/lが好ましい。
この時のイオン打込みは全く選択マスクを使用しないた
め、その他のMISFET例えばQ M eQnt e
Qom $ Q84 e Qgs を形成すべき基板
表面部分にもボロンが導入される。
め、その他のMISFET例えばQ M eQnt e
Qom $ Q84 e Qgs を形成すべき基板
表面部分にもボロンが導入される。
(高しきい値電圧制御イオン打込み工程)第4A図に示
したMISFETQas〜QaseQs、およびQsy
に比べて高いしきい値電圧を有するMISFET1例え
ばメモリセル中のMISFETQM、ダミーセル中のM
ISFETQDI。
したMISFETQas〜QaseQs、およびQsy
に比べて高いしきい値電圧を有するMISFET1例え
ばメモリセル中のMISFETQM、ダミーセル中のM
ISFETQDI。
QDI あるいはアクティブリストア中のMISFE
T Qsa e Qs@のしきい値電圧を規定するため
に、第19J図および第22B図に示すようにイオン打
込み用マスクすなわちホトレジス)fflllをM I
S F ET Qs+−Qss −* Qss +
Qsy のチャンネル領域部分の第2ゲートsto、
膜109上に形成し、ホトレジスト膜111を第22A
図および第22B図に示すようにMISFETQM。
T Qsa e Qs@のしきい値電圧を規定するため
に、第19J図および第22B図に示すようにイオン打
込み用マスクすなわちホトレジス)fflllをM I
S F ET Qs+−Qss −* Qss +
Qsy のチャンネル領域部分の第2ゲートsto、
膜109上に形成し、ホトレジスト膜111を第22A
図および第22B図に示すようにMISFETQM。
Qos e Qns e QB4 * Qssのfヤ7
ネル領域上ニは形成せず、この状態でボロンイオンの打
込みを行う、打込みエネルギーは75keVで、イオン
のドーズ−]u1.0X10 i子/dが好ましい。
ネル領域上ニは形成せず、この状態でボロンイオンの打
込みを行う、打込みエネルギーは75keVで、イオン
のドーズ−]u1.0X10 i子/dが好ましい。
この結果、M I S F E T QM? QDI
e QDI +Q84 そしてQB、を形成すべき部分
の基板表面の不純物濃度は一層高められるので、これら
のMISFETのしきい値は高い値を有することになる
。
e QDI +Q84 そしてQB、を形成すべき部分
の基板表面の不純物濃度は一層高められるので、これら
のMISFETのしきい値は高い値を有することになる
。
イオン打込み状態でのメモリアレイ、ダミーアレイの平
面図を第22A図2周辺回路部の平面図を第22B図に
示す。
面図を第22A図2周辺回路部の平面図を第22B図に
示す。
(ダイレクトコンタクトホール形成工程)第11図を用
いて説明したように、キャパシタC11,0一方の電極
25をM I S F E T Q 114ON 型
半導体領域22に直接接続するためのコンタクトホール
いわゆるダイレクトコンタクトCH100を第19に図
に示すようにホトレジスト膜112をマスクとして第2
ゲート5totiの選択的エツチングにより形成する。
いて説明したように、キャパシタC11,0一方の電極
25をM I S F E T Q 114ON 型
半導体領域22に直接接続するためのコンタクトホール
いわゆるダイレクトコンタクトCH100を第19に図
に示すようにホトレジスト膜112をマスクとして第2
ゲート5totiの選択的エツチングにより形成する。
この時の状態のメモリアレイ、ダミーアレイの平面図を
第23A図、周辺回路部の平面図を第23B図に示す、
特に第23B図に示すようにこのダイレフトコ/タクト
ホールCH,。。1Ml5FETQ4となるべき部分を
キャパシタC!IIlとなるべき部分との間に設けられ
る。
第23A図、周辺回路部の平面図を第23B図に示す、
特に第23B図に示すようにこのダイレフトコ/タクト
ホールCH,。。1Ml5FETQ4となるべき部分を
キャパシタC!IIlとなるべき部分との間に設けられ
る。
(第2導体層被着工程)
すべてのM I S F E Tのゲート電極ならびに
配線層として使用するために第2導体層113を81基
板101上全面に形成する。すなわち、第19L図に示
すように第2導体層113として例えば多結晶シリコン
層をCVD法により81基板101上全面に形成する。
配線層として使用するために第2導体層113を81基
板101上全面に形成する。すなわち、第19L図に示
すように第2導体層113として例えば多結晶シリコン
層をCVD法により81基板101上全面に形成する。
この多結晶シリコン層113の厚さは約3500A程度
である。つづいて、抵抗値を小さくするためこの多結晶
シリコン層113中に拡散法によりN型不純物、例えば
リンを導入する。この結果、多結晶シリコン層113の
抵抗値は約10Ω/口となる。このようなリン処理の間
、リンネ細物はダイレフトコ/タクトホールCHt o
・を通してSt基板101内に導入される。
である。つづいて、抵抗値を小さくするためこの多結晶
シリコン層113中に拡散法によりN型不純物、例えば
リンを導入する。この結果、多結晶シリコン層113の
抵抗値は約10Ω/口となる。このようなリン処理の間
、リンネ細物はダイレフトコ/タクトホールCHt o
・を通してSt基板101内に導入される。
(第2導体層の選択除去工程)
第2導体層すなわち第2多結晶シリコン層113を所定
の電極あるいは配線形状にホトエツチング法によって選
択的に除去する。つまり、第19M図に示すようにホト
エツチング後のシリコン層113は第18A図で示した
ワード線WL、−、〜WL1−6−ダミーワード線DW
Lm−t −DWLt −* −制御信号線φdc−L
1 、 pdc−LHを形成し、また第18B図で示し
たアクティブリストア制御信号線φr g −L p
キャパシタC1st t CBs*の電極114ある
いはM I S F E T Q sh〜Qssのゲ
ート電極を形成する。
の電極あるいは配線形状にホトエツチング法によって選
択的に除去する。つまり、第19M図に示すようにホト
エツチング後のシリコン層113は第18A図で示した
ワード線WL、−、〜WL1−6−ダミーワード線DW
Lm−t −DWLt −* −制御信号線φdc−L
1 、 pdc−LHを形成し、また第18B図で示し
たアクティブリストア制御信号線φr g −L p
キャパシタC1st t CBs*の電極114ある
いはM I S F E T Q sh〜Qssのゲ
ート電極を形成する。
第18M図に示すようにさらに露出した露出した第2グ
ー)8101!109を除去し、81基板1010表面
を露出し、この状態でのメモリアレイ、グミ−アレイの
平面図を第18A図2周辺回路部の平面図を第24B図
に示す。すなわち第24A図で線X、に溢って基板を切
断した場合の断面図が第24M図のX、の部分に示され
、第24B図で紳X、MK?aって基板を切断した場合
の断面図が第19M図のX3の部分に示され、第24B
図で線X5MIC?8つて基板を切断した場合の断面図
が第19M図のX、の部分に示されている。
ー)8101!109を除去し、81基板1010表面
を露出し、この状態でのメモリアレイ、グミ−アレイの
平面図を第18A図2周辺回路部の平面図を第24B図
に示す。すなわち第24A図で線X、に溢って基板を切
断した場合の断面図が第24M図のX、の部分に示され
、第24B図で紳X、MK?aって基板を切断した場合
の断面図が第19M図のX3の部分に示され、第24B
図で線X5MIC?8つて基板を切断した場合の断面図
が第19M図のX、の部分に示されている。
(表面酸化工程)
MISFETのソース領域ならびにドレイン領域を形成
すべき表面が汚染されないようにするため、第19N図
に示すように露出したSt基板1010表面にその表面
の熱酸化によって厚さ100AのS t O,膜115
を形成する。5iot張115の形成と同時に第2多結
晶シリコンから成るワード#WL1−.〜WE、、−,
,ダき−ワード線DWL+ −s −DWLs−*−制
御信号線pdc−L1*$dC−L@、キ+ハシタcB
s□ecBl*’)電極114あるいはM I S F
E T Q s r 〜Q 83のゲート電極の表面
も層化され、その結果それらの表面に厚さ約30OAの
StO,膜116が第2ON図に示すように形成される
。
すべき表面が汚染されないようにするため、第19N図
に示すように露出したSt基板1010表面にその表面
の熱酸化によって厚さ100AのS t O,膜115
を形成する。5iot張115の形成と同時に第2多結
晶シリコンから成るワード#WL1−.〜WE、、−,
,ダき−ワード線DWL+ −s −DWLs−*−制
御信号線pdc−L1*$dC−L@、キ+ハシタcB
s□ecBl*’)電極114あるいはM I S F
E T Q s r 〜Q 83のゲート電極の表面
も層化され、その結果それらの表面に厚さ約30OAの
StO,膜116が第2ON図に示すように形成される
。
(ソース・ドレイン領域形成工程)
MISFETのソース・ドレイン領域をS五基板101
内に選択的に形成するために第190図に示すように5
108膜115を通してN型不純物。
内に選択的に形成するために第190図に示すように5
108膜115を通してN型不純物。
例えばヒ素をSt基板101内に導入する。このN型不
純物の導入法としてはイオン打込みが好ましい0例えば
、ヒ素イオンが打込みエネルギー80keVで81基板
101内に打込まれる。この時のイオンのドーズ量はl
Xl0 [子/dである。
純物の導入法としてはイオン打込みが好ましい0例えば
、ヒ素イオンが打込みエネルギー80keVで81基板
101内に打込まれる。この時のイオンのドーズ量はl
Xl0 [子/dである。
(コンタクトホール形成工程(1))
第1導体層すなわち第1多結晶シリコン層108と後で
述べる第3導体層との接続用コンタクトホールをS10
.膜116に形成する。すなわち、第19P図に示すよ
うにコンタクトホールCH1・、をホトレジスト膜11
7をマスクとしてS 10.膜110中に選択的に形成
する。
述べる第3導体層との接続用コンタクトホールをS10
.膜116に形成する。すなわち、第19P図に示すよ
うにコンタクトホールCH1・、をホトレジスト膜11
7をマスクとしてS 10.膜110中に選択的に形成
する。
なお、このコンタクトホールCH,・1は第18A図に
示したコンタクトホールCH・ に対応している。
示したコンタクトホールCH・ に対応している。
第1多結晶シリコン層108と第3導体層との接続用コ
ンタクトホールCH,。1のみを形成する理由は以下の
通りである。
ンタクトホールCH,。1のみを形成する理由は以下の
通りである。
すなわち、前記したように第1多結晶シリコン層108
の表面に形成された5IORFs110の厚さは300
又である。一方、st基板101の表面に形成された3
10□膜115の厚さ100Aである。したがりて、こ
れらのSt’s膜115.110を同時にエツチングす
ると、第1多結晶シリコン膜108が完全に露出するま
でにS t O,膜115がオーバエッチされてしまう
危険がある。これを防止するために上述したようにコン
タクトホールCH1゜、は独立に形成される。
の表面に形成された5IORFs110の厚さは300
又である。一方、st基板101の表面に形成された3
10□膜115の厚さ100Aである。したがりて、こ
れらのSt’s膜115.110を同時にエツチングす
ると、第1多結晶シリコン膜108が完全に露出するま
でにS t O,膜115がオーバエッチされてしまう
危険がある。これを防止するために上述したようにコン
タクトホールCH1゜、は独立に形成される。
コンタクトホールCHIGIが形成された状態でのメモ
リアレイ、ダミーアレイの平面図を第25A図1周辺回
路部の平面図を第25B図に示す、すなわち第25A図
で線X1pK溢って基板を切断した場合の断面図が第1
9P図のXlの部分に示され、第25B図で線X*pK
?Ejりて基板を切断した場合の断面図が第19P図の
X、の部分に示され、第25B図で線X5pK?Ejっ
て基板を切断した場合の断面図が第19P図のX、の部
分に示されている。
リアレイ、ダミーアレイの平面図を第25A図1周辺回
路部の平面図を第25B図に示す、すなわち第25A図
で線X1pK溢って基板を切断した場合の断面図が第1
9P図のXlの部分に示され、第25B図で線X*pK
?Ejりて基板を切断した場合の断面図が第19P図の
X、の部分に示され、第25B図で線X5pK?Ejっ
て基板を切断した場合の断面図が第19P図のX、の部
分に示されている。
(コンタクトホール形成工程(2))
ソース・ドレイン領域と第3導体層との接続用コンタク
トホールをStO,膜115に形成する。
トホールをStO,膜115に形成する。
すなわち、所定のマスクを用いてsio、iisの選択
的エツチングにより第19Q図に示すようにコンタクト
ホールCH,。、〜CH,。4を形成する。上記マスク
はコンタクトホールCHI@1に対応する部分にも開口
を有しているが、コンタクトホールCH,・1における
S10.膜110のオーバーエッチは実用上問題となら
ない、なお、コンタクトホールCHI@lは@18A図
のコンタクトホールCH1に対応している。
的エツチングにより第19Q図に示すようにコンタクト
ホールCH,。、〜CH,。4を形成する。上記マスク
はコンタクトホールCHI@1に対応する部分にも開口
を有しているが、コンタクトホールCH,・1における
S10.膜110のオーバーエッチは実用上問題となら
ない、なお、コンタクトホールCHI@lは@18A図
のコンタクトホールCH1に対応している。
この時の状態でのメモリアレイ、ダミーアレイの平面図
を第26A図2周辺回路部の平面図を第26B図に示す
、すなわち26A図で線x1qに沿って基板を切断した
場合の断面図が第19Q図のXlの部分に示され、第2
6B図で導X t Q K沿りて基板を切断した場合の
断面図が第19Q図のX、の部分に示され、926B図
で線XsQに浴って基板を切断した場合の断面図が第1
9Q図のX、の部分に示されている。
を第26A図2周辺回路部の平面図を第26B図に示す
、すなわち26A図で線x1qに沿って基板を切断した
場合の断面図が第19Q図のXlの部分に示され、第2
6B図で導X t Q K沿りて基板を切断した場合の
断面図が第19Q図のX、の部分に示され、926B図
で線XsQに浴って基板を切断した場合の断面図が第1
9Q図のX、の部分に示されている。
(層間絶縁膜形成工程)
St基板101上全面に層間絶縁膜を形成する。
すなわち、第19R図に示すよ5に層間絶縁膜118、
例えば厚さ約800OAのリン・シリケート・ガラス(
PSG)膜を81基板101上全面に形成する。このP
SG瞑118はMISFETの特性に影響を与えるナト
リウムイオンのゲッターを兼ねている。
例えば厚さ約800OAのリン・シリケート・ガラス(
PSG)膜を81基板101上全面に形成する。このP
SG瞑118はMISFETの特性に影響を与えるナト
リウムイオンのゲッターを兼ねている。
(コンタクトホール形成工程(3))
第2多結晶シリコン層と第3導体層との間およびソース
・ドレイン領域と第3導体層との間を接続するためにP
SGI9f!118にコンタクトホールを形成する。す
なわち、第198図に示すようにPSG膜11Bを選択
的にエッチし、コンタクトホールCH,。1〜CH16
4を形成する。このコンタクトホールCHIOI ””
” CH2O2を形成する際に使用されるマスクは前記
コンタクトホール形成工程(2)でコンタクトホールC
H,。1〜CH164を形成するため使用されたマスク
と同じものが使用される。
・ドレイン領域と第3導体層との間を接続するためにP
SGI9f!118にコンタクトホールを形成する。す
なわち、第198図に示すようにPSG膜11Bを選択
的にエッチし、コンタクトホールCH,。1〜CH16
4を形成する。このコンタクトホールCHIOI ””
” CH2O2を形成する際に使用されるマスクは前記
コンタクトホール形成工程(2)でコンタクトホールC
H,。1〜CH164を形成するため使用されたマスク
と同じものが使用される。
つづいて、PSG膜118の平坦化を計るために約10
00℃の温度でPSG膜118を熱処理する。この時の
熱処理によって、これらコンタクトホールCH,。8〜
CH,。4が形成された状態でのメモリアレイ、ダミー
アレイの平面図を第27A図1周辺回路部の平面図を第
27B図に示す。
00℃の温度でPSG膜118を熱処理する。この時の
熱処理によって、これらコンタクトホールCH,。8〜
CH,。4が形成された状態でのメモリアレイ、ダミー
アレイの平面図を第27A図1周辺回路部の平面図を第
27B図に示す。
ところで、上記コンタクトホール形成工程(2)で説明
したイオン打込みされたヒ素不純物は引き伸し拡散され
、所定の深さを有するN+凰半導体領域119〜126
が形成される。これらN+型半導体領域119〜126
がソース・ドレイン領域となる。sio□膜115に対
するコンタクトホール形成はPSG膜118に対するコ
ンタクトホール形成と同時に達成することも可能である
。しかしながら、SIO*J[115に対するコンタク
トホールが完成される間にPSG膜118もエッチされ
てしまう。すなわち、PSG膜118のオーバーエッチ
が生じる。したがって、このオーバーエッチを防止する
ために、上述したようにPSG膜118に対するコンタ
クトホール形成とsio、膜115に対するコンタクト
ホール形成は別々に行うことが好ましい。
したイオン打込みされたヒ素不純物は引き伸し拡散され
、所定の深さを有するN+凰半導体領域119〜126
が形成される。これらN+型半導体領域119〜126
がソース・ドレイン領域となる。sio□膜115に対
するコンタクトホール形成はPSG膜118に対するコ
ンタクトホール形成と同時に達成することも可能である
。しかしながら、SIO*J[115に対するコンタク
トホールが完成される間にPSG膜118もエッチされ
てしまう。すなわち、PSG膜118のオーバーエッチ
が生じる。したがって、このオーバーエッチを防止する
ために、上述したようにPSG膜118に対するコンタ
クトホール形成とsio、膜115に対するコンタクト
ホール形成は別々に行うことが好ましい。
(第3導体層形成工程)
第18A図で示した電源供給線vcc I’−データ
線DL、、・DI、、−1,DL、−2,DLl−、を
形成するためにまず、81基板101上全面に第3の導
体層、例えば厚さ12000Aのアルミニウム層を形成
する。つづいて、このアルミニウム層を選択的にエッチ
し、第19T図に示すように、電源供給線Vcc−いデ
ータ線DL、lおよび配線層127を形成する。
線DL、、・DI、、−1,DL、−2,DLl−、を
形成するためにまず、81基板101上全面に第3の導
体層、例えば厚さ12000Aのアルミニウム層を形成
する。つづいて、このアルミニウム層を選択的にエッチ
し、第19T図に示すように、電源供給線Vcc−いデ
ータ線DL、lおよび配線層127を形成する。
第1図は、この発明に係るダイナミックメモリシステム
構成を示すブロック図、第2図は、この発明に係るD−
RAMのブロック図、第3図は上記D−RAMの動作を
説明するための波形図、第4A図は、上記D−RAMの
一実施例を示す回路、第4B図は、その動作の概略を説
明するための波形図、第5A図は、上記D−RAMの一
実施例を示す回路構成図、第5B図は、その動作の概略
を説明するための波形図、第6図は、第5A図に示した
D−RAMのICレイアウトパターン図、第7A図は、
上記D−RAMの他の一実施例を示す回路構成図、第7
B図は、その動作の概略を説明するための波形図、第8
図は、第7A図に示したD−RAMのIC”レイアウト
パターン図、第9図は、この発明に係る一個のメモリセ
ルの素子構造を示す斜断面図、第10図は、この発明に
係るダミーセルの素子構造を示す斜断面図、第11図は
、この発明に係るアクティブリストア中の一部構造素子
を示す一部斜断面図、第12図は、この発明に係るRC
−DCHの要部具体的一実施例を示す回路図、第13A
図μ、改良されたpx−Bo。 Sの一実施例を示す回路図、第13B図は、その動作を
説明するだめの波形図、第14A図は、改良されたφT
−BOO8の一実施例を示す回路図、第148図は、そ
の動作を説明するための波形図、第15図は、この発明
の一実施例を示すワード線選択回路の回路図、第16図
は、その具体的一実施例を示す回路図、第17図は、そ
の動作を説明するための波形図、第18A図、第18A
a図および第18Ab図はメモリおよびダミーアレイの
レイアウトパターン図、第18B図は周辺回路のレイア
ウトパターン図、第19A図乃至第19T図はダイナミ
ックRAMの製造プロセス囚、第20A図乃至第27B
図は製造工程に従ったメモリ、ダミーアレイおよび周辺
回路の平面図。 代理人 弁理士 小 川 勝 男 第 図 −IC 第 図 <READ CYCLE> 第 <WRITE CYCLE> 第 図 RAS+3 第 13A図 第 13日図 第 14A図 第 14B図 第 図 第 図 事件の表示 昭和63年 特許願 第 、 発明の名称 メモリ装置 補正をする者 事件との関係 名 称
構成を示すブロック図、第2図は、この発明に係るD−
RAMのブロック図、第3図は上記D−RAMの動作を
説明するための波形図、第4A図は、上記D−RAMの
一実施例を示す回路、第4B図は、その動作の概略を説
明するための波形図、第5A図は、上記D−RAMの一
実施例を示す回路構成図、第5B図は、その動作の概略
を説明するための波形図、第6図は、第5A図に示した
D−RAMのICレイアウトパターン図、第7A図は、
上記D−RAMの他の一実施例を示す回路構成図、第7
B図は、その動作の概略を説明するための波形図、第8
図は、第7A図に示したD−RAMのIC”レイアウト
パターン図、第9図は、この発明に係る一個のメモリセ
ルの素子構造を示す斜断面図、第10図は、この発明に
係るダミーセルの素子構造を示す斜断面図、第11図は
、この発明に係るアクティブリストア中の一部構造素子
を示す一部斜断面図、第12図は、この発明に係るRC
−DCHの要部具体的一実施例を示す回路図、第13A
図μ、改良されたpx−Bo。 Sの一実施例を示す回路図、第13B図は、その動作を
説明するだめの波形図、第14A図は、改良されたφT
−BOO8の一実施例を示す回路図、第148図は、そ
の動作を説明するための波形図、第15図は、この発明
の一実施例を示すワード線選択回路の回路図、第16図
は、その具体的一実施例を示す回路図、第17図は、そ
の動作を説明するための波形図、第18A図、第18A
a図および第18Ab図はメモリおよびダミーアレイの
レイアウトパターン図、第18B図は周辺回路のレイア
ウトパターン図、第19A図乃至第19T図はダイナミ
ックRAMの製造プロセス囚、第20A図乃至第27B
図は製造工程に従ったメモリ、ダミーアレイおよび周辺
回路の平面図。 代理人 弁理士 小 川 勝 男 第 図 −IC 第 図 <READ CYCLE> 第 <WRITE CYCLE> 第 図 RAS+3 第 13A図 第 13日図 第 14A図 第 14B図 第 図 第 図 事件の表示 昭和63年 特許願 第 、 発明の名称 メモリ装置 補正をする者 事件との関係 名 称
Claims (1)
- 【特許請求の範囲】 1、一対のデータ線に接続され上記データ線間の電位を
差動増幅するセンスアンプと、ロウアドレスデコーダ回
路と、ワード線制御信号を形成するパルス発生回路と、
該パルス発生回路の出力パルスが供給される信号線と、
ワード線と上記信号線との間に設けられゲートに上記ロ
ウアドレスデコーダ回路の出力信号を受けるスイッチン
グMISFETと、上記パルス発生回路の出力パルス信
号に対して少なくとも立上り時間が遅延されたタイミン
グ信号を受け上記信号線を昇圧させるブースト回路と、
上記ブースト回路は少なくとも、一方の端子に上記タイ
ミング信号を受ける第1のブートストラップ容量と、該
第1のブートストラップ容量の他方の端子と上記信号線
との間に設けられた第1のスイッチング手段と、上記第
1のブートストラップ容量の他方の端子のプリチャージ
手段とから成り、上記タイミング信号を受けたときに上
記第1のスイッチング手段を介して上記信号線を昇圧さ
せることを特徴とするメモリ装置。 2、上記スイッチング手段は、第1のMISFETから
なり、上記第1のMISFETの上記制御電極としての
ゲート電極にブートストラップ電圧を与える第2のブー
トストラップ容量と、上記信号線と上記第2のブートス
トラップ容量との間に設けられ上記パルス発生回路の出
力パルス信号に応じて上記第2のブートストラップ容量
にプリチャージ電荷を与える第2のMISFETとから
なることを特徴とする特許請求の範囲第1項記載のメモ
リ装置。 3、上記第2のMISFETは、そのゲート電極が所定
電位に維持されるようにされてなることを特徴とする特
許請求の範囲第2項記載のメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63175031A JPH0264991A (ja) | 1988-07-15 | 1988-07-15 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63175031A JPH0264991A (ja) | 1988-07-15 | 1988-07-15 | メモリ装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55155948A Division JPS5782282A (en) | 1980-11-07 | 1980-11-07 | Booster and memory device using it |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0264991A true JPH0264991A (ja) | 1990-03-05 |
JPH0449193B2 JPH0449193B2 (ja) | 1992-08-10 |
Family
ID=15989009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63175031A Granted JPH0264991A (ja) | 1988-07-15 | 1988-07-15 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0264991A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009009665A (ja) * | 2007-06-29 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5517869A (en) * | 1978-07-25 | 1980-02-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory device |
JPS55136723A (en) * | 1979-04-11 | 1980-10-24 | Mitsubishi Electric Corp | Booster circuit |
-
1988
- 1988-07-15 JP JP63175031A patent/JPH0264991A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5517869A (en) * | 1978-07-25 | 1980-02-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory device |
JPS55136723A (en) * | 1979-04-11 | 1980-10-24 | Mitsubishi Electric Corp | Booster circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009009665A (ja) * | 2007-06-29 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0449193B2 (ja) | 1992-08-10 |
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