JPH0263162A - Change in function of integrated circuit - Google Patents

Abstract

PURPOSE:To obtain a function to write a content of a memory and a function requested by a user by using one mask by a method wherein a changeover and a change of external terminals are executed by forming a circuit whose function can be changed in advance and during a manufacturing process identical to write a data in a memory cell. CONSTITUTION:For example, addressing signals 15, 16 (A0 to A11) as input signals and a chip selection signal 17 (CS) are provided; an output signal 43 (O1 to O8) is provided. As another example, the addressing signals 15, 16 (A0 to A11) as the input signals and chip selection signals 18, 19, 21 (CS1, CS2, -CE) are provided; an output control signal 20 (-OE) and the output signal 43 (O1 to O8) are provided; functions are increased by two chip selection signals and one output control signal. A8 of a signal terminal 24, A9 of a terminal 25, CS of a terminal 26 and A11 of a terminal 27 are changed to signal terminals having a function CS1 of a terminal 28, CS2 of a terminal 29, A0 of a terminal 30 and -OE of a terminal 31.

Description

【発明の詳細な説明】 本発明は、リードオンリメモリ（ＲＯＭ）集積回路に関
する０本発明はリードオンリメモリ（ＲＯＭ）集積回路
の外部入力端子、外部出力端子、外部制御端子の切り換
えおよび変更を、あらかじめ機能変更可能な回路をもう
けておき、前記集積回路のメモリ・セル内にデータを書
き込む方法と同一の製造工程内で効率よくおこなうもの
である。リードオンリメモリ（以後ＲＯＭと呼ぶ）の代
表的なものに、マスクプログラマブルＲＯＭ（以後マス
クＲＯＭと呼ぶ）がある、マスクＲＯＭは、ＲＯＭの内
容の書き込みを、ＬＳＩ製造に使う一部のマスクパター
ンの変更によっておこなう方式を用いたものである。こ
の方式によって書き込まれるメモリ・セルのレイアウト
を第１図に示す、第１図のワード線、データ線はそれぞ
れポリシリコンおよびメタルで構成されている。メモリ
・セルへのデータの書き込み方法は幾つかあるが、第１
図（Ａ）のＲＯＭビット・パターンは。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a read only memory (ROM) integrated circuit.The present invention relates to a read only memory (ROM) integrated circuit. In this method, a circuit whose function can be changed is prepared in advance and data is written into the memory cells of the integrated circuit in an efficient manner in the same manufacturing process. A typical type of read-only memory (hereinafter referred to as ROM) is mask programmable ROM (hereinafter referred to as mask ROM). Mask ROM allows writing of ROM contents to be performed using some mask patterns used in LSI manufacturing. This method uses changes. The layout of a memory cell written by this method is shown in FIG. 1. The word line and data line in FIG. 1 are made of polysilicon and metal, respectively. There are several ways to write data to memory cells, but the first one is
The ROM bit pattern in figure (A) is.

チャンネルドープ層のマスクにより、拡散層へのチャン
ネルドープの有無により固定化（メモリ）されている、
第１図（Ｂ）のＲＯＭビット・パターンは、コンタクト
層のマスクによりコンタクトホールの有無により固定化
（メモリ）されている、この様にマスクＲＯＭにおいて
は、メモリすべきデータを、ＲＯＭの製造者がマスクパ
ターンに変換して、メモリ・セルに書き込む方法がとら
れている。リソグラフィー法によって製作されるマスク
ＲＯＭの製造に必要なマスクは、ＲＯＭビット・パター
ン用マスクのほかに、別の工程に使用されるマスクが１
１枚から１５枚程度必要であり、それらを順番に使用し
てマスクＲＯＭは製造される。ゆえにマスクＲＯＭ製造
者は、メモリ・セルに書き込むデータ内容が異なる幾種
類かのマスクＲＯＭを製作する場合は、マスクＲＯＭの
使用者からデータを受けてマスク・パターンに変換して
、そのデータを書き込む層のマスクのみを交換して、他
の工程は前回と同一マスクを使用して、マスクＲＯＭを
製造する。It is fixed (memory) by the presence or absence of channel doping in the diffusion layer by the mask of the channel doped layer.
The ROM bit pattern in FIG. 1(B) is fixed (memory) by the presence or absence of contact holes through a mask in the contact layer.In this way, in a mask ROM, the data to be stored is determined by the ROM manufacturer. A method is used in which the data is converted into a mask pattern and written into a memory cell. In addition to the ROM bit pattern mask, there is one mask used for another process.
Approximately 1 to 15 pieces are required, and a mask ROM is manufactured by using them in order. Therefore, when a mask ROM manufacturer manufactures several types of mask ROMs with different data contents to be written to memory cells, the mask ROM manufacturer receives data from the mask ROM user, converts it into a mask pattern, and then writes the data. A mask ROM is manufactured by exchanging only the layer mask and using the same mask as the previous step for other steps.

第２図は５代表的なマスクＲＯＭのブロック図を示す、
第２図（Ａ）は、入力信号として１５゜１６のアドレス
指定信号（ＡＯ〜Ａｔ＋）と、１７のチップ選択信号（
ＣＳ）を持ち、４３の出力信号（０，〜０８）を持って
いる。FIG. 2 shows a block diagram of five typical mask ROMs.
Figure 2 (A) shows 15°16 addressing signals (AO to At+) and 17 chip selection signals (17) as input signals.
CS) and has 43 output signals (0, to 08).

第２図（Ｂ）は、入力信号として１５．１６のアドレス
指定信号（Ａ、−Ａ、、）と、１８，１９．２１のチッ
プ選択信号（Ｃ５１，Ｃ５２、ＣＥ）を持ち、２０の出
力制御信号（ＯＥ）、４３の出力信号（０，〜Ｏ，）を
持っている。第２図の（Ｂ）は、チップ選択信号が２つ
と、出力制御信号が１つ、第２図の（Ａ）よりも機能が
増加されている。第３図は、第２図（Ａ）および（Ｂ）
がパッケージされた状態の集積回路のビン配置の一部を
表わしている。第３図（Ａ）の信号端子、２４のＡ１．
２５のＡ、、２６のＣ５，２７のＡ、は、第３図（Ｂ）
の同一のピンでは、２８のＣ５１，２９のＣＳ２．３０
のＡｏ、３１のＯＥの機能の信号端子に変更されている
。Figure 2(B) has 15.16 addressing signals (A, -A, . . .) and 18, 19.21 chip selection signals (C51, C52, CE) as input signals, and 20 outputs. It has a control signal (OE) and 43 output signals (0, to O,). FIG. 2(B) has two chip selection signals and one output control signal, which has more functions than FIG. 2(A). Figure 3 shows Figures 2 (A) and (B).
represents a portion of the bin arrangement of an integrated circuit in its packaged state. Signal terminal 24 A1 in FIG. 3(A).
25 A, 26 C5, 27 A are shown in Figure 3 (B)
For the same pin of 28 C51, 29 CS2.30
The signal terminals have been changed to function Ao and OE of 31.

この様な信号線の端子の機能や配置は、マスクＲＯＭ使
用者により異なり、従来は、第２図の（Ａ）と（Ｂ）の
２種類の機能を持つところの、第３図の（Ａ）と（Ｂ）
の２種類のビン配置があり、機能や配置変更のたびごと
に、全工程のマスクを変更するか、最少限でもメタルマ
スクを変更する必要があり、変更するマスク数が多く、
マスクの作成時間と費用がかかる欠点があった。The function and arrangement of such signal line terminals differ depending on the user of the mask ROM, and conventionally, the terminals (A) in Fig. 3 have two types of functions (A) and (B) in Fig. 2. ) and (B)
There are two types of bin arrangements, and each time the function or arrangement changes, it is necessary to change the masks for all processes, or at least change the metal mask, and the number of masks to be changed is large.
The drawback is that it takes time and money to make masks.

本発明は、かかる欠点を除くため、あらかじめ別の機能
を持つ回路や、別の機能と共用できる回路をもうけてお
き、これをメモリの書き込みのＲＯＭビット・パターン
と同一層のマスク１枚で、回路を断続して１機能や信号
端子の配置を変更するものである。特にマスクＲＯＭの
製造においては、使用者から、メモリへ書き込むデータ
を受けてマスクパターンに変換するので、これと同一層
のマスクで、信号の機能や配置の切り換えや変更をおこ
なえば、１枚のマスクで、メモリ内容の書き込みと、使
用者から要求される機能が得られ、効率が良い。In order to eliminate such drawbacks, the present invention prepares in advance a circuit that has a different function or a circuit that can be shared with another function, and uses a single mask of the same layer as the ROM bit pattern for memory writing. This is to change one function or the arrangement of signal terminals by disconnecting the circuit. Particularly in the manufacture of mask ROMs, the data to be written into the memory is received from the user and converted into a mask pattern, so if you switch or change the signal function or arrangement using the same mask layer, you can create a single sheet of mask ROM. With the mask, it is possible to write the memory contents and obtain the functions requested by the user, which is efficient.

第４図は１本発明の１つの使用例である。第４図は、第
２図の（Ａ）と（Ｂ）のブロック図を共有して、共通に
使用できる回路を表わしている。FIG. 4 is an example of the use of the present invention. FIG. 4 shows a circuit that shares the block diagrams of FIGS. 2A and 2B and can be used in common.

第４図の実線による接続は、第２図の（Ａ）の機能に相
当する。第４図の実線に、破線の部分を接続すると、第
２図の（Ｂ）の機能を持つ回路となる。第４図の（Ａ）
、（Ｂ）の部分は、第２図（Ｂ）の１８．１９のチップ
選択信号回路にあたり、あらかじめ別機能を持つ回路で
ある。第４図の（Ｃ）の部分は、第２図（Ａ）の場合に
は、１７のチップセレクト信号Ｃ５回路となり、第２図
（Ｂ）の場合は、２０の出力制御信号ＯＥ回路となり、
別機能を持たせるのに、共通に使用できる部分を持つ回
路となっている。第４図の（Ｅ）の部分は第２図の（Ａ
）の場合には、２１のアドレス信号Ａ、１回路となり、
第２図（Ｂ）の場合は。The connection indicated by the solid line in FIG. 4 corresponds to the function in FIG. 2 (A). When the broken line portion is connected to the solid line in FIG. 4, a circuit having the function shown in FIG. 2 (B) is obtained. (A) in Figure 4
, (B) corresponds to the chip selection signal circuit 18.19 in FIG. 2(B), and is a circuit that has a separate function in advance. In the case of FIG. 2(A), the part (C) in FIG. 4 becomes 17 chip select signal C5 circuits, and in the case of FIG. 2(B), it becomes 20 output control signal OE circuits.
The circuit has parts that can be used in common to provide different functions. The part (E) in Figure 4 is the part (A) in Figure 2.
), 21 address signals A, 1 circuit,
In the case of Figure 2 (B).

入力制御信号ＣＥ回路となり、共通部分を持つ回路とな
っている。This circuit becomes an input control signal CE circuit and has a common part.

この様な機能の切り換え、変更を、メモリへ書き込むＲ
ＯＭビット・パターンと同一層のマスクでおこなう場合
の１つの例を第５図に示す。R to write such function switching and changes to memory.
FIG. 5 shows an example of the case where the mask is in the same layer as the OM bit pattern.

第５図は１回路の切り換λ、接続が、第１図の（Ｂ）で
示されたメモリ・セルへの書き込みと同一層のコンタク
ト層によるものである。第５図の３３．３４．３５はト
ランジスタを形成するポリシリコンである。第５図の３
６．４２は、メタルの配線部分である。第５図の３７は
、拡散層である。第５図の３８．３９．４０．４１は、
コンタクト層を表わしている。３８のコンタクト層を形
成すると、３３のポリシリコンと、３６のメタルが導通
になり配線が接続される。さらに、３９．４０のコンタ
クト層が入ると、３７の拡散と、３６のメタルが導通と
なり配線が接続となり１回路が構成される。逆に、４１
のコンタクト層が無い場合は３４．３５のポリシリコン
と４２のメタルは非導通となり、配線は切断される。こ
の様な配線の断続は、コンタクト層だけでなく、第１図
（Ａ）の５のチャンネルドープでも可能である。FIG. 5 shows one circuit switching λ, where the connection is by a contact layer in the same layer as the writing to the memory cell shown in FIG. 1B. 33, 34, and 35 in FIG. 5 are polysilicon layers forming transistors. Figure 5, 3
6.42 is a metal wiring part. 37 in FIG. 5 is a diffusion layer. 38.39.40.41 in Figure 5 is
Represents the contact layer. When the contact layer 38 is formed, the polysilicon layer 33 and the metal layer 36 are electrically connected, and the wiring is connected. Furthermore, when contact layers 39 and 40 are inserted, the diffusion 37 and the metal 36 become conductive, and the wirings are connected to form one circuit. On the contrary, 41
If there is no contact layer, the polysilicon at 34 and 35 and the metal at 42 become non-conductive, and the wiring is disconnected. Such interconnection is possible not only in the contact layer but also in channel doping 5 in FIG. 1(A).

以上述べたように、本発明によれば、メモリの書き込み
と同一のマスクで、配線の切換ができ、従来のメタルマ
スクなどの配線の切換え、変更に比べてデータの書き込
みと、信号線の切換え、変更が１枚のマスクですみ効率
的で、便利となった。As described above, according to the present invention, wiring can be switched using the same mask used for memory writing, and compared to switching and changing wiring using conventional metal masks, data writing and signal line switching can be easily performed. It is efficient and convenient because only one mask can be changed.

なお、この様な手法は、マスクＲＯＭに限ることなく、
ＲＯＭ機能を内蔵する集積回路や、ＰＬＡ回路にも適用
されるものである。Note that this method is not limited to mask ROM,
It is also applicable to integrated circuits with built-in ROM functions and PLA circuits.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はデータが書き込まれる場所のメモリ・セルのレ
イアウト図。 第１図（Ａ）は拡散層によりデータを書き込む場合、（
Ｂ）はコンタクト層によりデータを書き込む場合。 ｌ・・ポリシリコンのワード線 ２・・メタルのデータ線 ３・・コンタクト部 ４・・拡散部 ５・・チャンネルドープ部 第２図は代表的なマスクＲＯＭのブロック図。 第２図（Ａ）は外部制御部信号のチップセレクト信号（
Ｃ５）が１つの場合。 第２図（Ｂ）は外部制御信号がチップセレクト信号（Ｃ
３Ｉ、Ｃ３２、ＣＥ）が３つ、出力制御信号（ＯＥ）が
１つの場合。 １４・・アウトプットイネーブル人力バッファ１５・・
へ〇〜Ａ７アドレス入力 １６・・へ〇〜Ａ１２アドレス入力 １７・・ＣＳチップセレクト入力 １８・・Ｃ５Ｉチツプセレクト入力 １９・・Ｃ５２チツプセレクト入力 ２０・・ＯＥ出力回路制御入力 ２１・・ＯＥアドレスバッファ回路制御人力２２・・Ａ
、アドレス入力 ４３・・Ｏｏ〜０７データ出力 ・メモリ・マトリックス ・Ｙセレクター ・Ｘデコーダ ・Ｙデコーダ ・へ〇〜Ａ、アドレス大カバッファ ・Ａ８〜Ａ１□アドレス人カバッファ ・出力バッファ ・チップセレクト人カパッファ ・チップイネーブル人カパッファ 第３図はパッケージされた集積回路のビン配置の１部分
を示す図。 第３図（Ａ）は第２図（Ａ）の機能をもつ集積回路。 第３図（Ｂ）は第２図ＣＢ）の機能をもつ集積回路。 ２３・・プラス電源ＶＩ、。 ２４・・Ａ８アドレス入力 ２５・・Ａ、アドレス人力 ２６・・ＣＳチップセレクト入力 ２７・・Ａ、アドレス入力 ２８・・Ｃ３Ｉチップセレクト入力 ２９・・Ｃ５２チツプセレクト入力 ３０・・Ａ、アドレス入力 ３１・・ＯＥ出力回路制御入力 ３２・・ＣＥアドレスバッファ回路制御入力第４図はチ
ップセレクト回路を示す図。 第４図（Ａ）はＣ５Ｉチップセレクト入力回路。 第４図（Ｂ）はＣＳ２チツプセレクト入力声路。 第４図（Ｃ）はＣＳとＯＥの共通回路。 第４図（Ｄ）はＣ３とＣＥの共通回路。 第４図（Ｅ）はＡ、アドレス入力とＣＥの共通回路。 第５図はコンタクト層によるポリシリコンとメタル、拡
散層とメタルの接続を示す図。 ３３．３４．３５・・・・ポリシリコン３６．４２・・
・・・・・・メタル ３７・・・・・・・・・・・・拡散層 ３８．３９．４０．４１・・コンタクト層以上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴　木　喜三部（他１名）第３はｉ （Ａン （Ｂン ｉ！１　図 （△） 第２図 第４図 手続補正書（自発） ２０発明の名称 集積回路の機能変更法 ３、補正する者 事件との関係　　出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役　　中　村　恒　也 ４、代理人 第５Ｌ 図　　面（第４図） 手続補正書 ■、特許請求の範囲を別紙の如く補正する。 ２、明細書第５頁１１〜１６行目 ［あらかじめ〜である。」までを 「メモリのデータ書き込みのＲＯＭビット・パターンと
同一層のマスクで論理回路を断続して回路構成を変更し
、信号線の外部端子の機能やその端子配置を変更するも
のである。また、本発明は、上記の論理回路のうち外部
端子に直接接続された論理回路は少なくとも配線変更し
ないことにより、外部端子の機能変更に伴ない端子に付
く寄生容量を増加させないようにするものである。」と
補正する。 ３、明細書第６頁１０行目 ［第４図の（Ａ）、（Ｂ）」とあるを ［第４図の（ａ）、（ｂ）」と補正する。 ４、明細書第６頁１２〜１３行目 「第４図の（Ｃ）」とあるを 「第４図の（Ｃ）」と補正する。 ５、明細書第６頁１７行目 「第４図の（Ｅ）」とあるを 「第４図の（ｅ）」と補正する。 ６、明細書第７頁１行目 「となっている。」とあるを ［となっている。第４図から明らかなように、外部端子
に直接接続されてなる初段の人力論理回路では配線変更
はなされず、次段以降の回路部において配線変更されて
いる。−船釣に、集積回路の外部端子に付く寄生容量は
小さいことが好ましい。容量が大きければ端子において
信号の遅延が生しるのである。本発明は初段の論理回路
は変更しないので、端子に付く容量は機能変更後も変わ
らない。」と補正する。 ７、明細書第８頁６〜７行目 「となった。」とあるを 「となった。またこれらの変更があったとしても、外部
端子に付く容量は増加することなく変更後には外部端子
で信号が大きく遅延してしまうような問題はなくなる。 」と補正する。 ８、明細書第８頁１２行目〜第１２頁４行目「第１図は
〜コンタクト層」までを以下の如く補正する。 「第１図（Ａ）は拡散層によりデータを書き込む場合の
メモリ・セルのレイアウト図。 第１図（Ｂ）はコンタクト層によりデータを書き込む場
合のメモリ・セルのレイアウト図。 第１図（Ａ）、（Ｂ）において、 １・・・ポリシリコンのワード線 ２・・・メタルのデータ線 ３・・・コンタクト部 ４・・・拡散層 ５・・・チャンネルドープ部 第２図（Ａ）は外部制御信号のチップセレクト信号（Ｃ
３）が１つの場合の代表的なマスクＲＯＭのブロック図
。 第２図（Ｂ）は外部制御信号がチップセレクト信号（Ｃ
３，１，Ｃ５２，τ丁）が３つ、出力制御信号（丁丁）
が１つの場合の代表的なマスクＲＯＭのブロック図。 （Ａ）、（Ｂ）において、 ・メモリ・マトリックス ・Ｙセレクター ・Ｘデコーダ ・Ｙデコーダ ・Ａ、〜Ａ？アドレス人カバカバッ ファ、〜Ａ　（ｚアドレス人カバッファ・出力バッファ ・チップセレクト人力バッファ ・チップイネーブル人力バッファ ・アウトプットイネーブル人力バッ ファ ・Ａ０〜Ａ７アドレス入力 ・Ａ、〜ＡＩ！アドレス入力 ・ＣＳチップセレクト入力 ・Ｃ３Ｉチップセレクト入力 ・Ｃ３２チツプセレクト入力 ・■π出力回路制御入力 ・ＣＥアドレスバッファ回路制御入 力 第２図 ５・・ ６・・ ７・・ ８・・ ９・・ １０・ １１・ １２・ １３・ １４・ ２２・・Ａ、アドレス入力 ４３・・００〜０．データ出力 第３図（Ａ）は第２図（Ａ）の機能を有するパッケージ
された集積回路のピン配置の部分図。 第３図（Ｂ）は第２図（Ｂ）の機能を有するパッケージ
された集積回路のピン配置の部分図。 第３図（Ａ）、（Ｂ）において、 ２３・・プラス電源■、。 ２４・・Ａ、アドレス入力 ２５・・Ａ啼アドレス入力 ２６・・ＣＳチップセレクト入力 ２７・・Ａ、アドレス入力 ２８・・Ｃ３Ｉチップセレクト入力 ２９・・Ｃ３２チツプセレクト入力 ３０・・Ａ、アドレス入力 ３１・・ｎ出力回路制御入力 ３２・・τ丁アドレスバッファ回路制御人力 第４図はセップセレクト回路図。 第４図において、 （ａ）　　・・Ｃ３Ｉチップセレクト入力回路（ｂ）　
　・・Ｃ３２チツプセレクト入力回路（ｃ）　　・・Ｃ
ＳとＵＴの共通回路 （ｄ）　　・・ＣＳと８丁の共通回路 （ｅ）　　・・Ａ、アドレス入力とテτの共通回路 第５図はコンタクト層によるポリシリコンとメタル、拡
散層とメタルの接続図。 第５図において、 ３３．３４．３５・・・ポリシリコン ３６．４２・・・メタル ３７・・・拡散層 ３Ｂ、３９，４０．４１ ・・・コンタクト層 ９、第４図を別紙の如く補正する。 以上 代理人　鉛末　喜三部（他１名） 特許請求の範囲 を特徴とする集積回路の機能変更法。 第４図FIG. 1 is a layout diagram of a memory cell where data is written. Figure 1 (A) shows that when writing data using a diffusion layer, (
B) is when data is written using the contact layer. 1.Polysilicon word line 2.Metal data line 3.Contact section 4.Diffusion section 5.Channel doped section FIG. 2 is a block diagram of a typical mask ROM. Figure 2 (A) shows the chip select signal (
C5) is one case. Figure 2 (B) shows that the external control signal is the chip select signal (C
3I, C32, CE) and one output control signal (OE). 14... Output enable human power buffer 15...
Go to A7 address input 16... Go to A12 address input 17...CS chip select input 18...C5I chip select input 19...C52 chip select input 20...OE output circuit control input 21...OE address buffer Circuit control human power 22...A
, address input 43...Oo~07 data output, memory matrix, Y selector, FIG. 3 is a diagram illustrating a portion of a bin arrangement for a packaged integrated circuit. FIG. 3(A) is an integrated circuit having the function of FIG. 2(A). Figure 3 (B) is an integrated circuit having the function of Figure 2 (CB). 23...Positive power supply VI,. 24...A8 address input 25...A, address input 26...CS chip select input 27...A, address input 28...C3I chip select input 29...C52 chip select input 30...A, address input 31... - OE output circuit control input 32... CE address buffer circuit control input FIG. 4 is a diagram showing the chip select circuit. Figure 4(A) shows the C5I chip select input circuit. FIG. 4(B) shows the CS2 chip select input vocal path. Figure 4(C) shows the common circuit between CS and OE. Figure 4(D) shows the common circuit between C3 and CE. Figure 4 (E) shows the common circuit for A, address input and CE. FIG. 5 is a diagram showing the connection between polysilicon and metal and the diffusion layer and metal using a contact layer. 33.34.35... Polysilicon 36.42...
・・・・・・Metal 37・・・・・・・・・・・・Diffusion layer 38.39.40.41・・・Contact layer and above Applicant Seiko Epson Corporation Representative Patent attorney Kizobe Suzuki ( 1 other person) 3rd is i (An (Bn i! 1 Figure (△) Figure 2 Figure 4 Procedural amendment (voluntary) Relationship: Applicant: 2-4-1 Nishi-Shinjuku, Shinjuku-ku, Tokyo (236) Representative Director of Seiko Epson Corporation Tsuneya Nakamura 4, Agent No. 5L Drawing (Fig. 4) Procedural amendment ■, Patent claim Correct the range as shown in the attached sheet. 2. From lines 11 to 16 on page 5 of the specification [in advance...], write ``The logic circuit is intermittent with a mask on the same layer as the ROM bit pattern for writing data into the memory.'' In this invention, the function of the external terminal of the signal line and the terminal arrangement thereof are changed by changing the circuit configuration.Furthermore, in the present invention, at least the wiring of the logic circuit directly connected to the external terminal among the above-mentioned logic circuits is changed. This is to prevent the parasitic capacitance attached to the external terminal from increasing due to changes in the function of the external terminal.'' 3. Specification, page 6, line 10 [(A in Figure 4) , (B)" should be corrected to "(a), (b) in Fig. 4." 5. On page 6, line 17 of the specification, "(E) in FIG. 4" is amended to "(e) in FIG. 4." 6. Specification On page 7, line 1 of the book, the phrase ``becomes.'' has been changed to ``[.'' First, the wiring has been changed in the circuit section from the next stage onward. - When fishing on a boat, it is preferable that the parasitic capacitance attached to the external terminals of the integrated circuit is small. If the capacitance is large, signal delays will occur at the terminals. In the present invention, the first stage logic circuit is not changed, so the capacitance attached to the terminal does not change even after the function is changed.'' 7. Page 8 of the specification, lines 6-7, ``It became.'' ``Also, even if these changes are made, the capacitance attached to the external terminals will not increase, and the problem of large signal delays at the external terminals will disappear after the changes.'' 8. Correct the description from page 8, line 12 to page 12, line 4, "Figure 1 shows ~contact layer" as follows. Layout diagram of a memory cell. FIG. 1(B) is a layout diagram of a memory cell when data is written using a contact layer. In FIGS. 1(A) and 1(B), 1... Polysilicon word line 2... Metal data line 3... Contact part 4... Diffusion layer 5... Channel doped part 2 Figure (A) shows the external control signal chip select signal (C
3) is a block diagram of a typical mask ROM in the case of one. Figure 2 (B) shows that the external control signal is the chip select signal (C
3, 1, C52, τ ding), output control signal (ding ding)
FIG. 3 is a block diagram of a typical mask ROM in the case where there is one. In (A) and (B), - Memory matrix - Y selector - X decoder - Y decoder - A, ~A? Address human power buffer, ~A (z address human power buffer, output buffer, chip select human power buffer, chip enable human power buffer, output enable human power buffer, A0 to A7 address input, A, ~AI! address input, CS chip select Input・C3I chip select input・C32 chip select input・■π output circuit control input・CE address buffer circuit control input・14・22...A, Address input 43...00~0.Data output FIG. 3(A) is a partial diagram of the pin arrangement of a packaged integrated circuit having the function of FIG. 2(A). Figure (B) is a partial diagram of the pin arrangement of a packaged integrated circuit having the function of Figure 2 (B). In Figures 3 (A) and (B), 23... positive power supply ■, 24... A, address input 25...A address input 26...CS chip select input 27...A, address input 28...C3I chip select input 29...C32 chip select input 30...A, address input 31...n Output circuit control input 32...τ address buffer circuit control Figure 4 is a sep select circuit diagram. In Figure 4, (a)... C3I chip select input circuit (b)
・・C32 chip select input circuit (c) ・・C
Common circuit for S and UT (d) ・・Common circuit for CS and 8 units (e) ・・Common circuit for A, address input and TE τ Figure 5 shows the contact layer between polysilicon and metal, diffusion layer and metal. Connection diagram. In Figure 5, 33.34.35...Polysilicon 36.42...Metal 37...Diffusion layer 3B, 39, 40.41...Contact layer 9, Figure 4 is corrected as shown in the attached sheet. do. Agent for the above: Kizobu Bemidasu (and one other person) A method for changing the function of an integrated circuit characterized by the scope of the claims. Figure 4

Claims (3)

【特許請求の範囲】[Claims] （１）リソグラフィー法によって製作されるリードオン
リメモリ機能を持つ集積回路において、前記集積回路の
外部入力端子、外部出力端子、外部制御端子の機能の切
り換え又は変更が、前記集積回路内に、あらかじめ別の
機能をもつ回路および別の機能と共通に使用できる回路
がもうけられており、メモリ・セルにデータを書き込む
マスクと同一のマスクにより、おこなわれる事を特徴と
する集積回路の機能変更法。(1) In an integrated circuit having a read-only memory function manufactured by a lithography method, switching or changing the functions of external input terminals, external output terminals, and external control terminals of the integrated circuit is performed separately in advance within the integrated circuit. A method for changing the function of an integrated circuit, characterized in that a circuit having a function of 1 and a circuit that can be used in common with another function are provided, and the change is performed using the same mask as the mask used to write data to a memory cell. （２）前記集積回路において、データの書き込みおよび
機能の切り換え又は変更は、コンタクト層のマスクによ
る特許請求第１項記載の集積回路の機能変更法。(2) The method for changing functions of an integrated circuit according to claim 1, in which writing data and switching or changing functions in the integrated circuit are performed using a contact layer mask. （３）前記集積回路において、データの書き込みおよび
機能の切り換え又は変更は、チャンネルドープのマスク
による特許請求第１項記載の集積回路の機能変更法。(3) The integrated circuit function changing method according to claim 1, wherein data writing and function switching or changing in the integrated circuit are performed using a channel doping mask.