JPH0258147A - Data processor - Google Patents
Data processorInfo
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- JPH0258147A JPH0258147A JP20989388A JP20989388A JPH0258147A JP H0258147 A JPH0258147 A JP H0258147A JP 20989388 A JP20989388 A JP 20989388A JP 20989388 A JP20989388 A JP 20989388A JP H0258147 A JPH0258147 A JP H0258147A
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- 230000001960 triggered effect Effects 0.000 claims description 6
- 230000005764 inhibitory process Effects 0.000 claims 1
- 230000002860 competitive effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明はパソコンシステム採用のデータ処理装置、特
に割込み処理に工夫を凝らしたデータ処理装置に関する
。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a data processing apparatus employing a personal computer system, and particularly to a data processing apparatus with elaborate interrupt processing.
（ロ）従来の技術
−Ｓに、パソコンシステムを採用したデータ処理装置で
は、外部装置からパソコンへの割込み要求は、割込み要
求信号入力端子より割込みコントローラを介して、ＣＰ
Ｕに伝えられる。つまり割込み要求ｉＲは割込みコント
ローラに伝えられ、優先度に応じて、割込みコントロー
ラは、ＣＰＵに割込信号ＩＮＴを送る。ＣＰＵは、現在
処理中のサイクルを終了後、ＩＮＴ信号を受は付けたこ
とを示す割込み要求認識信号Ｉ ＮＴＡを２回、割込み
コントローラに知らせる。２回目のＩ ＮＴＡ信号を受
けると割込みコントローラは相当するアドレスを出力す
る。これに応じてＣＰＵは割込み処理ルーチンを行って
いくようになっている。(b) In a data processing device that employs a personal computer system in conventional technology-S, an interrupt request from an external device to a personal computer is sent to the computer from an interrupt request signal input terminal via an interrupt controller.
This will be communicated to U. That is, the interrupt request iR is transmitted to the interrupt controller, and depending on the priority, the interrupt controller sends the interrupt signal INT to the CPU. After completing the cycle currently being processed, the CPU notifies the interrupt controller twice of an interrupt request recognition signal INTA indicating that the INT signal has been accepted. Upon receiving the second INTA signal, the interrupt controller outputs the corresponding address. In response to this, the CPU performs an interrupt processing routine.
（ハ）発明が解決しようとする課題
上記したデータ処理装置に採用されるパソコンは、ユー
ザが利用できる割込みチャンネルは、数チャンネルであ
る。例えばＰＣ−９８００シリーズ（ＮＥＣ社製）の場
合は、割込みコントローラにＬＳＩ ８２５９Ａのを
用い、（ポジティブ）エツジトリガモードで動作させて
いるが、ユーザが利用できる割込みチャンヱルは、わず
か３チヤンネルである。しかし、近年、パソコンシステ
ムを構築する場合、多くの外部装置からの割込み要求に
応じ得るようにする要請が強く、３チヤンネルではとて
も足りない。したがって、システムによっては同一チャ
ンネルに？！数の割込要求デバイスを接続しなければな
らない。この場合、複数の割込み要求は、任意のタイミ
ングで割込みコントローラ（８２５９Ａ ）に送られて
くるが、ある割込み要求を受け、２回目のＩ ＮＴＡ信
号がＣＰＵから返って来るまでに、他の割込み要求を受
けると、８２５９Ａの性質上、割込みレベルが狂い、適
正な割込み処理を実行し得ないという問題があった。(c) Problems to be Solved by the Invention In the personal computer employed in the data processing apparatus described above, the number of interrupt channels available to the user is several. For example, in the case of the PC-9800 series (manufactured by NEC Corporation), an LSI 8259A is used as the interrupt controller and is operated in (positive) edge trigger mode, but there are only three interrupt channels available to the user. However, in recent years, when constructing a personal computer system, there is a strong demand to be able to respond to interrupt requests from many external devices, and three channels are not enough. Therefore, depending on the system, are they on the same channel? ! A number of interrupt requesting devices must be connected. In this case, multiple interrupt requests are sent to the interrupt controller (8259A) at arbitrary timings, but after receiving one interrupt request, by the time the second INTA signal is returned from the CPU, other interrupt requests Due to the nature of the 8259A, when receiving an interrupt, the interrupt level goes out of order and proper interrupt processing cannot be executed.
この発明は、上記問題点に着目してなされたものであっ
て、同一チャンネルに複数のデバイスが接続され、割込
要求が競合しても、適正な割込み処理を実行し得るデー
タ処理装置を提供することを目的としている。The present invention has been made in view of the above-mentioned problems, and provides a data processing device that can perform appropriate interrupt processing even when multiple devices are connected to the same channel and interrupt requests conflict with each other. It is intended to.
（ニ）課題を解決するための手段及び作用この発明のデ
ータ処理装置は、少なくとも１個の割込み要求信号入力
端子（Ｂ２４）と、この割込み要求信号端子（Ｂｚ４）
に外部装置から割込み要求信号が入力されると、これに
応答して割込み信号を出力する割込みコントローラ（１
２）と、前記割込み信号を受けて、割込み処理を実行す
るＣＰＵ（１１）とを備えるものにおいて、個別に割込
み要求を出す外部装置（２１，３１）に対応して、それ
ぞれ割込み要求を入力に受ける双安定ラッチ回路（２２
，３２）と、この双安定ラッチ回路（２２，３２）から
の出力によってトリガされるワンショットマルチ回路（
２３，３３）とを備え、前記ワンショットマルチ回路（
２３，３３）の出力を共通的に前記割込み要求信号入力
端子（Ｂ２．）に接続し、前記割込みコントローラ（１
２）が割込み信号を出力している間、この割込み信号で
、前記双安定ラッチ回路（２２，３２）への割込み要求
信号の記憶を禁止し、前記ＣＰＵ（１１）から２発目の
割込み要求認、識信号が出力されることに応答して、前
記双安定ラッチ回路（２２，３２）への割込み要求信号
の記憶禁止を解除するようにしている。(d) Means and operation for solving the problems The data processing device of the present invention includes at least one interrupt request signal input terminal (B24) and this interrupt request signal terminal (Bz4).
When an interrupt request signal is input from an external device, an interrupt controller (1) outputs an interrupt signal in response to the interrupt request signal.
2) and a CPU (11) that receives the interrupt signal and executes the interrupt process, the CPU (11) receives the interrupt request and receives the interrupt request as input, corresponding to the external device (21, 31) that individually issues the interrupt request. bistable latch circuit (22
, 32) and a one-shot multi-circuit (
23, 33), and the one-shot multi-circuit (
23, 33) are commonly connected to the interrupt request signal input terminal (B2.), and the outputs of the interrupt controller (1.
2) is outputting an interrupt signal, this interrupt signal inhibits storage of the interrupt request signal in the bistable latch circuit (22, 32), and a second interrupt request is issued from the CPU (11). In response to the output of the recognition signal, the prohibition of storing the interrupt request signal in the bistable latch circuit (22, 32) is canceled.
このデータ処理装置では、ＣＰＵが割込み処理を実行し
ていない状態で外部装置の１つより割込の要求が入ると
、双安定ラッチ回路には禁止がかかっていないので、そ
の割込み要求は対応する双安定ラッチ回路に記憶され、
対応するワンショットマルチ回路がトリガされ、割込み
要求信号入力端子を介して、割込みコントローラに割込
み要求信号が人力される。そして、割込みコントローラ
は、ＣＰＵに割込み信号を入力する。この割込み信号に
応答して、ＣＰＵは割込み認識信号を２回、割込みコン
トローラに返送する。割込みコントローラは、２回目の
割込み認識信号の終了で割込みベクタを出力し、割込み
信号をハイにする。割込みコントローラからの割込み信
号がローの間、双安定ラッチ回路への割込み要求信号の
記憶が禁止される。したがって、ＣＰＵから割込みコン
トローラに２回目の割込み認識信号が返送されて来るま
でに、他の外部装置から割込み要求があっても、双安定
ラッチ回路は、これを受付けない。したがって、割込み
コントローラには、もちろん割込み要求信号が入力され
ないので、他の割込みレベル（レベル７）に移行するこ
とはない。In this data processing device, when an interrupt request is received from one of the external devices while the CPU is not executing interrupt processing, the bistable latch circuit is not inhibited, so the interrupt request is handled. stored in a bistable latch circuit,
The corresponding one-shot multi-circuit is triggered and an interrupt request signal is inputted to the interrupt controller via the interrupt request signal input terminal. The interrupt controller then inputs an interrupt signal to the CPU. In response to this interrupt signal, the CPU sends an interrupt recognition signal back to the interrupt controller twice. The interrupt controller outputs the interrupt vector at the end of the second interrupt recognition signal and makes the interrupt signal high. While the interrupt signal from the interrupt controller is low, storage of the interrupt request signal in the bistable latch circuit is prohibited. Therefore, even if there is an interrupt request from another external device until the second interrupt recognition signal is sent back from the CPU to the interrupt controller, the bistable latch circuit will not accept it. Therefore, since no interrupt request signal is input to the interrupt controller, the interrupt controller does not shift to another interrupt level (level 7).
（ホ）実施例
以下、実施例により、この発明をさらに詳細に説明する
。(E) Examples The present invention will be explained in more detail with reference to Examples below.
第１図は、この発明の一実施例を示すデータ処理装置の
ブロンク図である。このデータ処理装置において、パソ
コン（ＰＣ−９８００） １は、ＣＰＵ１１と割込みコ
ントローラ（８２５９Ａ） １２を備えており、さら
に外部スロット端子Ｂ２４を割込み要求信号入力端子と
して使用し、外部スロント端子Ａ３゜を割込み信号端子
として使用している。FIG. 1 is a block diagram of a data processing apparatus showing an embodiment of the present invention. In this data processing device, a personal computer (PC-9800) 1 includes a CPU 11 and an interrupt controller (8259A) 12, and further uses an external slot terminal B24 as an interrupt request signal input terminal, and an external front terminal A3゜ as an interrupt request signal input terminal. It is used as a signal terminal.
割込み要求信号入力端子ＢＺ４には、外部装置ボード２
．３が接続され、複数の割込み要求信号が入力されるよ
うになっている。外部装置ボード２は、割込み要求デバ
イスＡ２１と、この割込み要求デバイスＡ２１からの割
込み要求を受けて記憶する双安定ラッチ回路２２と、こ
の双安定ラッチ回路２２の立上り出力に応答してトリガ
されるワンショットマルチ回路２３と、このワンショッ
トマルチ回路２３の出力を反転するオープンコレクタ素
子２４を備えている。他の外部装置ボード３も外部装置
ボード２と同様の構成であり、オープンコレクタ素子２
４．３４の出力は共通に、割込み要求信号入力端子Ｂ２
４に接続されている。端子Ａ３゜は、双安定ラッチ回路
２２．３２のＥ（イネーブル）端子に接続されている。The interrupt request signal input terminal BZ4 is connected to the external device board 2.
．． 3 is connected so that a plurality of interrupt request signals can be input. The external device board 2 includes an interrupt request device A21, a bistable latch circuit 22 that receives and stores an interrupt request from the interrupt request device A21, and a bistable latch circuit 22 that is triggered in response to a rising output of the bistable latch circuit 22. It includes a shot multi-circuit 23 and an open collector element 24 for inverting the output of the one-shot multi-circuit 23. The other external device board 3 also has the same configuration as the external device board 2, and has an open collector element 2.
4.34 output is common to interrupt request signal input terminal B2
Connected to 4. Terminal A3° is connected to the E (enable) terminal of the bistable latch circuit 22.32.
次に、上記実施例データ処理装置の動作を、第２図に示
すタイミングチャートを参照して説明する。Next, the operation of the data processing apparatus of the above embodiment will be explained with reference to the timing chart shown in FIG.
先ず、割込み要求デバイスＡ２１から割込み要求が出力
されると、ＣＰＵＩＩで割込み処理を行っていない場合
ＩＮＴ信号はハイ（レベル）なので、割込み要求は双安
定ラッチ回路２２に記憶され、その記憶出力の立上りで
、ワンショットマルチ２３がトリガされ、そのワンショ
ット出力がオープンコレクタ素子２４で反転されて、割
込み要求信号ｉＲとして、ｆｆ’！込み要求信号入力端
子Ｂ ２４を介して、割込みコントローラ１２に入力さ
れる。割込みコントローラ１２は、割込み要求信号ｉＲ
Ｏ後端エツジで割込み信号ＩＮＴをＣＰＵ１１に送する
。ＣＰＵＩＩは、割込み信号ＩＮＴにより割込み要求が
あったことを知るが、デバイスＡ２１からの要求なのか
、デバイス１３３１からの要求なのか、信号ＴＮＴでは
知ることができない。ＣＰＵＩ １は、割込み認識信号
Ｉ ＮＴＡを２回送ることによって割込み要求を認める
。Ｗ’ｌ込みコントローラ１２は、２回目の信号Ｉ Ｎ
ＴＡの後端で、割込み信号ＩＮＴをハイにする。割込み
信号ｒＮＴがローの間、双安定ラッチ回路２２．３２の
Ｅ端子にはローが入力されるので、双安定ラッチ回路２
２．３２への割込み要求信号の記憶が禁止される。First, when an interrupt request is output from the interrupt request device A21, the INT signal is high (level) when the CPU II is not processing an interrupt, so the interrupt request is stored in the bistable latch circuit 22, and the rising edge of the storage output Then, the one-shot multi 23 is triggered, and its one-shot output is inverted by the open collector element 24 and output as the interrupt request signal iR, ff'! The interrupt request signal is input to the interrupt controller 12 via the interrupt request signal input terminal B24. The interrupt controller 12 receives an interrupt request signal iR.
An interrupt signal INT is sent to the CPU 11 at the O trailing edge. The CPU II knows from the interrupt signal INT that an interrupt request has been made, but cannot know from the signal TNT whether the request is from the device A21 or the device 1331. CPU 1 acknowledges the interrupt request by sending the interrupt acknowledge signal INTA twice. The W'l-included controller 12 receives the second signal I N
At the rear end of TA, the interrupt signal INT is set high. While the interrupt signal rNT is low, a low level is input to the E terminal of the bistable latch circuit 22.32, so the bistable latch circuit 2
2. Storage of interrupt request signals to 32 is prohibited.
したがって、割込みコントローラ１２に、ＣＰＵ１ｌか
らの２回目の信号Ｉ Ｎ Ｔ Ａが返って来る前に、例
えばデバイスＢ３１から割込み要求が出ても、双安定ラ
ッチ回路３２に記憶されない。この場合は、２回目のＩ
ＮＴＡが返って来るまでデバイスＢ３１の割込み要求
はホールドしておかれる。２回口のＩ）ＪＴＡが返って
来ると、信号］下がハイとなるので、双安定ラッチ回路
２２．３２のＥ端子がハイとなり、ここでデバイスＢ
３１の割込み要求が双安定ラッチ回路３２に記憶され、
ワンショットマルチ３３、オープンコレクタ素子３４を
経て、割込み要求信号ｉＲが、割込みコントローラ１２
に人力される。割込みコントローラ１２が８２５９Ａの
場合、信号ＴＮＴＡが２回返って来るまでにデバイスＢ
３１からの割込み要求が入ると、割込みレベルが（とけ
てレベル７の割込みがあったかの如く動作するが、この
実施例では、２回目の信号ｒ ＮＴＡが返ってくるまで
は、デバイスＢの要求をホールドして、割込みコントロ
ーラ１２にＷ’Ｊ込み要求信号を入力しないので、たと
え２回目のＩＮＴＡが返る前に、デバイスＢ３１で割込
み要求が起きても割込みレベルが化けることがない。Therefore, even if an interrupt request is issued from, for example, device B 31 before the second signal I NTA from CPU 1 l is returned to interrupt controller 12 , it will not be stored in bistable latch circuit 32 . In this case, the second I
The interrupt request from device B31 is held until NTA is returned. When the second I) JTA returns, the lower signal goes high, so the E terminal of the bistable latch circuit 22.32 goes high, and now device B
31 interrupt requests are stored in the bistable latch circuit 32,
The interrupt request signal iR is sent to the interrupt controller 12 via the one-shot multi 33 and the open collector element 34.
is man-powered. If the interrupt controller 12 is 8259A, device B
When an interrupt request is received from 31, the interrupt level is set to (0) and the operation is performed as if there was a level 7 interrupt, but in this example, the request from device B is held until the second signal rNTA is returned. Since the W'J interrupt request signal is not input to the interrupt controller 12, the interrupt level will not change even if an interrupt request occurs in device B31 before the second INTA returns.
ＣＰＵＩＩは、いずれのデバイスからの割込み要求であ
るか、割込み処理ルーチンの中でそれぞれのデバイスを
ポーリングすることによって知ることができる。１つの
デバイスの処理が終了しても、他のデバイスからの割込
み要求がかかっている可能性があるので、処理ルーチン
から抜は出す前に、全てのデバイスをポーリングして割
込み要求が全くないことを確認した上で、ルーチンから
抜は出す。The CPU II can know from which device the interrupt request is received by polling each device in the interrupt processing routine. Even if the processing of one device is completed, there is a possibility that an interrupt request is received from another device, so before exiting the processing routine, poll all devices to make sure that there are no interrupt requests. After confirming this, we will remove them from the routine.
なお、上記実施例では、パソコンにＰＣ−９８００シリ
ーズを用いる場合を例に上げたが、この発明は、割込み
要求センスがエツジトリガによるものであれば、他のパ
ソコン（例えばＩＢＭ社ＰＣ／ＡＴ）でも適用できる。In the above embodiment, a PC-9800 series personal computer is used as an example, but the present invention can also be applied to other personal computers (for example, IBM PC/AT) as long as the interrupt request sense is edge-triggered. Applicable.
（へ）発明の効果
この発明によれば、個別に割込み要求を出す外部装置に
対応して、それぞれ割込み要求を入力に受ける双安定ラ
ッチ回路と、この双安定ラッチ回路からの出力によって
トリガされるワンショットマルチ回路を備え、前記ワン
ショットマルチ回路の出力を共通的に割込み要求信号入
力端子に接続し、割込みコントローラから割込み信号が
出力されている間、この割込み信号で双安定ラッチ回路
への割込み要求信号の記憶を禁止し、ＣＰＵから２全日
の割込み要求認識信号が出力されることに応答して、双
安定ラッチ回路への割込み要求信号の記憶禁止を解除す
るようにして、割込み要求を出す装置を１チヤンネルに
多数接続し得るようにしたから、例えばハードディスク
ドライブ、フロッピディスクドライブの外付け、ＬＡＮ
の構築、ＲＡＭボードの接続、その他沢山のオプション
ボードが接続可能となり、より充実したパソコンシステ
ムを構築できる。(f) Effects of the Invention According to the present invention, a bistable latch circuit receives interrupt requests as inputs in response to external devices that individually issue interrupt requests, and a bistable latch circuit is triggered by the output from the bistable latch circuit. A one-shot multi-circuit is provided, the output of the one-shot multi-circuit is commonly connected to an interrupt request signal input terminal, and while an interrupt signal is being output from the interrupt controller, this interrupt signal interrupts the bistable latch circuit. The storage of the request signal is prohibited, and in response to the CPU outputting the interrupt request recognition signal for 2 full days, the storage prohibition of the interrupt request signal to the bistable latch circuit is released, and an interrupt request is issued. Since many devices can be connected to one channel, for example, hard disk drives, external floppy disk drives, LAN
It is possible to build a PC, connect a RAM board, and connect many other optional boards, allowing you to build a more complete computer system.
第１図は、この発明の一実施例を示すデータ処理装置の
ブロック図、第２図は、同データ処理装置の動作を説明
するための信号タイミングチャートである。
１１：ＣＰＵ、 １２：割込みコントローラ、２Ｉ・
３１：割込み要求デバイス、
２２・３２；双安定ラッチ回路、
２３・３３：ワンション１−マルチ回路、Ｂ２４；割込
み要求信号入力端子、
Ａ３ｏ：割込み要求信号に対する割込みコントローラの
応答信号。FIG. 1 is a block diagram of a data processing device showing an embodiment of the present invention, and FIG. 2 is a signal timing chart for explaining the operation of the data processing device. 11: CPU, 12: Interrupt controller, 2I・
31: Interrupt request device, 22/32: Bistable latch circuit, 23/33: One-choice 1-multi circuit, B24: Interrupt request signal input terminal, A3o: Interrupt controller response signal to the interrupt request signal.
Claims (1)
の割込み要求信号端子に外部装置から割込み要求信号が
入力されると、これに応答して、割込み信号を出力する
割込みコントローラと、前記割込み信号を受けて、割込
み処理を実行するＣＰＵとを備えるデータ処理装置にお
いて、 個別に割込み要求を出す外部装置に対応して、それぞれ
割込み要求を入力に受ける双安定ラッチ回路と、この双
安定ラッチ回路からの出力によってトリガされるワンシ
ョットマルチ回路とを備え、前記ワンショットマルチ回
路の出力を共通的に前記割込み要求信号入力端子に接続
し、前記割込みコントローラが割込み要求信号に対する
応答信号を出力している間、この応答信号で、前記双安
定ラッチ回路への割込み要求信号の記憶を禁止し、前記
ＣＰＵから２発目の割込み要求認識信号が出力されるこ
とに応答して、前記双安定ラッチ回路への割込み要求信
号の記憶禁止を解除するようにしたことを特徴とするデ
ータ処理装置。(1) at least one interrupt request signal input terminal; an interrupt controller that outputs an interrupt signal in response to an interrupt request signal input from an external device to the interrupt request signal terminal; In a data processing device equipped with a CPU that executes interrupt processing in response to an interrupt request, a bistable latch circuit that receives an interrupt request as an input corresponds to an external device that issues an interrupt request individually, and a bistable latch circuit that receives an interrupt request as an input, and a a one-shot multi-circuit triggered by the output of the one-shot multi-circuit, the output of the one-shot multi-circuit is commonly connected to the interrupt request signal input terminal, and the interrupt controller outputs a response signal to the interrupt request signal. During this period, this response signal prohibits the storage of the interrupt request signal in the bistable latch circuit, and in response to the output of the second interrupt request recognition signal from the CPU, the storage of the interrupt request signal in the bistable latch circuit is prohibited. 1. A data processing device characterized in that storage inhibition of an interrupt request signal is canceled.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989388A JPH0258147A (en) | 1988-08-24 | 1988-08-24 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989388A JPH0258147A (en) | 1988-08-24 | 1988-08-24 | Data processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258147A true JPH0258147A (en) | 1990-02-27 |
Family
ID=16580392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20989388A Pending JPH0258147A (en) | 1988-08-24 | 1988-08-24 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258147A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63274305A (en) * | 1987-04-30 | 1988-11-11 | Nippon Steel Corp | Electric motor vehicle |
-
1988
- 1988-08-24 JP JP20989388A patent/JPH0258147A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63274305A (en) * | 1987-04-30 | 1988-11-11 | Nippon Steel Corp | Electric motor vehicle |
| JPH0530123B2 (en) * | 1987-04-30 | 1993-05-07 | Shinnippon Seitetsu Kk |
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