JPH0257733B2

JPH0257733B2 -

Info

Publication number: JPH0257733B2
Application number: JP58021387A
Authority: JP
Inventors: Buruusu Aarii Adorian; Jei Ririsu Uiriamu
Original assignee: Burr Brown Corp
Current assignee: Texas Instruments Tucson Corp
Priority date: 1982-07-01
Filing date: 1983-02-10
Publication date: 1990-12-05
Also published as: GB2123234B; FR2529729A1; DE3322293A1; JPS5912617A; GB2123234A; FR2529729B1; US4540900A; GB8317878D0

Description

【発明の詳細な説明】本発明は、デイジタル論理回路に関し、特にエ
ミツタ結合型論理回路を使用しそして温度に実質
的に比例する大きさの出力信号スイングを発生す
る高速デイジタル・ラツチ回路に関するものであ
る。

多ビツトのデイジタル信号を対応するアナログ
電圧に変換するためのデイジタル／アナログ・コ
ンバータ回路は、当技術において公知である。バ
イポーラ・トランジスタ集積回路技術を用いてモ
ノリシツク基板上に形成した高速デイジタル／ア
ナログ・コンバータは、広く使用されている。し
かし、このようなモノリシツクの高速デイジタ
ル／アナログ・コンバータは、通常、このコンバ
ータが処理すべきそのデイジタル入力信号を記憶
するための手段を必要としている。コンバータの
応答時間の低速化を避けるため、そのような記憶
装置は、必然的に早いスイツチング速度を持たな
ければならない。更に、このような記憶装置は、
コンバータがその上に形成されるモノリシツク基
板の大幅なサイズの増加を避けるため、またこの
ようなコンバータの製造の歩留まりの対応する低
下を避けるために、比較的コンパクトでなければ
ならない。

このようなコンバータに対して与えられるデイ
ジタル入力信号はしばしばTTL論理回路により
発生されるため、別の方法としてそのような記憶
装置をTTL回路を使用して構成することもでき、
このためその記憶装置はデイジタル入力信号のソ
ースに対して入力的にコンパチブルとなる。しか
し、従来のTTL回路は典型的にはバイポーラ・
コンバータ回路よりも遅く、従つて受入れ難い程
の信号遅延を生じる結果となつてしまう。トラン
ジスタにおける金ドーピングの如き技術およびシ
ヨツトキー・ダイオードの使用は、従来のTTL
回路の速度を増加するものとして公知であるが、
このような技術は、一般に、高速デイジタル／ア
ナログ・コンバータ回路の製作に使用する処理方
法とコンパチビリテイを持たないものである。更
に、TTLクロツク式データ・ラツチの実現に比
較的多数のトランジスタを必要とするため、特に
デイジタル入力信号内のビツト数が、従つてその
ようなラツチ回路の数が比較的大きい場合には、
コンバータが形成される基板のサイズが著しく増
加することになつてしまう。

このコンバータ基板上にクロツク式データ・ラ
ツチを形成するためのTTL回路の使用に代る方
法として、当技術においては周知である直列ゲー
ト法を用いる比較的高速のエミツタ結合型ロジツ
ク構造を使用してこのようなクロツク式データ・
ラツチを形成することができる。一例として、ゲ
ート式ラツチおよびクロツク式Ｄタイプ・フリツ
プフロツプを形成するエミツタ機能ロジツク構造
が、1973年10月の「IEEE Journal of Solid
State Circuits」第SC−８巻、第５号、356〜361
頁のSkokan著「LSIのためのエミツタ機能ロジ
ツク−ロジツク・フアミリー」において示されて
いる。電流モード・ロジツクを利用するラツチ回
路およびマスター／スレーブ・フリツプフロツプ
回路は、1980年７月のIEEE Transactions on
Circuits and Systems」第CAS−27巻、第７号、
626〜635頁のCooperman著「LSIのための高速電
流モード・ロジツク」において示されている。こ
のようなエミツタ結合型ロジツク構造は、一般に
高速のコンバータ回路の形成のため使用される処
理方法とコンパチリビリテイを有し、またコンバ
ータに対するデイジタル入力信号の提供において
大きな遅れを避けるため充分なスイツチング速度
を有している。

典型的には、このようなエミツタ結合型の直列
ゲート式ラツチ回路は、閾値または基準の電圧に
接続されたベース端子と、最も高い正電源（通常
は接地電位）に対して負荷抵抗器により結合され
たコレクタ端子と、を有する上位レベルのバイア
スのトランジスタを含んでいる。このバイアス・
トランジスタは、略々接地電圧の高レベルと接地
電位より約0.8ボルト低い低レベルとの間で切換
る入力信号を受取るようになつたベース端子を有
する入力トランジスタに対し、エミツタ結合され
ている。ゲート電流および負荷抵抗器は一般に、
その負荷抵抗の両端に約0.8ボルトの電圧スイン
グを生じるように選定される。また、上記基準電
圧は、入力信号のスイングの中間、即ち接地電位
より約0.4ボルト低くなるように選択される。入
力データをラツチするために、第２のエミツタ結
合されたトランジスタ対が提供されている。この
第２のエミツタ結合トランジスタ対はしばしば、
前述のバイアス・トランジスタをダブル・エミツ
タ素子として構成し、かつその第２のエミツタを
フイードバツク・トランジスタのエミツタ端子に
結合することによつて形成される。このフイード
バツク・トランジスタのベース端子は上記バイア
ス・トランジスタのコレクタに結合され、このた
め本ラツチのフイードバツク部分は所謂シング
ル・エンド形のフイードバツク信号により駆動さ
れる。クロツク式の下位レベルのエミツタ結合型
ゲートは、ゲート構造の上位レベル内の入力およ
びフイードバツクのエミツタ結合型トランジスタ
対間でゲート電流を切換え、これにより、最初に
ラツチ入力におけるデータを取得しそして然る後
このデータをフイードバツク段内でラツチするた
め、取得モードとラツチ・モード間でラツチ構造
を選択的に切換える。

前述の一般的なタイプのエミツタ結合型ラツチ
回路は、その性能をやや制限するような種々の制
約を受けるものである。例えば、そのような直列
ゲート式構造内のゲート電流は、典型的には温度
の増大と共に低下する。従つて、このようなラツ
チ回路内の負荷抵抗器の両端に生じるロジツク・
スイングは、温度が上昇するに伴つてその大きさ
が減少する。これとは対照的に、オン・トランジ
スタが通す電流とオフ・トランジスタが通す電流
との間にある比率を確保するためエミツタ結合型
トランジスタ対のベース端子に対して必然的に与
えられなければならない電圧差は、実際には、温
度上昇と共に増加する。この結果、そのような回
路は、典型的には、比較的高い温度において少な
くとも予め定めた電圧スイングを維持して、その
ような温度においてON電流とOFF電流の充分な
比率を確保するように構成されている。この結
果、公称温度において、荷抵抗器の両端の電圧ス
イングがエミツタ結合型トランジスタ対内のON
電流対OFF電流のその比率を維持するのに実際
に必要なものより遥かに大きくなる。しかし、公
称温度におけるこの比較的大きなスイングは、ラ
ツチのスイツチング時間が、より小さな電圧スイ
ングを使用したときに得られる以上に増加する結
果となる。

更に、そのような回路がスイツチング速度に悪
影響を及ぼすことなく作動できる最大温度は、バ
イアス・トランジスタのベース−コレクタ接合の
飽和によつて制限される。このバイアス・トラン
ジスタがONになると、そのコレクタにおける電
圧は接地電圧より0.8ボルト以上低くなるが、そ
のベースは接地電圧より約0.4ボルト低くなる。
その結果、このバイアス・トランジスタのベース
−コレクタ接合は0.4ボルト以上順方向にバイア
スされる。トランジスタ自体内の寄生抵抗を勘定
に入れると、このトランジスタのベース−コレク
タ接合の両端の実際の順方向バイアスは更に大き
くなる。充分に高い温度においては、このバイア
ス・トランジスタは飽和モードで作動し始め、こ
れによりスイツチング速度を低下させるのであ
る。

従来技術のエミツタ結合型ラツチ回路のこの他
の制約は、取得モードからラツチ・モードへの切
換えに使用するクロツク信号の最小エツジ速度に
関するものである。回路の性質およびクロツク信
号のエツジ速度に依存して、取得モード中バイア
ス・トランジスタのコレクタに確立された低電圧
は、下位レベルのクロツク・ゲートが充分な電流
をラツチ回路のフイードバツク段に切換えてその
ロー出力レベルを再び確立する前に、接地電位に
向けて上昇し始める。この場合、取得モード中に
得たデータは、ラツチ回路が完全にラツチ動作モ
ードに切換えられる前に、失われることがある。

かかる従来技術のエミツタ結合型ラツチ回路の
更に別の制約は、このような回路の入力部分をト
ランジスタ／トランジスタ・ロジツク（TTL）
の如き他のデイジタル・ロジツク・フアミリーに
対してインターフエースするのが比較的困難であ
ることである。このようなラツチ回路の下位レベ
ル内のバイアス・トランジスタに与えられる閾値
即ち基準電圧は一般に、最も正の電源電圧より僅
か0.4ボルトしか低くない。このようなエミツタ
結合型回路は、TTL回路により与えられる形式
の入力信号に応答するのが困難である。

同様に、出力信号スイングの比較的小さな大き
さ、ならびに接地電位（または他の正の電源電
圧）を出力信号の基準とする必要の故に、このよ
うな従来技術のラツチ回路の出力を、他のタイプ
のデイジタル・ロジツクの入力部分にインターフ
エースすることがしばしば困難となる。同郡な理
由により、このようなエミツタ結合型ラツチ回路
は、高速のデイジタル／アナログ・コンバータの
入力のスイツチング段を駆動するためには充分適
合しない。

最後に、このような従来技術のエミツタ結合型
ラツチ構造は制限されたフアンアウト、即ち同じ
タイプのロジツク・フアミリーである他のゲート
を駆動する容量しか有していない。例えば、
skokanの特許に記載されたEFLタイプのラツチ
回路は、これにより駆動される追加の各ゲートに
対して、出力トランジスタ内の追加のエミツタ拡
散を必要とする。Coopermanの特許に開示され
たCMLラツチ回路は、負荷抵抗器のサイズが減
少され、これが更にゲート電流および全体の消費
電力を増加することがなければ、やや制限された
出力駆動容量しか有しない。

従つて、本発明の目的は、高速のモノリシツ
ク・デイジタル／アナログ・コンバータの製造方
法および動作速度とコンパチビリテイを有し、こ
れと同じ基板上に比較的コンパクトな構造として
形成することができるクロツク式データ・ラツチ
回路の提供にある。

本発明の別の目的は、これにより公称出力電圧
スイングの大きさが充分な大きさであつて、ラツ
チ回路のスイツチング速度を必要以上に増加させ
る程大きくならずに、そのフイードバツク部分内
でON電流対OFF電流の充分な比率を維持するに
充分な大きさである、エミツタ結合型トランジス
タ・スイツチを使用する高速ラツチ回路の提供に
ある。

本発明の他の目的は、温度の変化にも拘らず、
これにより駆動される類似の回路におけるON電
流対OFF電流の予め定めた比率を維持するため、
出力電圧スイングの大きさが上昇温度に比例して
増加するエミツタ結合型ラツチ回路の提供にあ
る。

本発明の更に他の目的は、速度に悪影響を及ぼ
すことなく比較的高い温度において作動できるこ
のようなエミツタ結合型ラツチ回路の提供にあ
る。

本発明の更に別の目的は、ラツチ回路がラツチ
動作モードに切換えられる時取得したデータの状
態を失うという傾向を減少させた、エミツタ結合
型ラツチ回路の提供にある。

本発明の更に他の目的は、TTL回路ならびに
他のロジツク・フアミリーと入力的にコンパチビ
リテイを有する如きエミツタ結合型ラツチ回路の
提供にある。

本発明の更に他の目的は、ラツチ回路自体のフ
イードバツク段内にデータの状態を保持するため
使用されるものを大幅に超える電圧スイングを有
する出力信号を提供し、それによつて他のタイプ
のスイツチング回路をより容易に駆動できる如き
エミツタ結合型ラツチ回路の提供にある。

本発明の更に他の目的は、ラツチ回路のフアン
アウト容量が最小限の付加的な構成要素および電
力により大幅に増加可能な如きエミツタ結合型ラ
ツチ回路の提供にある。

本発明の更に他の目的は、閾値レベル即ち基準
電圧が、温度の変化にわたる出力信号のスイング
を追跡して出力電圧スイング内で略々中心を維持
する如き、エミツタ結合型ラツチ回路のためのバ
イアス回路の提供にある。

本発明の上記および他の目的については、本発
明の記述が進むにつれて当技術に習熟する者には
明らかになるであろう。

本発明の一実施例に従つて要約すれば、本発明
は、温度と実質的に比例する大きさ、調整式ゲー
ト電流を提供するゲート電流源と、ならびに温度
と実質的に比例する出力信号スイイグを生じるた
めの抵抗性負荷を含むエミツタ結合型でかつ直列
ゲート式の構造を含むラツチ回路に関する。ダブ
ル・エミツタ型バイアス・トランジスタは、第１
のエミツタが入力トランジスタのエミツタと結合
され、第２のエミツタはフイードバツク・トラン
ジスタのエミツタと結合されている。入力トラン
ジスタのベース端子は、直接または入力バツフア
回路を介して入力データ信号を受取る。バイア
ス・トランジスタのベース端子は、関連するバイ
アス回路によつて生成される第１の基準電圧と結
合されている。フイードバツク・トランジスタの
ベース端子は、取得動作モードの間に得たデータ
の状態をラツチするため、バイアス・トランジス
タのコレクタ端子と結合される。エミツタ結合さ
れたトランジスタ対、即ち電流操作回路は、ラツ
チ回路をその取得動作モードとラツタ動作モード
との間で切換えるため、ゲート電流源をバイア
ス・トランジスタの第１または第２のエミツタ端
子に選択的に結合する。負荷はバイアス・トラン
ジスタのコレクタと、バイアス回路により生成さ
れた第２の基準電圧との間に結合され、この第２
の基準電圧は広い公称電圧の範囲内で選択するこ
とができる。

本発明の望ましい一実施例においては、ラツチ
回路の負荷は、バイアス・トランジスタのコレク
タと、バイアス回路が生成する前記の第２の基準
電圧との間で、負荷抵抗と直列に結合された半導
体Ｐ−Ｎ接合により形成される。この負荷内の半
導体Ｐ−Ｎ接合はダイオードでよいが、この半導
体Ｐ−Ｎ接合は、第２のの基準電圧を生成するバ
イアス回路からの電流の引き出しを最小にするた
め、負荷トランジスタのベース−エミツタ接合に
より形成されることが望ましい。ゲート電流およ
び負荷抵抗器は約300ミリボルトの公称出力スイ
ングを生じるように選択されるが、ラツチ回路の
フイードバツク部分から絶縁された第２の出力信
号を生成するため、より大きな値の抵抗器を負荷
トランジスタのコレクタと最も正の電圧電源の導
体との間に挿入することができ、そしてその第２
の出力信号はラツチ自体の前記の約300ミリボル
トの公称スイングを大幅に超える公称の大きさを
有するようにできる。従つて、この第２の出力信
号は、より大きな入力信号スイングを必要とする
他のタイプのスイツチング回路を駆動するため、
有利に使用することができるのである。

前述の如きラツチ回路の負荷内の半導体Ｐ−Ｎ
接合の使用の結果、この負荷が通す電流の変化の
故に、その接合の両端の電圧の変化により出力信
号のスイングの一部が生じる。この接合電圧にお
けるこのようなシフトは、ラツチ回路のフイード
バツク部分のスイツチング特性におけるオフセツ
トを生じる。このオフセツトの部分的補償または
完全補償は、共に結合された入力トランジスタお
よびフイードバツク・トランジスタのエミツタ領
域よりも大きくバイアス・トランジスタの第１と
第２のエミツタのエミツタ領域を形成することに
より達成することができる。更に、バイアス・ト
ランジスタ内のエミツタのサイズを増加すること
は、バイアス・トランジスタの全体サイズをこれ
と対応して増加させ、かつこれと関連するコレク
タの寄生抵抗を減少させ、従つて、そのコレクタ
−ベース接合を順方向にバイアスしようとするバ
イアス・トランジスタの寄生抵抗成分における電
圧降下は減少する。更に、バイアス・トランジス
タのそのより大きな全体サイズは、これと関連す
る寄生キヤパシタンスをやや増加させて、取得モ
ードとラツチ・モード間の切換えの間、より長い
期間にわたつて本ラツチ回路がデータの状態を保
持することを可能にするのである。

本発明の望ましい実施例においては、本ラツチ
回路と関連するバイアス回路は、第１の基準電圧
を与える第１の端子と、第２の基準電圧を与える
第２の基準端子との間で直列に結合されたバイア
ス抵抗器とＰ−Ｎ半導体接合を含んでいる。この
バイアス回路は更に、バイアス回路内の前記バイ
アス抵抗器と半導体Ｐ−Ｎ接合内に温度に比例す
る電流を流すため、ラツチ回路内に含まれた電流
源と類似の電流源を含んでいる。そのバイアス抵
抗器の大きさをラツチ回路の負荷抵抗器の半分に
なるように選択することにより、バイアス抵抗器
の両端の電圧は、バイアス・トランジスタが導通
状態になる時、ラツチ回路の負荷抵抗器の両端の
電圧降下の丁度半分に保持される。第１の基準電
圧とラツチ回路の出力信号は共に第２の基準電圧
を基準にされるため、温度の変化により生じる第
２の基準電圧の変化は、第１の基準電圧およびラ
ツチ回路の出力信号に等しく影響を及ぼす。この
ため、第１の基準電圧は、温度の変化の如何に拘
らず、ラツチ回路の出力電圧信号スイング内で
略々その中心に維持される。第２の基準電圧の実
際の公称電圧レベルは、ラツチ回路の入力を他の
種々のロジツク・フアミリーとコンパチブルにす
るように比較的広い範囲の電圧から選択すること
ができる。

本発明の高フアンアウト実施例においては、半
導体Ｐ−Ｎ接合がラツチ回路の負荷内から除か
れ、そして負荷抵抗器がバイアス・トランジスタ
のコレクタと第２の基準電圧との間に直接接合さ
れる。この高フアンアウト実施例はその代り、そ
のベース端子をバイアス・トランジスタのコレク
タに結合しかつそのエミツタ端子をフイードバツ
ク・トランジスタのベースに結合したフオロワト
ランジスタを含んでいる。このフオロワトランジ
スタのエミツタは、類似の回路における比較的多
数の入力段を駆動するため使用可能な低インピー
ダンスのラツチ出力信号源として作用するもので
ある。

第１図は、本発明の教示内容に従つて構成する
ことができる一般タイプの12ビツトの２段型ラツ
チ回路を示している。第１図に示されたこの２段
型ラツチ回路の第１段、即ち入力段は３つの４ビ
ツトＤ型ラツチ１０，１２，１４に区分されてい
る。ラツチ１０，１２および１４の各々は、12ビ
ツトのデータ入力ワードの４ビツト部分（即ち、
ニブル）を受取るため４つの入力端子を含んでい
る。ラツチ１０は、ニブルＡ、即ち入力データ・
ワードの４つの最上位ビツトを受取るための入力
ターミナル１５，１６，１７および１８を有す
る。ラツチ１２は、ニブルＢ、即ち入力データ・
ワードの中間の４ビツトを受取るための入力端子
１９，２０，２１および２２を有する。同様に、
ラツチ１４は、ニブルＣ、即ち入力データ・ワー
ドの最下位の４ビツトを受取るための入力端子を
有する。ラツチ１０は、第１図の矢印２７で示さ
れる４ビツト幅の出力を発生する。同様に、ラツ
チ１２と１４は各々、第１図においてそれぞれ矢
印２８，２９により示された４ビツト幅の出力を
発生する。

導体３０は、取得モードとラツチされたラツ
チ・モードとの間でラツチ１０を切換えるため、
クロツク信号をラツチ１０に接続する。その取得
モードにおいては、ラツチ１０の入力端子１５〜
１８により受取られた入力信号は、その４ビツト
幅出力２７に対して通過することが許される。し
かし。そのラツチ・モードにおいては、ラツチ１
０は、そのビツト幅出力２７を、入力端子１５〜
１８が続いて受取るデータ信号に関係なく予め定
めた条件で保持する。ラツチ１０がラツチ・モー
ドにある時このラツチにより保持されるその予め
定めた条件は、取得モードからラツチ・モードへ
の遷移に対応するクロツク信号の状態変化の直前
における入力信号の状態と対応している。導体３
１，３２は、それぞれラツチ１２と１４に対して
類似しているが独立のクロツク信号を与える。

再び第１図のラツチ１０について見れば、導体
３０により送られるクロツク信号はORゲート３
４の出力により生成される。同様に、導体３１と
３２によつてラツチ１２と１４に対して送られる
クロツク信号は、それぞれORゲート３６と３８
によつて生成される。ゲート３４，３６および３
８の各々の第１の端子は導体４０と端子
４２に対して結合されている。ゲート３４の第２
の入力は端子４４に対して結合されている。
同様に、ゲート３６の第２の入力は端子４５
と結合され、ゲート３８の第２の入力は端子
４６と結合されている。ラツチ１０は、導体３０
により送られたクロツク信号がローのレベル、即
ち論理値「０」にある時、取得モードで動作す
る。対照的に、導体３０により送られたクロツク
信号がハイのレベル、即ち理論値「１」にある時
は、ラツチ１０はラツチ・モードで動作し、この
モードにおいては、４ビツト幅出力２７は入力端
子１５〜１８が受取るデータ・ビツトの状態に不
感である。導体３０により送られるこのクロツク
信号は、ORゲート３４に対する両入力が理論値
「０」のレベルにある時のみ、論理値「０」のレ
ベルをとる。このように、端子４２およ
び端子４４が共に論理値「０」レベルにある
時、ラツチ１０は取得モードにあるが、もし
WRITE端子４２または端子４４のいずれか
が論理値「１」にある場合は、ラツチ１０がラツ
チ・モードをとる。同様に、端子４２と
NB端子４５の双方が論理値「０」のレベルにあ
る時のみラツチ１２は取得モードにあり、
WRITE端子４６が共に論理値「０」のレベルに
ある時にのみラツチ１２は取得モードにあるので
ある。

第１図に示された２段型ラツチは、第２段即ち
12ビツト・ラツチ４８により形成された出力段を
有している。ラツチ４８はそれぞれラツチ１０，
１２および１４により与えられる出力信号２７，
２８および２９を受取るための入力端子を有し、
更に、ラツチ４８は番号４９で示された12ビツト
幅の出力を発生する。ラツチ４８の出力４９は、
アナログ信号への変換のためデイジタル／アナロ
グ・コンバータ（図示せず）の入力切換え回路網
に結合するようにできる。

再び第１図においては、端子４２はま
たORゲート５０の第１の入力側に対して導体４
０により結合されている。ORゲート５０の第２
の入力は端子５２に結合されている。OR
ゲート５０の出力は、クロツク信号を与えるた
め、導体５４によりラツチ４８の１つの端子に結
合されている。導体５４により与えられるクロツ
ク信号がロー・レベル即ち論理値「０」にある
時、ラツチ４８は、12ビツト出力４９が出力信号
２７，２８および２９から受取つたデータの12ビ
ツトに直接応答する取得モードにある。しかし、
導体５４により与えられるクロツク信号がハイの
レベル（論理値「１」）である時は、ラツチ４８
は、出力信号４９が出力信号２７，２８および２
９の状態に不感のラツチ・モードにある。ラツチ
４８がこのラツチ・モードにある時、出力信号４
９は、導体５４から受取るクロツク信号がロー・
レベルからハイ・レベルに変化する直前の、出力
信号２７，２８および２９から受取つたデータの
状態を反映するものである。導体５４により与え
られたクロツク信号は、両方の端子４２
と端子５２が論理値「０」のレベルにあ
る時は論理値「０」にあり、またさもなければ論
理値「１」にある。

第１図に示された２段ラツチの動作について
は、第２図に示されたタイミング図を参照するこ
とにより最もよく理解できよう。第２図において
は、DATAとして示された波形は、入力端子１
５〜２６の１つが受取る入力データの状態に対応
している。で示された波形は、それぞれ、
NBおよびNC端子４４，４５および４６の１つ
又はそれ以上の状態を示している。およ
びで示された波形は、それぞれ端
子５２および端子４２が受取る信号に対
応する。波形Z₁は、出力信号２７，２８および２
９の１ビツトの状態に対応する。例えば、もし
DATAの波形がデイジタル入力（入力端子１５
により受取られた）の最上位ビツトを表わすなら
ば、波形Z₁は出力信号２７の最上位ビツトを表わ
す。Z₂により示された波形は、出力信号４９内の
１つのビツトを表わす。例えば、もし波形Z₁が出
力信号２７内の最上位ビツトを表わすならば、波
形Z₂は出力信号４９内の最上位出力ビツトを表わ
す。本例によれば、この最上位ビツトがニブルＡ
内にあるため、波形は信号を表わすこと
になる。

再び第２図においては点線により示された時
点において、信号はハイ・レベルからロー・
レベルへ遷移にあるが、点線により示された時
点においては入力データの状態が変化する。しか
し、出力信号Z₁は時点においては変化しない
が、これはがハイ・レベルに保持されて
ラツチ１０，１２，１４をラツチ・モードに維持
するためである。点線により示された時点にお
いては、はハイ・レベルからロー・レベ
ルへの遷移にあり、このロー・レベルは、ラツチ
１０，１２，１４が取得モードをとらせる。従つ
て、時点においては、出力信号Z₁は入力データ
信号の状態を反映するよう状態変化する。しか
し、出力信号Z₂は、がハイ・レベルに保
持されているため変化しないままである。

第２図に示された時点においては、およ
びの両方ともロー・レベルからハイ・レ
ベルへの遷移にあつて、ラツチ１０，１２および
１４をラツチ・モードをとるように強制する。時
点においては、入力データの状態は再び変化す
るが、ラツチ１０，１２および１４がラツチ・モ
ードにあるため、出力信号Z₁は入力データの状態
変化の影響を受けない。時点においては、信号
CONVがハイ・レベルからロー・レベルへの遷
移にある。それにも拘らず出力信号Z₂は変化しな
いが、これは信号がハイのレベルに保持
されることによりラツチ４８をラツチ・モードに
維持するためである。時点においては、信号
WRITEはハイからローのレベルへの遷移であ
り、ラツチ４８を取得モードで動作させ、従つ
て、出力信号Z₂は出力信号Z₁の状態を反映するよ
う状態変化する。最後に、時点においては、信
号およびは共にロー・レベルから
ハイ・レベルへの遷移状態にあつて、ラツチ４８
に再びラツチ動作モードをとらせるのである。

第１図に図示していないが、第１図に示した２
段ラツチ回路はデータの流れに対し完全な透過性
を有するように構成することができる。例えば、
もし端子５２、端子４２、端
子４４、端子４５および端子４６が全て
同時にロー・レベル即ち論理値「０」に移動され
るならば、ラツチ１０，１２，１４および１８は
全て同時に取得モードで作動し、従つて、入力端
子１５〜２６に与えられるデータの変化は、ラツ
チ４８により生成される出力信号４９に即時の変
化をもたらすことになる。

第１図に示した２段ラツチを実現するのに使用
する回路は、第３図および第４図に示してある
が、第３図は、所要のロジツク機能を実施して12
ビツト信号の１つのビツトをラツチする回路の構
成要素を示し、第４図は、第３図に示されたラツ
チ回路が必要とする種々の基準電圧を生成するた
め使用するバイアス回路を示している。最初に第
３図においては、データ入力端子５６が２進数デ
ータ信号を受取るものであり、これは、第１図に
示した入力端子１５〜２６の一つと対応する。入
力端子５６はPNPトランジスタ５８のベース端
子に結合され、そのコレクタは最も大きな負の電
源電圧を伝達する電源導体６０に結合されてい
る。バツフア・トランジスタ５８のエミツタは第
１の抵抗器６２によつて節点６４に結合されてい
る。第２の抵抗器６６は節点６４と、以下におい
て詳細に説明する基準電圧Vc′を通す導体６８と
の間に結合されている。

抵抗器６２と６６は共になつて分圧回路網を形
成していて、データ入力端子５６に与えられそし
てVc′導体６８を基準にされる入力電圧から節点
６４に電圧を生成する。入力端子５６に与えられ
るその電圧が電圧Vc′と略々等しいかあるいはこ
れよりも正の値である場合には、節点６４は略々
Vc′の基準電圧に保持される。代替法として、抵
抗器６６は、最も正の電源電圧からの固定の電流
を与えるための電流源により置換することもでき
る。バツフア・トランジスタ５８、抵抗器６２お
よび抵抗器６６は共に、入力端子５６により受取
られた２進数信号を節点６４に対して与えられる
ための入力装置を形成している。バツフア・トラ
ンジスタ５８のエミツタ端子は抵抗器６２にある
節点６４に結合されるように示してあるが、抵抗
器６２は短絡結線と、あるいは１つ以上のダイオ
ードド接合と置換することができる。いずれの場
合でも、抵抗器６２、またはこれと置換した短絡
結線または１つ以上のダイオードが、バツフア・
トランジスタ５８のエミツタ端子を節点６４に結
合するための装置として作用する。加えて、
PNPトランジスタとして示してあるが、このバ
ツフア・トランジスタは、そのベース端子をデー
タ入力端子５６と結合し、そのエミツタ端子を直
接あるいは抵抗または１つ以上のダイオードを介
して節点６４に結合したNPNトランジスタとし
て形成することもできる。

再び第３図において、節点６４は入力トランジ
スタ７０のベース端子に結合されている。トラン
ジスタ７０のコレクタ端子は、最も正の電源電圧
を通すため電源導体７２と結合されている。トラ
ンジスタ７０のエミツタ端子は、ダブル・エミツ
タのバイアス・トランジスタ７６の第１のエミツ
タ端子７４と結合される。トランジスタ７６のコ
レクタは節点７８および出力端子８０と結合され
ている。出力端子８０に生じる出力信号はZ₁で示
され、例えば、第１図のラツチ１０により与えら
れる４つの出力信号２７の内の１つに対応する。

出力端子８０に与えられる出力信号は、抵抗器
８２およびトランジスタ８４により構成された負
荷の両端に生じる。抵抗器８２は節点７８と、負
荷トランジスタ８４のエミツタ端子との間に結合
され、このトランジスタのコレクタ端子は電源導
体７２と結合され、またそのベース端子はVc電
圧の基準電圧導体８６と結合されている。このよ
うに、バイアス・トランジスタ７６に対する負荷
は、節点７８と基準電圧導体８６との間でトラン
ジスタ８４のエミツタ−ベース接合とこれと直列
に結合された抵抗器８２により構成されている。
トランジスタ８４により与えられる増巾作用のた
め、これがVc導体８６から引き出すベース電流
は、このトランジスタのエミツタ端子が通す電流
のごく一部に過ぎない。それにも拘らず、本発明
の別の実施例は、トランジスタ８４をダイオード
で置換することにより提供されるようにできる
が、この場合そのダイオードのアノードはVc導
体８６と結合され、このダイオードのカソードは
抵抗器８２の節点７８とは反対側の端部と結合さ
れる。

節点７８はまたフイードバツク・トランジスタ
８８のベース端子と結合されている。本発明の望
ましい本実施例においては、フイードバツク・ト
ランジスタ８８はダブル・エミツタ型素子であ
り、その第１のエミツタ９０はバイアス・トラン
ジスタ７６の第２のエミツタ端子９２と結合さ
れ、フイードバツク・トランジスタ８８のコレク
タ端子は電源導体７２と結合されている。バイア
ス・トランジスタ７６のベース端子は、基準電圧
V₁を導く基準電圧導体９４に結合されている。

トランジスタ７０とバイアス・トランジスタ７
６の第１のエミツタ７４とは、このラツチ回路だ
取得モードで作動されている間節点７８において
出力信号を生じるため、ラツチ回路の入力部分を
形成している。フイードバツク・トランジスタ８
８のエミツタ９０とバイアス・トランジスタ７６
の第２のエミツタ９２とは、ラツチ回路がその取
得モードからラツチ・モードに切換えられた後、
節点７８に生じている出力信号の状態を保持する
ための本ラツチ回路のフイードバツク部分を形成
している。当業者には判るように、ダブル・エミ
ツタ型のバイアス・トランジスタ７６は、共通の
コレクタおよび共通のベースを有する２つの個別
のシングル・エミツタ型トランジスタと置換する
ことができる。いずれの場合でも、ダブル・エミ
ツタ型トランジスタまたは２個のシングル・エミ
ツタ型トランジスタをバイアス・トランジスタ手
段と呼ぶことができる。

再び第３図において、２段型ラツチ回路の第１
段をその取得モードとラツチ・モード間で切換え
るため、トランジスタ９６と９８を含む電流操作
用のエミツタ結合型スイツチが設けられている。
トランジスタ９６のコレクタはトランジスタ７０
のエミツタおよびバイアス・トランジスタ７６の
エミツタ７４と結合されている。トランジスタ９
８のコレクタは、バイアス・トランジスタ７６の
エミツタ９２およびフイードバツク・トランジス
タ８８のエミツタ９０と結合されている。トラン
ジスタ９６と９８のエミツタ端子は各々、電流源
トランジスタ１００のコレクタと結合されてい
る。トランジスタ１００のエミツタ端子は、抵抗
１０２により電源端子６０と結合されている。ト
ランジスタ１００のベース端子は、バイアス回路
が発生する調整式V_R電圧を通す基準電圧導体１
０４と結合されている。以下において更に詳細に
述べるように、この基準電圧V_Rは、トランジス
タ１００のコレクタが通す電流を温度と略々比例
させるように調整されるのである。

トランジスタ９８のベース端子は、ラツチ回路
のこの第１段をその取得モードとラツチ・モード
間で切換えるのに使用するクロツク信号を受取る
ため、導体１０６と結合されている。例えば、も
しデータ入力端子５６が第１図の入力端子１５と
対応するならば、導体１０６は第１図に示された
クロツク信号の導体３０と対応する。トランジス
タ９６のベース端子は、バイアス回路が発生する
基準電圧V₂を通す基準電圧導体１０８と結合さ
れている。導体１０６の電圧が基準電圧V₂より
有意に高い時、トランジスタ９８は電流源トラン
ジスタ１００により与えられる電流をエミツタ９
０と９２に通し、これによりラツチ回路の第１段
をラツチ・モードに保持する。反対に、導体１０
６における電圧が基準電圧V₂よりも有意に低い
時は、ラツチ回路の第１段を取得モードで作動さ
せるため、トランジスタ９６は電流源トランジス
タ１００により与えられる電流をエミツタ７４お
よびトランジスタ７０のエミツタに対して導通さ
せるのである。

第３図はまた、ORゲート３４，３６および３
８（第１図）が各々導体１０６にクロツク信号を
与えるように形成することができる方法を示して
いる。入力端子１１０は第１図に示された制御信
号，およびのいずれかを一般的に示す
制御信号_Xを受取る。制御端子１１０はPNPト
ランジスタ１１２のベースと結合され、そのコレ
クタは最も負の電源導体６０′と結合され、その
エミツタ端子は節点１１４と結合されている。抵
抗器１１６は、節点１１４と、基準電圧V₁′を導
く基準電圧導体１１８との間に結合される。以下
において更に詳細に説明するように、基準電圧
V₁′は導体９４が導く基準電圧V₁と略々等しい。
節点１１４はまたエミツタ・フオロワ・トランジ
スタ１２０のベース端子と結合され、そのコレク
タ端子は最も正の電源導体７２と結合されてい
る。トランジスタ１２０のエミツタ端子は節点１
２２において導体１０６と結合されている。抵抗
器１２４は節点１２２と電源導体６０′の間に存
在する。

同様に、入力端子１２６は、PNPトラ
ンジスタ１２８のベース端子と結合され、そのコ
レクタ端子は電源導体６０′と結合されている。
トランジスタ１２８のエミツタ端子は節点１３０
と結合され、抵抗器１３２は節点１３０とV₁′導
体１１８との間に存在する。ダブル・エミツタ・
フオロワ・トランジスタ１３４はそのベース端子
が節点１３０と結合され、そのコレクタ端子が電
源導体７２と結合されている。トランジスタ１３
４の第１のエミツタ端子１３６は節点１２２と結
合されている。

エミツタ１３６とトランジスタ１２０のエミツ
タ間の接続は、第１図の論理状態３４，３６およ
び３８の各々により記号的に表わしたＯ論理機能
を有効に提供するものである。_X端子１１０が
基準電圧V₁′よりも有意に低い電圧により駆動さ
れるものとすると、節点１１４は端子１１０から
１ベース−エミツタ接合電圧内に引張られる。も
し端子１２６もまた基準電圧V₁′よりも
有意に低い電圧により駆動されるならば、節点１
３０は端子１２６から１ベース−エミツタ接合電
圧内に引張られることになる。この場合、フオロ
ワ・トランジスタ１２０と１３４は節点１２２に
おいてローのレベル（即ち、論理値「０」の状
態）を確保する。トランジスタ９８はこれにより
非導通状態に保持され、２段型ラツチ回路の第１
段はその取得モードで作動させられる。一方、
N_X端子１１０または端子１２６が基準電
圧V₁′またはこれより高い電圧で駆動される場合
には、節点１１４または節点１３０はそれぞれ基
準電圧V₁′と略々等しい電圧をとり、節点１２２
には、これにより基準電圧V₁′より１ベース−エ
ミツタ接合電圧だけ低い電圧が確保される。以下
において更に詳細に示すように、電圧V₁′は、基
準電圧V₂より１ベース−エミツタ接合の電圧以
上の電圧である。従つて、_X端子１１０または
WRITE端子１２６は基準電圧V₁′またはこれよ
り高い電圧となる時、節点１２２における電圧は
基準電圧V₂よりもより正となつて、トランジス
タ９８が電流をラツチの第１段のフイードバツク
部分に対して伝達することができるようにするの
である。

第３図はまた、第１図に示した12ビツトの第２
段のラツチ４８の１つのビツトを形成する回路を
示している。この第２段のラツチ回路は、ラツチ
回路の第１段に関して前に述べたものと類似の方
法で作動する。このラツチ回路の第２段は、それ
ぞれラツチ回路の第１段のバイアス・トランジス
タ７６と類似する第１と第２のエミツタ１４０と
１４２を有するダブル・エミツタ型バイアス・ト
ランジスタ１３８を有している。このバイアス・
トランジスタ１３８のコレクタは節点１４４と結
合されている。負荷抵抗器１４６は、節点１４４
を負荷トランジスタ１４８のエミツタ端子に結合
する。負荷トランジスタ１４８のベース端子は
V_C導体８６と結合されている。負荷トランジス
タ１４８のコレクタは節点１５０および出力端子
１５２（V₀）に結合されている。節点１５０は、
第２の負荷抵抗器１５４によつて電源導体７２に
結合されている。

本ラツチ回路の第１段に関して前に述べたフイ
ードバツク・トランジスタ８８は、直列ゲート構
造の下位レベル内にある基準トランジスタ１５８
のコレクタ端子と、バイアス・トランジスタ１３
８のエミツタ端子１４０とに対して結合された第
２のエミツタ１５６を含んでいる。フイードバツ
ク・トランジスタ８８、特にエミツタ端子１５６
は、ラツチ回路の第１段にある入力トランジスタ
７０の機能を有効に複製し、出力端子８０に対し
て与えられた出力信号は２段型ラツチ回路の第２
段に対する入力として作用する。

バイアス・トランジスタ１３８のエミツタ端子
１４２は、直列ゲート構造の下位レベル内にある
電流スイツチング・トランジスタ１６２のコレク
タ端子と、フイードバツク・トランジスタ１６０
のエミツタ端子とに対して結合されている。電流
がトランジスタ１５８からのトランジスタ１６２
に対して切換えられる時節点１４４において生じ
た信号の状態をラツチするため、節点１４４をフ
イードバツク・トランジスタ１６０のベース端子
に結合することにより、フイードバツク経路が確
保される。節点１４４はまた、ラツチ回路の第２
段により得られたデータおよび（または）ラツチ
されたデータと対応する出力信号を提供するた
め、出力端子１６４（Z₂）に結合される。フイー
ドバツク・トランジスタ１６０のコレクタは電源
導体７２に結合されている。

次に、第３図に示したラツチ回路の第２段の下
位レベル内にある電流スイツチについて述べれ
ば、トランジスタ１５８と１６２のエミツタ端子
は共に電流源トランジスタ１６６のコレクタと結
合されている。トランジスタ１６６のエミツタ端
子は抵抗器１６８によつて電源導体６０と結合さ
れる。電流源トランジスタ１６６のベース端子
は、このトランジスタ１６６のコレクタにより与
えられる電流を温度と略々比例するよう保持する
ため調整式V_R導体１０４と結合されている。ト
ランジスタ１６２のベース端子は、第１図に示さ
れた導体５４により導かれるクロツク信号と対応
するクロツク信号を受取るため、導体１７０と結
合されている。トランジスタ１５８のベース端子
は、そのクロツク信号が対比されるバイアス回路
からの基準電圧を受取るため、V₂導体１０８と
結合されている。

ここで第１図を参照すれば判るように、導体５
４により本ラツチ回路の第２段に導かれるクロツ
ク信号は、および信号のOR関数
である。再び第３図において、このようなOR関
数は節点１７２において形成される。節点１７２
はフオロワ・トランジスタ１３４の第２のエミツ
タ端子１７４と、別のフオロワ・トランジスタ１
７６のエミツタと結合され、また抵抗器１７８を
介して電源導体６０′と結合されている。フオロ
ワ・トランジスタ１７６のコレクタは、最も正の
電源導体７２と結合され、そのベース端子は節点
１８０と結合されている。節点１８０はPNPト
ランジスタ１８２のエミツタと結合され、更に抵
抗器１８４を介してV₁′導体１１８と結合されて
いる。トランジスタ１８２のコレクタ端子は電源
導体６０′と結合されるが、そのベース端子は
CONV端子１８６と結合されている。

もし端子１２６または端子１８
６のいずれか一方がハイ・レベルにあるならば、
節点１３０または節点１８０のいずれかがそれぞ
れ基準電圧V₁′と略々等しい電圧を有し、導体１
７０はこれにより基準電圧V₂より高い電圧に確
立され、ラツチ回路の第２段ラツチ・モードをと
らせる。一方、もし端子１２６と
端子１８６が共にロー・レベルに保持されるなら
ば、導体１７０上に確立された電圧は基準電圧
V₂より低く、従つてラツチ回路の第２段は取得
モードにおいて作動させられるのである。

次に第４図に示したバイアス回路を参照する
と、第３図に関して既に説明したものと共通の電
源導体および基準電圧導体には、対応する参照番
号を付してある。前述の如く、基準電圧導体１０
４に確立された電圧V_Rは、ラツチ回路内の電流
源に温度と略々比例する電流を生じさせるよう
に、調整される。このため、点線のブロツク１８
８により示された電流源は、温度と略々比例する
調整式基準電流を確立するため、電源導体６０と
節点１９０との間に結合される。このような調整
式電流源を構成する方法は当技術においては周知
であつて、ある抵抗器の両端に差電圧を印加する
ことを実質的に含むものでありこれにおいて、そ
の差電圧が、ある固定された比に維持される各電
流密度を有する２つ以上の半導体接合のベース−
エミツタ接合電圧における差と対応する。例え
ば、このような１つの回路については、米国特許
第3930172号に開示されている。

節点１９０は、ダイオード接続されたPNP型
トランジスタ１９２のベースおよびコレクタ、な
らびにPNP型トランジスタ１９４のベース端子
に結合されている。トランジスタ１９２と１９４
のエミツタ端子は、それぞれ抵抗器１９６と１９
８を介して節点２００と結合されている。節点２
００は更に、PNP型トランジスタ２０２のベー
ス端子ならびにその第１のコレクタ端子２０４と
結合されている。トランジスタ２０２のエミツタ
端子は電源導体７２と結合されている。PNP型
トランジスタ１９２と１９４は同じ動作特性を有
するように同じ方法で形成された整合素子であ
る。同様に、抵抗器１９６と１９８もまた相互に
整合されている。従つて、トランジスタ１９４は
トランジスタ１９２内の電流を鏡映し、そして電
流源１８８が発生する温度に比例する電流と略々
同じコレクタ電流のソースとなる。トランジスタ
１９４のコレクタ端子は、トランジスタ２０６の
コレクタ端子およびフオロワ・トランジスタ２０
８のベース端子に対して結合されれいる。トラン
ジスタ２０８のコレクタ端子は電源導体７２と結
合され、そのエミツタ端子は抵抗器２１０を介し
てトランジスタ２０６のベース端子およびV_R導
体１０４と結合されている。トランジスタ２０６
のエミツタ端子は、抵抗器２１２を介して電源導
体６０と結合されている。トランジスタ２０８の
β値が比較的高いため、またこれが導くエミツタ
電流が比較的小さいため、トランジスタ２０８の
ベース端子を通る電流は、トランジスタ１９４の
コレクタ端子をソースとする電流に比して有意で
はない。従つて、トランジスタ１９４のコレクタ
をソースとする電流のほとんど全てがトランジス
タ２０６のコレクタを通るのである。トランジス
タ２０８は、トランジスタ２０６にそのコレクタ
端子に与えられる電流を導かせるに充分な電圧
で、V_R導体１０４をバイアスする。

更に第４図において、複数の電流源が、調整式
の温度に比例する電流を発生するため、V_R導体
１０４によりバイアスされる。トランジスタ２１
４，２１６，２１８，２２０および２２２の各々
は、そのベース端子がV_R導体１０４に結合され、
エミツタ端子が抵抗２２４，２２６，２２８，２
３０および２３２を介してそれぞれ電源導体６０
と結合されている。トランジスタ２１４〜２２２
は各々トランジスタ２０６と整合され、抵抗２２
４〜２３２は各々抵抗器２１２と整合される。従
つて、このような各電流源はトランジスタ２０６
のコレクタ端子が導くものと等しいコレクタ電流
を引き出し、この電流は温度と比例するのであ
る。第３図について簡単に見れば、電流源トラン
ジスタ１００と１６６もまたトランジスタ２０６
と整合され、抵抗１０２と１６８もまた抵抗２１
２と整合され、このため、電流源トランジスタ１
００と１６６のコレクタ端子により引き出される
電流もまた、温度と比例する調整式電流であり、
大きさにおいて電流源１８８により生じるものと
等しくなる。

再び第４図を参照し、基準電圧V_C、V₁および
V₂を生成する方法について以下に説明する。ト
ランジスタ２０２は、その第２のコレクタ端子２
３４が節点２３６およびエミツタ・フオロワ・ト
ランジスタ２３８のベース端子と結合され、この
トランジスタ２３８のコレクタ端子は電源導体７
２と結合されている。節点２３６もまた、点線２
４０により示された回路網によつて電源導体６０
と結合されている。以下において更に詳細に説明
するように、回路網２４０は節点２３６に確立さ
れた公称電圧、ならびにその温度追跡特性を決定
する。フオロワ・トランジスタ２３８は、節点２
４４およびV_C導体８６に対して結合された第１
のエミツタ端子２４２を有する。節点２４８は電
流源トランジスタ２１４のコレクタ端子と結合さ
れている。以下において更に詳細に説明する導電
経路もまた、節点２４４と電流源トランジスタ２
１６のコレクタ端子との間に設けられている。従
つて、エミツタ端子２４２および２４６は順方向
にバイアスされ、そしてV_C導体８６およびV_C′導
体６８において生じる電圧は各々、節点２３６の
電圧より１ベース−エミツタ接合電圧成分だけ低
くなる。ここで第３図について簡単に触れると、
V_C′導体６８は抵抗器６６、抵抗器６２およびト
ランジスタ５８により形成された入力バツツフア
回路網に対する電流のソースであり、この電流
は、入力端子５６で受取るデータ入力信号の状態
に略々依存して変化する。これとは対照的に、
V_C導体８６から引き出される電流のみが、負荷
トランジスタ８４および１４８により引き出され
る比比較的小さなベース電流である。従つて、
V_C導体８６およびV_C′導導体６８に確立された電
圧は略々等しいが、導体６８内の有意の電流トラ
ンジエントは、導体８６から隔離されている。

第３図について簡単に見れば、導体９４により
伝達される基準電圧V₁は、直列ゲート式ラツチ
構造の上位レベル内のスイツチング閾値を確立す
るものである。再び第４図において、V₁導体９
４が電流源トランジスタ２０２のコレクタおよび
フオロワ・トランジスタ２５０の第１のエミツタ
２４９に結合され、このトランジスタのコレクタ
端子は電源導体７２と結合されている。トランジ
スタ２５０のベース端子はダイオード接続のトラ
ンジスタ２５２のベース端子とコレクタ端子とに
結合され、また抵抗器２５４を介して節点２４４
と結合されている。トランジスタ２５２のエミツ
タ端子は抵抗器２５６を介して節点２５８に結合
され、この節点は更に電流源トランジスタ２１６
のコレクタ端子ならびにフオロワ・トランジスタ
２６０のベース端子に結合されている。トランジ
スタ２６０のコレクタ端子は電源導体７２と結合
され、そのエミツタ端子は電流源トランジスタ２
２２のコレクタ端子ならびにV₂基準電圧導体１
０８と結合されている。トランジスタ２５０の第
２のエミツタ２６２は電流源トランジスタ２１８
のコレクタ端子およびV₁′導体１１８と結合され
ている。

同じく第４図において、フオロワ・トランジス
タ２５０と２６０により引張られるベース電流
は、電流源トランジスタ２１６のコレクタ端子に
より引張られる電流に比してそれ程重要ではな
い。従つて、抵抗器２５４が通す電流は、トラン
ジスタ２１６をソースとする温度と比例する電流
と略々等しい。本発明の望ましい実施例において
は、抵抗器２５４の大きさは、第３図に示したラ
ツチ回路の第１段および第２における負荷抵抗器
８２と１４６の大きさの半分である。従つて、こ
のバイアス回路内の抵抗器２５４の両端に生じる
電圧降下は、それぞれ電流源トランジスタ１００
と１６６によつて生じる電流のため、負荷抵抗器
８２と１４６の両端における電圧降下の半分とな
る。導体９４上に生じた電圧V₁は、V_C導体８６
の電圧から、抵抗器２５５の両端の電圧降下およ
びフオロワ・トランジスタ２５０のエミツタ２４
９と関連するベース−エミツタ接合の電圧降下を
差引いたものに等しい。同様に、導体１１８を生
じたV₁′電圧は、V_C電圧から抵抗器２５４の両端
の電圧降下およびトランジスタ２５０のエミツタ
２６２と関連するエミツタ−ベース接合の電圧降
下を差引いたものである。

再び第３図において、出力端子８０に確立され
る電圧はハイのレベルとローのレベル間で切換わ
る。出力端子８０のそのハイ・レベルの電圧は、
V_C導体８６の電圧V_Cから、負荷トランジスタ８
４のエミツタ−ベース接合電圧、およびフイード
バツク・トランジスタ８８により引張られるベー
ス電流による負荷抵抗器８２の両端における小さ
な電圧降下を差引いたものに等しい。出力端子８
０に確立されるそのロー・レベルの電圧は、基準
電圧V_Cから、トランジスタ８４のエミツタ−ベ
ース接合点電圧、および電流源トランジスタ１０
０のコレクタ端子がソースとなる温度に比例する
電流による抵抗器８２の両端の電圧降下を差引い
たものに等しい。従つて、出力信号と関連する電
圧のスイング、即ちハイ・レベルの出力電圧とロ
ー・レベルの出力電圧との間の差が、電流源トラ
ンジスタ１００により与えられるゲート電流に抵
抗器８２の抵抗値を掛け、負荷トランジスタ８４
が通す電流における変化のためにこのトランジス
タのエミツタ−ベース接合電圧における差を加え
たものである。この出力電圧スイングの中間点
は、基準電圧V_Cから、負荷トランジスタ８４と
関連する平均エミツタ−ベース接合電圧、および
抵抗器８２の抵抗値を掛けた調整式ゲート電流の
半分、を差引いたものに等しい。抵抗器２５４
（第４図参照）と関連する電圧降下は、その調整
式ゲート電流による抵抗器８２の両端の電圧降下
の半分であるため、バイアス電圧V₁は、略々、
出力電圧スイングの中間点の付近である。更に、
抵抗器２５４（第４図）における電流およびラツ
チ内のその調整式ゲート電流の大きさが常に同じ
であるため、バイアス電圧V₁は温度の変化の如
何に拘らず出力電圧スイングの中間点に略々維持
される。

当業者には知られているように、最小でもある
程度のノイズ・イミユニテイを維持するため、エ
ミツタ結合型電流スイツチは、ONに切換えられ
るトランジスタのエミツタとOFFに切り換えら
れるトランジスタのエミツタにおける電流の少な
くともある最小の予め定めた比率を維持すること
ができるものでなければならない。このような電
流の比率は、I_ON／I_OFFとして表わすことができ
る。各電流がこの比率に保持される時、ONトラ
ンジスタとOFFトランジスタのベース−エミツ
タ電圧は下式として表わすことができる。即ち、 V_BE（ON）＝kT〔ln（I_ON／I_O)）〕 V_BE（OFF）＝kT／ｑ〔ln（I_OFF／I_O）〕但し、ｋはボルツマン定数、Ｔは温度、ｑは電
子の電荷量、I_Oはエミツタ−ベース接合と関連す
る静止少数キヤリア電流である。従つて、ON電
流対OFF電流の所要の比率の維持に必要なONお
よびOFFトランジスタのベース−エミツタ接合
電圧における差は下式の如く表わすことができ
る。即ち、 △Ｖ△V_BE（ON）−V_BE（OFF）＝kT／ｑ〔ln（I_ON／I_O）−ln（I_OFF／I_O）〕＝kT／ｑ〔ln（I_ON／I_OFF）〕従つて、エミツタ結合型トランジスタ対の両ベ
ース端子に与えられる電圧間の差が温度に比例す
る限り、OFF電流に対するON電流のある所与の
比率は、温度における変動の如何に拘らず維持す
るこができるのである。

再び第３図において、出力端子８０に生じる出
力電圧スイングの大きさが温度と略々比例するた
め、また基準電圧V₁は出力電圧スイングの略々
中間点に維持されるため、フイードバツク・トラ
ンジスタ８８のベース端子とバイアス・トランジ
スタ７６のベース端子とに与えられる電圧の差も
また、温度に比例することになる。従つて、トラ
ンジスタ８８のエミツタ９０とトランジスタ７６
のエミツタ９２の間における如きON電圧とOFF
電圧の比率は、温度の変動に拘らず略々一定とな
る。このため、出力ターミナル８０に関連する公
称出力電圧スイングは、従来技術のラツチ回路に
比較して小さく（例えば、300乃至400ミリボル
ト）なるように選択することができるのである。

この公称出力電圧スイングの大きさが減少する
と、いくつかの理由からラツチ回路の高速動作が
容易になる。第１に、ハイ出力レベルとロー出力
レベルとの間の遷移の大きさが減少し、ラツチ回
路を迅速にハイ出力レベルとロー出力レベルとの
間で切換えることが可能になる。大２に、出力電
圧スイングにおける減少と対応して、バイアス・
トランジスタ７６の順方向バイアスされたベース
−コレクタ接合が飽和動作モードに入るよう充分
に順方向にバイアスされる、という可能性が低下
する。

出力端子８０に確立されるバイアス電圧V₁と
ハイおよびローの出力レベルとの間の電圧差の前
述の分析においては、負荷トランジスタ８４に関
連したエミツタ−ベース接合電圧の変化を無視し
ている。実際には、このエミツタ−ベース接合電
圧の変化は、妥当な高さのβ値をとるとしたと
き、公称温度では100ミリボルトより充分に高く
なる。負荷トランジスタのエミツタ−ベース接合
電圧における前述の変化は、、バイアス・レベル
V₁を出力電圧スイングの実際の中間点から僅か
に外れるようにスキユーさせる、という順向があ
る。本発明の望ましい実施例においては、このス
キユーは、バイアス・トランジスタ７６のエミツ
タ７４と９２のエミツタ領域を、トランジスタ７
０のエミツタおよびフイードバツク・トランジス
タ８８のエミツタ９０より大きくすることにより
補償される。同様に、バイアス・トランジスタ１
３８のエミツタ領域１４０と１４２は、トランジ
スタ８８のエミツタ１５６とトランジスタ１６０
のエミツタよりも大きく形成されるのである。

上記バイアス・トランジスタと関連するこの増
加したエミツタ面積が如何にして負荷トランジス
タのエミツタ−ベース電圧の変化により生じるス
キユー効果を補償しようとするか、についての例
示として、バイアス・トランジスタ７６のエミツ
タ９２がフイードバツク・トランジスタ８８のエ
ミツタ９０のエミツタ面積の２倍であると仮定す
る。また、その関連するエミツタ−ベース接合の
温度が室温（即ち、300〓）であると仮定する。
最後に、エミツタ結合型スイツチにおけるOFF
電流に対するON電流の最小比率が100：１と仮
定しよう。

最初に、バイアス・トランジスタがONであり
フイードバツク・トランジスタがOFFである場
合において、バイアス電圧V₁と出力端子８０に
確立されたロー出力レベルとの間の所要の電位差
は、 △Ｖ＝kT／ｑ〔ln（J_BIAS／J_FB）〕で表わされる。但し、J_BIASはバイアス・トランジ
スタ内の電流密度と対応し、J_BFはフイードバツ
ク・トランジスタ内の電流密度と対応する。前記
バイアス・トランジスタ内電流密度は、ある量の
電流に対し、フイードバツク・トランジスタ内の
電流密度の半分であるため、上式は下記の如く書
き直すことができる。即ち、 △Ｖ＝kT／ｑ〔ln（１／2I_BIAS／I_FB） △Ｖについて解を求めると、 △Ｖ＝（26ミリボルト）ln〔（1/2）（100/1）〕＝102ミリボルト従つて、出力端子８０に確立される出力ロー・
レベルは、その所望の電流比率を維持するため
に、バイアス電圧V₁より102ミリボルト低ければ
よい。一方、フイードバツク・トランジスタ８８
がONであり７６がOFFであるとすると、出力端
子８０に確立される出力ハイ・レベルとV₁バイ
アス電圧との間の所要の電圧差は下式で表わされ
る。即ち、 △Ｖ＝kT／ｑ〔ln（J_FB／J_BIAS）〕＝kT／ｑ〔ln（I_FB／1/2I_BIAS）〕＝（26ミリボルト）ln〔(2)（100/1）〕＝138ミリボルト従つて、出力端子８０の出力ハイ・レベルは、
その所望の最小電流比率を維持するためには、バ
イアス電圧V₁よりも138ミリボルト正でなければ
ならない。対照的に、出力ロー・レベルとV₁バ
イアス電圧との間の所要の電圧差は、102ミリボ
ルトでしかなかつた。従つて、当業者には判るよ
うに、バイアス・トランジスタ７６のエミツタ領
域を入力トランジスタ７０のエミツタおよびフイ
ードバツク・トランジスタ８８のエミツタ９０よ
りも大きくすることにより、負荷トランジスタ８
４のエミツタ−ベース電圧の変動により生じる出
力レベルにおけるスキユーを、部分的に、あるい
は完全に補償することができる。更に、バイア
ス・トランジスタ７６と１３８のエミツタ領域の
サイズを増加させると、これら素子に関連した寄
生コレクタ抵抗が減ずる傾向にあり、これにより
それらトランジスタが高い温度において飽和状態
になる可能性が更に低減するのである。

再び第３図において、バイアス・トランジスタ
７６及び１３８のエミツタのサイズ、従つてその
素子全体のサイズを増加することの更に別の利点
は、ラツチ回路が、データ入力信号がローの時
に、取得モードからラツチ・モードへそのデータ
の状態を失わずに切換わることができるという能
力があることである。例えば、導体１０６（第３
図）が通すクロツク信号が、ラツチ回路の第１段
が取得モードをとることを許容するためロー・レ
ベルにあるものとし、またデータ入力信号がロ
ー・レベルにあるものとすると、節点７８にロー
出力レベルを確立するため、ゲート電流はトラン
ジスタ９６を流れ、バイアス・トランジスタ７６
のエミツタ７４を流れる。導体１０６が通すこの
クロツク信号がハイ・レベルに切換えられた時
に、トランジスタ９８はトランジスタ９６により
前に通されたそのゲート電流を通し、そしてバイ
アス・トランジスタ７６のエミツタ７４は、もは
や節点７８をロー・レベルに保持するため必要な
電流を通すことができない。その結果、少なくと
もバイアス・トランジスタ７６のエミツタ９２が
充分な量の電流を通して節点７８のロー・レベル
を補強するまでは、節点７８の電圧は一時的に正
の方向に移動することができる。

しかし、もし充分な量のキヤパシタンスがトラ
ンジスタ８８のエミツタ９０、バイアス・トラン
ジスタ７６のエミツタ９２およびトランジスタ９
８のコレクタに関係しているならば、トランジス
タ９８が通すコレクタ電流は最初、バイアス・ト
ランジスタ７６のエミツタ９２を導通状態にさせ
る前に、そのキヤパシタンスを放電させるのに消
費されることになる。この場合、節点７８の電圧
は、エミツタ９２が完全に導通状態になる前に、
バイアス電圧V₁付近にもしくはこれよりも高く
上昇することがあり、その結果、取得モード中、
節点７８に確立されたロー電圧レベルは失われる
ことがある。データの消失に関する上述の問題
は、公称出力電圧スイングの大きさが比較的小さ
く構成された時、更に大きな問題となる。しか
し、エミツタ７４と９２のエミツタ・サイズを増
した故にバイアス・トランジスタ７６の全体的な
素子サイズを増大させることにより、節点７８と
関連したキヤパシタンスは増し、これにより節点
７８の電圧が上昇する速度を遅くさせてある。

再び第３図において判るように、抵抗器１５４
は、電源導体７２と負荷トランジスタ１４８のコ
レクタとの間に結合して、節点１４４に生じかつ
フイードバツク・トランジスタ１６０と結合され
た出力信号から分離された端子１５２において、
出力信号を生成するようにしてある。負荷抵抗器
８２と１４６は、バイアス・トランジスタ７６と
１３８の飽和を避けるため、制限された公称スイ
ング量（例えば、300ミリボルト）を生じるよう
に選択されているが、抵抗器１５４は、800ミリ
ボルト以上の大きさの出力電圧スイングを生じる
ように選択することができる。このように、出力
ターミナル１５２に生成される出力信号は、他の
タイプのスイツチング回路を有利に駆動するため
に比較的大きいものとすることができる。

再び第３図において、導体１１８により通され
る基準電圧V₁′が、導体９４により通される基準
電圧V₁と略々等しいことが想起されよう。抵抗
器１１６と抵抗器１３２をV₁′導体１１８に終端
させることにより、節点１２２の最も正の電圧
が、基準電圧V₁′より１エミツタ−ベース接合電
圧分だけ低くなるように限定される。これに対応
して、スイツチング・トランジスタ９８のコレク
タ端子に加えられる最も負の電圧は、基準電圧
V₁より１エミツタ−ベース接合電圧だけ低い。
従つて、トランジスタ９８のエミツタ−ベース接
合は、決して充分に順方向バイアスされた状態に
はならず、このためトランジスタ９８の飽和が阻
止される。同様な理由により、ラツチ回路の第２
段におけるトランジスタ１６２の飽和もまた阻止
されるものである。

トランジスタ９８のベース端子が受取るクロツ
ク信号の最も正（即ち、ハイ・レベル）の電圧
は、略々基準電圧V₁′より１エミツタ−ベース接
合電圧だけ低くなつている。バイアス電圧V₂は、
ハイ・レベルおよびロー・レベルのクロツク信号
を識別するため、そのようなハイ・レベルより数
百ミリボルト低くなければならない。第４図にお
いて、基準電圧V₂は、基準電圧V₁から抵抗器２
５６の両端の電圧降下および１エミツタ−ベース
接合電圧を差引いたものと略々等しい。従つて、
基準電圧V₂は、抵抗器２５６の両端の電圧降下
の程度だけハイ・レベルのクロツク信号より負と
なる。抵抗器２５６により通される電流は温度と
比例するため、バイアス電圧V₂とトランジスタ
９８のベース端子に与えられるハイ・レベルのク
ロツク信号との間の電圧差もまた、温度と比例し
て増加し、これによりトランジスタ９６のOFF
電流に対するトランジスタ９８のON電流の比率
は、その温度範囲にわたつて維持されることが保
証されるのである。

本発明の別の長所は、ラツチ回路の入力端子
が、TTL論理回路の如き他のロジツク・フアミ
リーにより生じる出力信号とコンパチリビリテイ
を有するようにすることが容易であることであ
る。基準電圧V_C、V₁およびV₂は、比率的広い範
囲の公称値内で確立することができる。更に、こ
のような基準電圧の温度係数もまた、広い範囲に
わたつて選択することができる。その結果、それ
ぞれ直列ゲート式構造の上位レベルと下位レベル
内のデータ入力信号およびクロツク信号に対する
スイツチング閾値電圧レベルを、容易に入力信号
スイングの中心内に設定することができるのであ
る。特に、第４図の回路網２４０の選定により、
V₁およびV₂バイアス電圧のレベルを、Dn入力端
子５６、および_X端子１１０、端子２６
および端子１８６と関連するスイツチン
グ閾値をTTL電圧スイツチング領域の中心にそ
れぞれ近づけるように、設定することができる。
更に、基準電圧V₁およびV₂の温度係数は、ラツ
チ回路の入力を広い温度範囲にわたつてTTLコ
ンパチビリテイを持たせるように構成することが
できる。

第４図において、回路網２４０内に示した特定
の構成要素は、種々のデータ入力端子およびクロ
ツク信号入力端子をTTL回路に対してインター
フエースするのに適することが判つた。第４図に
示してあるように、回路網２４０は、節点２３６
と節点２６８の間に接続された３つの直列のダイ
オード接続のトランジスタ２６２，２６４，２６
６のチエーンを含んでいる。節点２６８はまた、
トランジスタ２７０のコレクタ端子および抵抗器
２７２の第１の端部に接続され、そしてその抵抗
器の他端部はトランジスタ２７０のベース端子と
接続されている。トランジスタ２７０のエミツタ
端子は節点２７４と結合され、抵抗２７６は節点
２７４とトランジスタ２７０のベース端子とに結
合されている。当業者には判るように、トランジ
スタ２７０と抵抗器２７２と抵抗器２７６とが所
謂V_BE除算器として構成され、これにおいては、
抵抗器２７２の両端の電圧降下は、抵抗器２７６
に対する抵抗２７２の比率を、トランジスタ２７
０のエミツタ−ベース接合電圧に掛けたものと等
しくなる。節点２７４は、抵抗器２７８により電
源導体２６０に接続されている。

TTL論理信号に対するラツチ回路の入力端子
のコンパチビリテイを容易化するため、回路網２
４０における素子の値をどのように選択するかに
ついての一例として、以下のような仮定を行う。
即ち、トランジスタ２０２のコレクタ２３４と関
連するコレクタ領域は、コレクタ端子２３４がソ
ースとなる電流を調整式電流源１８８により引張
られる電流（）と等しくさせるためには、コレ
クタ２０４の領域の半分である、と仮定する。ト
ランジスタ２３８のベース端子が節点２３６から
少量の電流しか引出さないため、回路網２４０が
通す電流は電流Ｉと略々等しい。このため、回路
網２４０が通す電流は、電流源トランジスタ２１
６のコレクタ端子により与えられる電流Ｉと等し
い。また、トランジスタ２６２，２６４，２６
６，２７０，２３８，２５２、および２６０が全
てある電流および温度において等しいエミツタ−
ベース接合電圧（V_BE）を有する整合された素子
であるものと仮定する。更に、抵抗器２５４がラ
ツチ回路内の負荷抵抗器８２と１４６（第３図参
照）の大きさの半分の大きさを有し、また抵抗器
２５６が負荷抵抗器８２と１４６の大きさの半分
の大きさを有する、と仮定する。以上の仮定によ
り、導体６０が伝える電源電圧に対する基準電圧
V₂について、下記の如き関係式を書くとができ
る。即ち、 V₂＝Ｉ・R278＋V_BE(270)・〔１＋R272／R276〕＋V_BE(266)＋V_RE(264)＋V_BE(262) −V_BE(238)−Ｉ・R254−V_BE(252) −Ｉ・R256−V_BE(260) 上記の仮定に従つて上式を簡単にすると、下記
の如くになる。即ち、 V₂＝Ｉ・R278＋V_BE・〔１＋R272／R276〕−Ｉ・
R_L・（1.5）但し、R_Lは負荷抵抗器８２と１４６の値を示
す。もし抵抗器２７８の大きさが下式の如く表わ
されるならば、 R278＝（ｋ＋1.5）R_L また、もし定数ｎが量（１＋R272／R276）を
表わすものとすれば、V₂の式は下記の如く書き
直すことができる。即ち、 V₂＝ｋ（Ｉ・R_L＋ｎ（V_BE）温度に渡る電圧V₂の追跡速度は、従つて下記
の如く表わすことができる。即ち、 △V₂／△Ｔ＝ｋ〔△（Ｉ・R_L）／△Ｔ〕＋ｎ〔△
V_BE／△Ｔ〕ｋおよびｎの特定の値について上式を解くた
め、更に公称V_BEが700ミリボルトであり、また
V_BEの温度係数が１℃当り−２ミリボルトである
ものとする。また更に、Ｉ・R_Lの公称値は300ミ
リボルト（公称出力電圧スイング）とし、量Ｉ・
R_Lの温度係数は１℃当り＋１ミリボルトとする。
値ｎ＝1.192およびｋ＝2.385を代入すれば、その
結果、V₂の電圧は最も負の電源電圧より1.55ボル
ト高く、またV₂の温度係数は略々零となる。対
応するV₁のバイアス・レベルは、公称では、最
も負の電源電圧より2.55ボルト高くなる。値V₁お
よびV₂に対するこれら電圧は、最も負の電源電
圧を基準とするハイ・レベルおよびロー・レベル
のTTL入力信号を識別するためには適当であり、
そしてこれと関連する小さな温度係数は、これら
が温度に渡つて有意に変動しないことを保証す
る。更に、その結果の電圧V₂は、ラツチ回路内
の電流源トランジスタ１００と１６６（第３図参
照）の飽和を避けるため、最も負の電源電圧より
充分高くなつている。

次に第５図においては、第３図に関して説明し
たタイプのラツチ回路を示してあるが、ただし、
第３図の回路と異なつている点は、高フアンアウ
ト能力を与えることにより同じタイプのロジツ
ク・フアミリーの他の複数のゲートを駆動する点
である。第５図に示した導体および素子の構成要
素の内、第３図に示したラツチ回路の第１段に関
して前に記述したものと対応するものについて
は、対応する参照番号を付してある。

第５図に示してあるように、ラツチ回路のこの
高フアンアウト実施例は、負荷トランジスタ８４
を排除し、負荷トランジスタ８２を節点７８と
V_C導体８６の間に直接接合してある。更に、フ
オロワ・トランジスタ２８０を、節点７８とフイ
ードバツク・トランジスタ８８のベース端子との
間のフイードバツク経路内に挿置してある。トラ
ンジスタ２８０は、そのベース端子が節点７８と
結合され、そのコレクタ端子が電源導体７２に対
し、またそのエミツタ端子が節点２８２と結合さ
れ、そしてその節点２８２は更にフイードバツ
ク・トランジスタ８８のベース端子および出力端
子８０に結合されている。節点２８２はまた電流
源ランジスタ２８４のコクタ端子と結合され、そ
してこのトランジスタのベース端子はV_R導体１
０４と結合され、またそのエミツタ端子は抵抗器
２８６を介して電源導体６０と結合されている。
フオロワ・トランジスタ２８０は、節点７８に確
立された電圧を、フイードバツク経路内で１エミ
ツタ−ベース接合電圧だけより負にシフトさせる
よう作用し、そして出力端子８０に出力信号の低
インピーダンス源を確立する。電流源トランジス
タ２８４は、フオロワ・トランジスタ２８０が導
通状態に維持するため駆動電流を提供する。

第５図に示した基準電圧V_C、V₁およびV₂は、
第３図に示したラツチ回路内におけると同じ相互
関係を有している。更に、トランジスタ１００の
コレクタ端子をソースとする温度比例ゲート電流
により負荷抵抗器８２の両端に生じる電圧降下
は、再び略々300ミリボルトとなる。加えて、第
５図に示した高フアンアウトのラツチ回路に対す
る負荷は、エミツタ−ベース接合を含まないた
め、このエミツタ−ベース接合電圧の変化による
前述のオフセツトはもはや存在しない。従つて、
バイアス・トランジスタ７６のエミツタ７４とエ
ミツタ９２は、トランジスタ７０のエミツタおよ
びフイードバツク・トランジスタ８８のエミツタ
９０と同じサイズとすることができる。

第３図に関して説明したラツチ回路の場合にお
けるように、第５図に示したゲート内の温度比例
電流は、負荷抵抗器８２の両端に生じる電圧スイ
ングが温度と比例して増加することを保証し、ま
た前に説明したバイアス回路は、バイアス電圧
V₁が出力端子８０に生じる出力電圧スイングの
中間点に維持されることを保証する。このため、
バイアス・トランジスタ７６およびフイードバツ
ク・トランジスタ８８のベース端子間に確立され
る電圧差は、温度と比例して増加して、これによ
り、トランジスタ７６と８８におけるOFF電流
に対するON電流の所望の比が温度の全範囲にわ
たつて維持されることを保証する。

再び第５図において、本発明の別の実施例を示
してあるが、これにおいては電流操作トランジス
タ９６と９８が、シングルエンデツドではなく差
動式に駆動されるようになつている。この別の実
施例においては、トランジスタ９６のベース端子
が、第５図の点線に示すように、バイアス電圧
V₂に対してではなく、端子１０６に与えられる
CLOCK信号の相補関係にある信号を受
取るため、端子１０６′と結合されている。

ここで当業者には、以上において、比較的少数
の構成要素を使用しながら、高速度のモノリシツ
ク型のデイジタル／アナログ・コンバータを製造
するのに使用する処理方法とコンパチブルであ
る、改善した高速ラツチ回路について記述してき
たことが判るであろう。ラツチ回路のフイードバ
ツク部分において比較的小さな電圧スイングを用
いることができることは、高温での飽和によるス
イツチング速度の低下の可能性を著しく減少させ
るものである。この減少した電圧スイングもま
た、公称温度におけるより早いスイツチング時間
をもたらす結果となる。しかも、温度変化に対す
るこれまで述べたラツチ回路の特性により、充分
なON電流対OFF電流の比を各々のエミツタ結合
型トランジスタ・スイツチ内で保持して充分なノ
イズ・イミユニテイを提供する、ということが保
証される。単に追加の負荷抵抗器を負荷トランジ
スタのコレクタ内に挿入するだけで大きさを増し
た出力信号スイングを提供することができるた
め、ラツチ回路は、それ自体内の飽和の危険を招
くことなく、他のタイプのスイツチング回路をう
まく駆動することが可能になる。更に、スイツチ
ング閾値レベルに対する電圧レベルおよび対応す
る温度係数を広い範囲に渡つて選択することがで
きることにより、上述のラツチ回路の入力端子
は、広い範囲のロジツク・ゲートと直接インタフ
エースすることが可能となる。本発明については
その望ましい実施例に関して記述したが、本文の
記述は例示の目的のために過ぎず、本発明の範囲
を限定するものと解釈すべきものではない。当業
者によれば、頭書の特許請求の範囲に規定した本
発明の精神および範囲から逸脱することなく種々
の変更が可能である。

【図面の簡単な説明】

第１図は12の入力データ・ビツトが４ビツトの
グループに個々にラツチすることができる２段12
ビツト・データ・ラツチを示すブロツク図。第２
図は第１図内に示されたラツチ回路に対する入力
データ信号、クロツク信号およびラツチ出力信号
と対応する波形を示すタイミング図。第３図は第
１図内に示された回路の１ビツトのスライスと対
応するエミツタ結合／直列ゲート型ラツチ回路を
示す回路図。第４図は第３図に示されたラツチ回
路により使用される種々の基準電圧を生成するた
め使用されるバイアス回路を示す回路図。第５図
は第３図に示されたラツチ回路の１つの段の高フ
アンアウト実施例を示す回路図である。１０，１２，１４……ラツチ、１５〜２６……
入力端子、３０，３１，３２……導体、３４，３
６，３８……ORゲート、４０……端子、
４４……端子、４５……端子、４６……
NC端子、４８……ラツチ、５０……ORゲート、
５２……端子、５４……導体、５６……
データ入力端子、６０，６０′……電源導体、６
８……V_C′導体、７０……入力トランジスタ、７
２……最も正の電源導体、７６……バイアス・ト
ランジスタ、８０……出力端子、８４……負荷ト
ランジスタ、８６……V_C導体、８８……フイー
ドバツク・トランジスタ、９４……V₁導体、１
１０……入力端子、１１８……V₁′導体、１２０
……エミツタ・フオロワ・トランジスタ、１２６
……入力端子、１３４……ダブル・エミツ
タ・フオロワ・トランジスタ、１３８……ダブ
ル・エミツタ型バイアス・トランジスタ、１４６
……負荷抵抗器、１４８……負荷トランジスタ、
１５２……出力端子、１５４……負荷抵抗器、１
５８……基準トランジスタ、１６０……フイード
バツク・トランジスタ、１６２……電流スイツチ
ング・トランジスタ、１６４……出力端子、１６
６……電流源トランジスタ、１７６……フオロ
ワ・トランジスタ、１８６……端子、１
８８……電流源ブロツク、２３８……フオロワ・
トランジスタ、２４０……回路網、２５０……フ
オロワ・トランジスタ。

Claims

【特許請求の範囲】１２進数データ信号を受取り、この受取つた２
進数データ信号を選択的に記憶するためのラツチ
回路であつて、 (a) 少なくともコレクタ端子と、ベース端子と、
第１と第２のエミツタ端子を有するバイアス・
トランジスタ手段と、 (b) 第１の電源電圧を通す第１の電源導体と、 (c) エミツタ端子と、ベース端子と、コレクタ端
子を有する入力トランジスタであつて、該入力
トランジスタのコレクタ端子は前記第１の電源
導体と結合され、前記入力トランジスタのエミ
ツタ端子は前記バイアス・トランジスタ手段の
第１のエミツタ端子と結合された、前記の入力
トランジスタと、 (d) 前記２進数データ信号を前記入力トランジス
タのベース端子に与える入力手段と、 (e) エミツタ端子と、ベース端子と、コレクタ端
子を有するフイードバツク・トランジスタであ
つて、該フイードバツク・トランジスタのエミ
ツタ端子は前記バイアス・トランジスタ手段の
第２のエミツタ端子に結合され、前記フイード
バツク・トランジスタのベース端子は前記バイ
アス・トランジスタ手段のコレクタ端子に結合
され、前記フイードバツク・トランジスタのコ
レクタ端子は前記第１の電源導体に結合され
た、前記のフイードバツク・トランジスタと、 (f) 第２の電源電圧を通す第２の電源導体と、 (g) 前記第２の電源導体と結合されており、かつ
前記ラツチ回路の温度に実質的に比例する大き
さの調整式ゲート電流を与える出力端子を有す
るゲート電流源と、 (h) 第１と、第２と、第３の電流を導通する端子
を有する電流操作手段であつて、該第１と第２
の電流導通端子は前記バイアス・トランジスタ
手段の第１および第２のエミツタ端子とそれぞ
れ結合され、前記第３の電流導通端子は前記の
調整式ゲート電流を受取るため前記ゲート電流
源の出力端子と結合され、前記電流操作手段
は、制御信号を受取りかつこの制御信号に応答
して前記第１または第２の電流導通端子に前記
の調整式ゲート電流を選択的に通す制御手段、
を含んでいる、前記の電流操作手段と、 (i) 前記第１と第２の電源導体間に結合されてお
り、前記バイアス・トランジスタのベース端子
に第１の基準電圧を与えるための第１の基準端
子と、第２の基準電圧を与えるための第２の基
準端子と、を有したバイアス回路と、 (j) 前記バイアス回路の前記第２の基準端子と前
記バイアス・トランジスタ手段のコレクタ端子
との間に結合されて前記バイアス・トランジス
タ手段のコレクタ端子において第１の出力信号
を生成する第１の抵抗器を含む負荷手段であつ
て、該第１の抵抗器は、前記第１の出力信号に
温度と実質的に比例する関連の電圧信号スイン
グを含ませるため前記の調整式ゲート電流を選
択的に通す、前記の負荷手段と、を含むことを特徴とするラツチ回路。２前記負荷手段は半導体Ｐ−Ｎ接合を有し、ま
た前記第１の抵抗器と前記半導体Ｐ−Ｎ接合は、
前記バイアス・トランジスタ手段のコレクタ端子
において前記第１の出力信号を生成するため、前
記バイアス回路の前記第２の基準端子と前記バイ
アス・トランジスタ手段のコレクタ端子との間で
直列に結合されていること、を特徴とする特許請
求の範囲第１項記載のラツチ回路。３前記バイアス・トランジスタ手段は前記第１
と第２のエミツタ端子にそれぞれ結合された第１
と第２のエミツタ領域を有し、また前記入力トラ
ンジスタと前記フイードバツク・トランジスタは
各々、その各々のエミツタ端子と結合されたエミ
ツタ領域を有し、前記バイアス・トランジスタ手
段の前記第１と第２のエミツタ領域は各々、前記
入力トランジスタと前記フイードバツク・トラン
ジスタのエミツタ領域の各々により形成された対
応するエミツタ−ベース接合領域よりも実質的に
大きなエミツタ−ベース接合領域を形成して、導
通状態と非導通状態との間で切換えられる前記バ
イアス・トランジスタ手段により生じる前記半導
体Ｐ−Ｎ接合の両端の電圧の変化を補償するこ
と、を特徴とする特許請求の範囲第２項記載のラ
ツチ回路。４前記負荷手段はエミツタ端子と、ベース端子
と、コレクタ端子を有する負荷トランジスタを含
み、該負荷トランジスタのエミツタ端子は前記第
１の抵抗器と結合され、前記負荷トランジスタの
ベース端子は前記バイアス回路の前記第２の基準
端子と結合され、前記第１の抵抗器と前記負荷ト
ランジスタのエミツタ−ベース接合は前記バイア
ス・トランジスタ手段のコレクタ端子と前記バイ
アス回路の前記第２の基準端子との間で直列に結
合され、前記負荷手段は更に前記負荷トランジス
タのコレクタ端子と前記第１の電源導体との間に
結合された第２の抵抗器を有し、該第２の抵抗器
は前記負荷トランジスタのコレクタにおいて第２
の出力信号を生成すること、を特徴とする特許請
求の範囲第１項記載のラツチ回路。５前記負荷手段内の前記第２の抵抗器は、前記
第２の出力信号と関連する信号スイングを前記第
１の出力信号と関連する信号スイングよりも大き
くさせるため、前記第１の抵抗器よりも大きいこ
と、を特徴とする特許請求の範囲第４項記載のラ
ツチ回路。６前記バイアス回路は前記第１の基準端子と前
記第２の基準端子との間に直列に結合されたバイ
アス抵抗器と半導体Ｐ−Ｎ接合を含み、前記バイ
アス回路もまた、調整式バイアス電流を前記バイ
アス回路の前記の直列結合された半導体Ｐ−Ｎ接
合とバイアス抵抗器とに流れさせるためバイアス
回路電流源を含み、前記の調整式バイアス電流は
前記ラツチ回路の温度と実質的に比例する大きさ
を有すること、を特徴とする特許請求の範囲第１
項記載のラツチ回路。７前記の調整式バイアス電流が前記の調整式ゲ
ート電流と等しく、前記バイアス抵抗器が前記負
荷手段内の前記第１の抵抗器の略々半分の大きさ
を有すること、を特徴とする特許請求の範囲第６
項記載のラツチ回路。８前記バイアス回路により与えられる前記第１
の基準電圧は、前記第１と第２の電源電圧がそれ
ぞれ近似するハイとローの論理レベルを有する２
進数データ信号に対して前記ラツチ回路にコンパ
チブルとするため、前記第１と第２の電源電圧の
略々中間付近にあること、を特徴とする特許請求
の範囲第１項記載のラツチ回路。９前記入力手段が、 (a) 少なくともエミツタ端子とベース端子を有す
るバツフア・トランジスタであつて、該バツフ
ア・トランジスタのベース端子は前記２進数デ
ータ信号を受取る、前記のバツフア・トランジ
スタと、 (b) 該バツフア・トランジスタのエミツタ端子を
前記入力トランジスタのベース端子に結合する
結合手段と、を有することを特徴とする特許請求の範囲第１項
記載のラツチ回路。１０少なくともエミツタ端子とベース端子とを
有するフオロワトランジスタを含み、該フオロワ
トランジスタのベース端子は前記バイアス・トラ
ンジスタ手段のコレクタ端子と結合され、前記フ
オロワトランジスタのエミツタ端子は前記フイー
ドバツク・トランジスタのベース端子と結合さ
れ、前記フオロワトランジスタはそのエミツタ端
子において前記第１の出力信号から得た低インピ
ーダンスでかつレベルをシフトした出力信号を与
えること、を特徴とする特許請求の範囲第１項記
載のラツチ回路。１１ (a) 前記制御手段が受取る前記制御信号は
差制御信号であり、 (b) 前記電流操作手段は、各々がエミツタ端子
と、ベース端子と、コレクタ端子とを有する第
１と第２の電流操作トランジスタを含み、前記
第１と第２の電流操作トランジスタのエミツタ
端子は各々前記第３の電流導通端子に結合さ
れ、前記第１と第２の電流操作トランジスタの
コレクタ端子はそれぞれ前記の第１と第２の電
流導通端子に結合され、前記制御手段は、前記
差制御信号を与えることにより前記第１と第２
の電流操作トランジスタの一方を通るように前
記の調整式ゲート電流を選択的に切換えるた
め、前記第１と第２の電流操作トランジスタの
ベース端子に結合されていること、を特徴とす
る特許請求の範囲第１項記載のラツチ回路。１２ (a) 前記バイアス回路が第３の基準電圧を
提供し、 (b) 前記電流操作手段は、エミツタ端子、ベース
端子およびコレクタ端子を各々有する第１と第
２の電流操作トランジスタを含み、該第１と第
２の電流操作トランジスタのエミツタ端子が
各々前記第３の電流導通端子と結合され、前記
第１と第２の電流操作トランジスタのコレクタ
端子が前記第１と第２の電流導通端子とそれぞ
れ結合され、前記制御手段は前記第１と第２の
電流操作トランジスタの一方のベース端子と結
合され、前記第１と第２の電流操作トランジス
タの他方のベース端子は、第１と第２の電流操
作トランジスタの一方に流れるように前記の調
整式ゲート電流を選択的に切換えるために前記
制御信号が比較される前記第３の基準電圧を受
取るため、前記バイアス回路と結合されている
こと、を特徴とする特許請求の範囲第１項記載
のラツチ回路。