JPH0257721B2 - - Google Patents
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- JPH0257721B2 JPH0257721B2 JP13146684A JP13146684A JPH0257721B2 JP H0257721 B2 JPH0257721 B2 JP H0257721B2 JP 13146684 A JP13146684 A JP 13146684A JP 13146684 A JP13146684 A JP 13146684A JP H0257721 B2 JPH0257721 B2 JP H0257721B2
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- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、バツフア増幅器に関し、特にCMIS
トランジスタ（相補型絶縁ゲート電果効果トラン
ジスタ）で形成されたバツフアー増幅器に関す
る。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a buffer amplifier, particularly for CMIS.
The present invention relates to a buffer amplifier formed of transistors (complementary insulated gate field effect transistors).
（従来技術）
従来、モノリシツク集積化されたMISトランジ
スタ（以下、FETという。）の相互コンダクタン
スはバイポーラトランジスタに比べて低く、
FETが出力バツフアー回路を構成し、モノリシ
ツク集積化する事は困難であつた。にもかかわら
ず、MIS LSIにアナログ回路を集積化する必要
性は、Ａ／Ｄ、Ｄ／Ａコンバータや通信用回路等
の分野で高まつている。かかる課題に関し、近
年、種々の研究が進められている。(Prior art) Conventionally, the mutual conductance of monolithically integrated MIS transistors (hereinafter referred to as FETs) is lower than that of bipolar transistors.
FETs constitute the output buffer circuit, and it has been difficult to integrate them monolithically. Nevertheless, the need to integrate analog circuits into MIS LSIs is increasing in fields such as A/D, D/A converters, and communication circuits. Regarding such issues, various researches have been carried out in recent years.
第１図は、特にバツフア増幅器において、バイ
ポーラトランジスタで構成された実績ある回路を
CMISトランジスタによつて構成した回路図例で
ある。かかる回路においてFET M12及びM13は、
各々ダイオード接続された飽和領域で動作するＮ
チヤネルFET及びＰチヤネルFETである。出力
のＮチヤネルFET M14及びＰチヤネルFET M15
のゲートは、各々FET M12，M13のゲートソー
ス間電圧によりバイアスされる。 Figure 1 shows a proven circuit made of bipolar transistors, especially in buffer amplifiers.
This is an example of a circuit diagram composed of CMIS transistors. In such a circuit, FETs M 12 and M 13 are
N each operating in the diode-connected saturation region
They are channel FET and P channel FET. Output N-channel FET M 14 and P-channel FET M 15
The gates of the FETs M 12 and M 13 are biased by the gate-source voltages of the FETs M 12 and M 13, respectively.
このFET M12，M13のゲート−ソース間電圧
を小さくするために、FET M14，M15にデイプ
リシヨンFETを用いると、FET M12，M13は、
そのドレインーソース間電圧が低下して常時三極
管領域で動作するようになり、正常なバイアス回
路として動作しない。このため、FET M12，
M13にエンハンスメントFETを使用する必要があ
る。 In order to reduce the gate-source voltage of FETs M12 and M13 , if depletion FETs are used for FETs M14 and M15 , FETs M12 and M13 will become
The voltage between its drain and source decreases, and it always operates in the triode region, so it does not function as a normal bias circuit. For this reason, FET M 12 ,
It is necessary to use an enhancement FET for M 13 .
従つて、入力端子１１に入力される入力電圧
Vinの正負両側への振幅に対し、各々FET M14，
M15のゲートーソース間電圧は大きな値となり出
力電圧の振幅範囲は大きく制限を受ける事にな
る。 Therefore, the input voltage input to the input terminal 11
For the amplitude of Vin on both the positive and negative sides, FET M 14 ,
The gate-source voltage of M15 becomes a large value, and the amplitude range of the output voltage is greatly restricted.
以上述べた如き理由によりかかる回路構成を持
つたバツフア増幅器が実際に使用された実績はほ
とんど無に等しい。なお第１図において、１２は
出力電圧VOUTを出力する出力端子、１３は電源
VDD端子、１４は電源VSS端子である。 For the reasons mentioned above, there are almost no actual cases where a buffer amplifier having such a circuit configuration has been used. In Figure 1, 12 is the output terminal that outputs the output voltage V OUT , and 13 is the power supply.
V DD terminal and 14 are power supply V SS terminals.
CMISトランジスタで構成されたバツフア増幅
器において、出力電圧の振幅範囲を広げる事を目
的とした回路は、例えば下記の文献に開示されて
いる。ダブリウー．シー．ブラツク，デー．ジ
エ．アルストオツト（W.C.Black，D.J.Al‐
lstot）及びアール．エー．リード（R.A.Reed）
著、“ア ハイ パーフオマンス ロー パワー
シーエムオーエス チヤンネル フイルター”
（Ａ High Performance Low Power CMOS
Channel Filfer）、IEEE J.Solid‐State
Circuits、1980年、Vol.SC−15、No.6、第929〜
938頁。 A circuit aimed at widening the amplitude range of the output voltage in a buffer amplifier configured with CMIS transistors is disclosed, for example, in the following document. Double Woo. C. Black, Day. Jie. Alst Otto (WCBlack, DJAl-
lstot) and R. A. Reed (RAReed)
Author: “A High Performance Low Power CMS Channel Filter”
(A High Performance Low Power CMOS
Channel Filter), IEEE J.Solid‐State
Circuits, 1980, Vol.SC−15, No.6, No. 929~
938 pages.
この文献は、CMISトランジスタで構成された
バツフア増幅器の出力FETにデイプリシヨン
FETを使用し得る回路手段を提供している。 This document describes depletion in the output FET of a buffer amplifier composed of CMIS transistors.
A circuit means that can use FETs is provided.
この回路を、第２図を参照して説明する。
FET M25は、Ｐ−ウエルがソース電圧につられ
たＮチヤネルのエンハンスメント又はデイプリシ
ヨンFET、FET M26は、Ｐチヤネルのデイプリ
シヨンFETで、共通ソース点を出力とするソー
スフオロワの出力段を構成する。同様にFET
M22は、Ｐ−ウエルがソース電圧につられたＮチ
ヤネルのエンハンスメント又はデイプリシヨン
FET、FET M23はＰチヤネルのデイプリシヨン
FETで各FETを流れる電流は、ＰチヤネルFET
M21、ＰチヤネルFET M24、及び定電流源I21に
よつて構成される電流ミラー回路により一定に保
たれる。ここで、FET M23のゲートとFET M24
のドレインを共通接続点とする事により負帰還ル
ーブを構成し、その共通接続点はFET M22及び
FET M23を流れる電流が一定となる点にバイア
スされる。なお、出力電圧及びアイドリング電流
は、FET M25，M26のゲートーソース間電圧が
各々FET M22，M23のゲートーソース間電圧に
よりバイアスされる事によつて決定される。 This circuit will be explained with reference to FIG.
FET M25 is an N-channel enhancement or depletion FET whose P-well is connected to the source voltage, and FET M26 is a P-channel depletion FET, which constitutes the output stage of a source follower whose output is a common source point. Similarly FET
M22 is an N-channel enhancement or depletion with the P-well tied to the source voltage.
FET, FET M 23 is a P channel depletion
The current flowing through each FET is P channel FET
The current is kept constant by a current mirror circuit constituted by M 21 , P-channel FET M 24 , and constant current source I 21 . Here, the gate of FET M 23 and the gate of FET M 24
A negative feedback loop is constructed by making the drain of FET M22 and FET M22 a common connection point.
It is biased to the point where the current flowing through FET M23 is constant. Note that the output voltage and idling current are determined by biasing the gate-source voltages of FETs M 25 and M 26 by the gate-source voltages of FETs M 22 and M 23 , respectively.
上記の如く構成された回路において、出力電圧
VOUTの負側振幅範囲は以下に示す如き制限を受
ける。第１に出力段FET M26にＰチヤネルFET
を用いているため、その相互コンダクタンスはＮ
チヤネルFETに比べて小さく、出力シンク時に
おいて、大きなゲートーソース間電圧が必要とな
る事が原因となる。第２に出力段FET M26のボ
デイー効果（しきい値電圧が基板とソース間の電
圧増加に伴い大きくなる現象）が原因となる。 In the circuit configured as above, the output voltage
The negative amplitude range of V OUT is subject to the following limitations. First, the output stage FET M26 is a P channel FET
is used, its mutual conductance is N
This is because they are smaller than channel FETs and require a large gate-to-source voltage during output sinking. The second cause is the body effect of the output stage FET M26 (a phenomenon in which the threshold voltage increases as the voltage between the substrate and the source increases).
次に、出力電圧VOUTの正側振幅に対し、以下
に示す如き欠点が生じる。FET M21，M22の共
通ドレイン接続点は、一定電流を流すために一定
電位に固定されているため、入力電圧Vinの増加
と共に、FET M22のドレインーソース間電圧は
減少し、ピンチオフ電圧以下となると三極管領域
に入る。この状態においても上記の帰還ルーブに
より、FET M22，M23は、一定電流が流れる様
にバイアスされている。その結果、三極管領域で
動作するFET M22のゲートーソース間電圧は増
加する。この状態でFET M25のゲートーソース
間電圧もバイアスされるため、アイドリング時以
上の電流が流れて消費電力は大きくなる。 Next, the following drawbacks occur with respect to the positive amplitude of the output voltage V OUT . The common drain connection point of FET M 21 and M 22 is fixed at a constant potential to allow a constant current to flow, so as the input voltage Vin increases, the drain-source voltage of FET M 22 decreases, and the pinch-off voltage The following values enter the triode region. Even in this state, the feedback loop described above biases the FETs M 22 and M 23 so that a constant current flows therethrough. As a result, the gate-source voltage of FET M 22 operating in the triode region increases. In this state, the gate-source voltage of FET M25 is also biased, so a current higher than that during idling flows, increasing power consumption.
一方、出力ドライブ能力の向上のためFET
M22，M23にデイプリシヨンFETを用いた場合、
エンハンスメントFETを用いた場合に比べて
FET M24のドレインソース間電圧は小さくなり
FET M24が飽和領域で動作するのに必要な入力
電圧Vinの変動範囲は狭くなる。入力電圧Vinが
ある程度正側振幅して、FET M24のドレインー
ソース間電圧がピンチオフ電圧以下になると、
FET M24は三極管領域に入る。この状態におい
ても、FET M24に流れる電流は一定に保たれる
ため、FET M24のゲートーソース間電圧は増加
し、FET M22，M23を流れる電流は増加する。
従つて、FET M25を流れる電流も増加し、消費
電力は大きくなる。 On the other hand, FET is used to improve output drive ability.
When using depletion FETs for M 22 and M 23 ,
Compared to using enhancement FET
The drain-source voltage of FET M24 becomes smaller.
The fluctuation range of the input voltage Vin required for FET M 24 to operate in the saturation region becomes narrower. When the input voltage Vin swings to the positive side to some extent and the drain-source voltage of FET M24 becomes below the pinch-off voltage,
FET M 24 falls into the triode region. Even in this state, the current flowing through FET M24 is kept constant, so the gate-source voltage of FET M24 increases, and the currents flowing through FETs M22 and M23 increase.
Therefore, the current flowing through FET M25 also increases, and power consumption increases.
以上述べた如く、FET M22，M25に、エンハ
ンスメントFETあるいはデイプリシヨンFETの
いずれを用いた場合においても、一定消費電力を
維持した状態における出力電圧VOUTの振幅範囲
に上記制限が加わる事になる。 As mentioned above, regardless of whether an enhancement FET or a depletion FET is used for FETs M 22 and M 25 , the above limitations will be applied to the amplitude range of the output voltage V OUT while maintaining constant power consumption. .
（発明の目的）
本発明の目的は、上記の欠点を除去することに
より、より低出力インピーダンスを有するCMIS
トランジスタで形成されたバツフア増幅器におい
て、出力に抵抗負荷が接続された場合に、より高
い出力ドライブ・シンク能力を持つた広範囲の出
力電圧振幅が得られるバツフア増幅器を提供する
事である。(Objective of the Invention) The object of the present invention is to provide a CMIS with lower output impedance by eliminating the above-mentioned drawbacks.
To provide a buffer amplifier formed of transistors, which has higher output drive/sink ability and can obtain a wide range of output voltage amplitude when a resistive load is connected to the output.
（発明の構成）
本発明のバツフア増幅器は、CMISトランジス
タで形成されたバツフア増幅器において、一端が
第１の電源端子にゲートが前記バツフア増幅器の
入力端子にそれぞれ接続された一導電型の第１及
び第２のMISトランジスタと、該第１のMISトラ
ンジスタの他端と第２の電源端子間に接続された
定電流源と、前記第１のMISトランジスタの他端
に反転入力端子が前記第２のMISトランジスタの
他端に正転入力端子がそれぞれ接続された差動増
幅器と、ゲートが前記差動増幅器の出力に一端が
前記第２のMISトランジスタの他端及び前記バツ
フア増幅回路の出力端子に他端が前記第２の電源
端子にそれぞれ接続された一導電型の第３のMIS
トランジスタとを含むことから構成される。(Structure of the Invention) The buffer amplifier of the present invention is a buffer amplifier formed of CMIS transistors, in which first and second transistors of one conductivity type, each having one end connected to a first power supply terminal and a gate connected to an input terminal of the buffer amplifier, are provided. a second MIS transistor, a constant current source connected between the other end of the first MIS transistor and a second power supply terminal, and an inverting input terminal connected to the other end of the first MIS transistor; A differential amplifier having a non-inverting input terminal connected to the other end of the MIS transistor, and one end having a gate connected to the output of the differential amplifier and the other end connected to the other end of the second MIS transistor and the output terminal of the buffer amplifier circuit. a third MIS of one conductivity type, each end of which is connected to the second power supply terminal;
and a transistor.
（作用）
次に、本発明の基本的な構成とその作用につい
て説明する。(Operation) Next, the basic configuration and operation of the present invention will be explained.
第３図Ａ，Ｂは本発明のバツフア増幅器の基本
的な構成を示す基本回路図である。 3A and 3B are basic circuit diagrams showing the basic configuration of the buffer amplifier of the present invention.
第３図Ａにおいて、本発明のバツフア増幅器の
第１の基本回路は、ドレインが第１の電源VDD端
子１３にゲートが前記バツフア増幅器の入力端子
１１にそれぞれ接続されたＮチヤネルの第１及び
第２のFET M31及びM32と、このFET M31のソ
ースと第２の電源VSS端子１４間に接続された定
電流源I31と、FET M31のソースに反転入力端子
がFET M32のソースに正転入力端子がそれぞれ
接続された差動増幅器１５と、ゲートが差動増幅
器１５の出力にドレインがFET M32のソース及
びバツフア増幅器回路の出力端子１２にソースが
電源端子１４にそれぞれ接続されたＮチヤネルの
第３のFET M33とから成つている。 In FIG. 3A, the first basic circuit of the buffer amplifier of the present invention has N-channel first and The second FET M31 and M32 , the constant current source I31 connected between the source of this FET M31 and the second power supply V SS terminal 14, and the FET M31 whose inverting input terminal is connected to the source of the FET M31 . A differential amplifier 15 with a normal input terminal connected to the source of 32 , a gate connected to the output of the differential amplifier 15 and a drain connected to the output terminal 12 of the FET M 32 source and a buffer amplifier circuit, and a source connected to the power supply terminal 14. and a third N-channel FET M 33 connected to each other.
第３図Ｂに示す、本発明のバツフア増幅器の第
２の基本回路は、第３図ＡにおけるFET M31，
M32をデイプリシヨンFET M31a，M32aに替えた
事から成つている。 The second basic circuit of the buffer amplifier of the present invention shown in FIG. 3B is the FET M 31 in FIG. 3A,
It consists of replacing M 32 with depletion FETs M 31a and M 32a .
以下、第３図Ａ，Ｂの回路の動作を同時に説明
する。出力ドライブ時においては、入力電圧Vin
の正側振幅と共に出力電圧VOUTは追従振幅し、
出力端子１２を介して負荷へ流れるFET M32，
M32aのドライブ電流は増加する。入力電圧Vinの
正側振幅に対し、FET M32，M32aの駆動能力の
制約により出力電圧VOUTが追従振幅できない場
合は、差動増幅器１５を介した帰還ループにより
FET M33のゲートーソース間電圧の減少が促さ
れ、FET M33を流れる電流は減少又はオフして
FET M32，M32aの駆動電流能力は増加する。 Below, the operations of the circuits shown in FIGS. 3A and 3B will be explained simultaneously. When driving the output, the input voltage Vin
The output voltage V OUT follows the amplitude with the positive amplitude of
FET M 32 flowing to the load via the output terminal 12,
The drive current of M 32a increases. If the output voltage V OUT cannot follow the amplitude of the positive side amplitude of the input voltage Vin due to constraints on the drive ability of FETs M 32 and M 32a , the feedback loop via the differential amplifier 15
The gate-source voltage of FET M33 is promoted to decrease, and the current flowing through FET M33 is reduced or turned off.
The drive current capability of FETs M 32 and M 32a increases.
又、出力シンク時においては、入力電圧Vinの
負側振幅と共に出力電圧VOUTは追従振幅し、
FET M33は負荷から流れ込む電流をシンクする。
入力電圧Vinの負側振幅に対し、FET M33のシ
ンク能力に制約があると、出力電圧VOUTは追従
しきれなくなる。このとき差動増幅器１５を介し
た帰還ループによりFET M33のゲートーソース
間電圧の増加が促され、FET M33のシンク能力
が増加し、出力電圧VOUTは所望のレベルまで振
幅する。 Also, during output sinking, the output voltage V OUT follows the amplitude of the negative side of the input voltage Vin,
FET M33 sinks the current flowing from the load.
If there is a restriction on the sink ability of FET M33 with respect to the negative amplitude of the input voltage Vin, the output voltage V OUT will not be able to follow it. At this time, the feedback loop via the differential amplifier 15 promotes an increase in the gate-source voltage of FET M 33 , increasing the sink capability of FET M 33 , and the output voltage V OUT swings to a desired level.
かかるCMISバツフア増幅器回路の入力電圧変
動に対する出力電圧の変動範囲について考察する
に、まず、第２図に示した従来の回路と同様、エ
ンハンスメントFET M31，M32を用いた第３図
Ａに示した回路において、FET M31のゲート入
力電圧Vinが正側に振幅した場合を考える。入力
FET M31のドレインは直接電源VDD端子１３に
接続されているため、従来の回路に比べて入力電
圧範囲を大きく取る事が可能である事は上記のと
おりである。例えば、電源電圧を±5.0Vとした
とき、第２図に示す従来の回路では、FET M21
のしきい値電圧は1.0V、ゲートーソース間電圧
は1.5V程度で、飽和領域で動作しているFET
M22のドレインーソース間電圧は0.5V程度である
ので、FET M22のソース電位の上限は3.0V程度
となる。 When considering the variation range of the output voltage with respect to the input voltage variation of such a CMIS buffer amplifier circuit, first, the circuit shown in FIG. 3A using enhancement FETs M 31 and M 32 , similar to the conventional circuit shown in FIG. Consider a case in which the gate input voltage Vin of FET M31 swings to the positive side in the circuit described above. input
As mentioned above, since the drain of FET M 31 is directly connected to the power supply V DD terminal 13, it is possible to have a wider input voltage range than in the conventional circuit. For example, when the power supply voltage is ±5.0V, in the conventional circuit shown in Figure 2, FET M 21
The threshold voltage of FET is 1.0V, the gate-source voltage is about 1.5V, and the FET is operating in the saturation region.
Since the drain-source voltage of M22 is about 0.5V, the upper limit of the source potential of FET M22 is about 3.0V.
一方、第３図Ａに示す本発明回路では、入力電
圧Vinが正側に振幅してFET M31のソース電位
が3.0Vとなつたときにおいても、FET M31のド
レインーソース間電圧は2.0Vと飽和領域での動
作に対し非常に余裕がある。 On the other hand, in the circuit of the present invention shown in FIG. 3A, even when the input voltage Vin swings to the positive side and the source potential of FET M31 becomes 3.0V, the drain-source voltage of FET M31 is 2.0V. There is a lot of margin for operation in the V and saturation region.
次に第３図Ａに示す回路において、FET M31
のゲート入力電圧Vinが負側に振幅した場合、
FET M31のソース電位は低下するが、その下限
は、定電流源I31を構成するFETが飽和領域で動
作するために、必要なドレインーソース間電圧を
確保できる電圧範囲によつて決定される。このド
レインーソース間電圧の下限を0.5V程度とする
と、FET M31のソース電位の下限は、−4.5V程
度となる。このときのFET M33の出力シンク能
力が十分であれば、出力電圧VOUTの下限は同程
度期待できる。 Next, in the circuit shown in FIG. 3A, FET M 31
When the gate input voltage Vin swings to the negative side,
The source potential of FET M 31 decreases, but its lower limit is determined by the voltage range that can secure the necessary drain-source voltage in order for the FET that constitutes constant current source I 31 to operate in the saturation region. Ru. If the lower limit of this drain-source voltage is about 0.5V, the lower limit of the source potential of FET M31 is about -4.5V. If the output sink ability of FET M33 is sufficient at this time, the lower limit of the output voltage V OUT can be expected to be about the same.
一方、第２図に示す従来の回路では、定電流源
I21を構成するFETのドレインーソース間電圧と
して0.5V、ＰチヤネルデイプリシヨンFET M26
のボデイー効果を考慮したときのしきい値電圧を
−0.5Vとして、FET M26のゲートーソース間電
圧は、電流シンクを考慮して−1.5V程度となる。
従つて、出力電圧VOUTの下限は、−3.0V程度とな
り、本発明回路に比べ、その能力は非常に低い。 On the other hand, in the conventional circuit shown in Figure 2, a constant current source
0.5V as the drain-source voltage of the FET that constitutes I 21 , P channel depletion FET M 26
Assuming that the threshold voltage is -0.5V when considering the body effect of FET M26, the gate-source voltage of FET M26 is about -1.5V when considering the current sink.
Therefore, the lower limit of the output voltage V OUT is approximately -3.0V, and its capability is much lower than that of the circuit of the present invention.
第３図Ａに示す本発明回路で、入力電圧Vinの
正側振幅時において、FET M31のドレインーソ
ース間電圧は、飽和領域での動作に対し非常に余
裕がある事は上述したが、この利点によつて、第
２図に示す従来回路のFET M22，M25として、
第３図Ｂに示すようにデイプリシヨンFET
M31a，M32aを用いる事が可能になる、デイプリ
シヨンFET M31a，M32aを用いる事によつて、正
側振幅に対し更にその出力範囲を大きくする事が
できる。 As mentioned above, in the circuit of the present invention shown in FIG. 3A, when the input voltage Vin has a positive amplitude, the drain-source voltage of FET M31 has a very large margin for operation in the saturation region. Due to this advantage, as FETs M 22 and M 25 in the conventional circuit shown in Fig. 2,
As shown in Figure 3B, the depletion FET
By using depletion FETs M 31a and M 32a, which enable the use of M 31a and M 32a , the output range can be further enlarged for the positive amplitude.
（実施例）
以下、本発明の実施例について図面を参照して
説明する。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.
第４図は本発明の一実施例を示す回路図であ
る。 FIG. 4 is a circuit diagram showing one embodiment of the present invention.
ＮチヤネルFET M41，M51，M52は、各々第３
図Ｂの回路におけるFET M31a，M32a，M33に対
応する。第３図Ｂの回路における定電流源I31は、
第４図に示されたＮチヤネルFET M42，M53、
及び定電流源I41により構成される。 N-channel FETs M 41 , M 51 , M 52 are each
This corresponds to FETs M 31a , M 32a , and M 33 in the circuit of Figure B. The constant current source I 31 in the circuit of FIG. 3B is
N-channel FETs M 42 , M 53 shown in FIG. 4,
and a constant current source I41 .
第３図Ｂの回路における差動増幅器１５は、第
４図に示されたＮチヤネルFET M43，M44，
M45，M48，M49，M50PチヤネルFET M46，M47
及びコンデンサC41により構成される。ここで、
FET M49は零補償用FETであり、コンデンサ
C41は位相補償用コンデンサである。かかる差動
増幅器において、入力FET M43，M44にデイプ
リシヨンFETを用いる事により、この差動増幅
器の入力電圧範囲を広くする事ができ、差動増幅
器によつて出力電圧範囲が制限を受ける事はな
い。更にかかる差動増幅器はCMISトランジスタ
で構成されているため、利得を大きくする事が可
能で出力ドライブ・シンク能力をより高める事が
できる。 The differential amplifier 15 in the circuit of FIG. 3B is composed of N-channel FETs M 43 , M 44 ,
M 45 , M 48 , M 49 , M 50 P channel FET M 46 , M 47
and capacitor C41 . here,
FET M49 is a zero compensation FET and is a capacitor
C 41 is a phase compensation capacitor. In such a differential amplifier, by using depletion FETs for the input FETs M 43 and M 44 , the input voltage range of this differential amplifier can be widened, and the output voltage range is not limited by the differential amplifier. There isn't. Furthermore, since such a differential amplifier is composed of CMIS transistors, it is possible to increase the gain and further enhance the output drive/sink ability.
以上、述べた如く、本実施例は低出力インピー
ダンスを有し、従来の回路に比べ、より広範囲の
出力電圧振幅が得られ、高い出力ドライブ・シン
ク能力を持つという効果がある。 As described above, this embodiment has the advantage of having a low output impedance, a wider output voltage amplitude range, and a higher output drive/sink ability than the conventional circuit.
更に、第３図Ａ，Ｂに示す本発明回路の出力電
圧は、電流ドライブ・シンクするのに必要な
FET M31，M33のドレインーソース間電圧を与
え得る範囲まで振幅可能であり、バツフア増幅器
として理論的可能な最大振幅を有するものであ
る。 Furthermore, the output voltage of the circuit of the present invention shown in FIGS.
It can be oscillated to a range that can provide the drain-source voltage of FETs M 31 and M 33 , and has the maximum theoretically possible amplitude as a buffer amplifier.
なお、第４図に示した回路は本発明の一実施例
にすぎず、本発明の要旨を含む種々の回路構成は
可能である事は言うまでもない。 It should be noted that the circuit shown in FIG. 4 is only one embodiment of the present invention, and it goes without saying that various circuit configurations that include the gist of the present invention are possible.
（発明の効果）
以上、詳細に説明したとおり、本発明によれ
ば、上記の構成により、低出力インピーダンスを
有し、従来の回路に比べ、より広範囲の出力電圧
振幅が得られ高いドライブ・シンク能力を有する
ところのCMISトランジスタにより形成されたバ
ツフア増幅器が得られる。(Effects of the Invention) As described above in detail, according to the present invention, the above configuration has low output impedance, provides a wider range of output voltage amplitude, and has a high drive sink than the conventional circuit. A buffer amplifier formed by CMIS transistors is obtained which has the capability.
第１図、第２図は従来例のバツフア増幅器を示
す回路図、第３図Ａ，Ｂは本発明のバツフア増幅
回路の基本回路図、第４図は本発明の一実施例を
示す回路図である。
１１……入力端子、１２……出力端子、１３，
１４……電源端子、１５……差動増幅器、I31，
I41……定電流源、C41……コンデンサ、M31〜
M33，M42，M45，M48，M50，M52，M53……エ
ンハンスメントＮチヤネルMISトランジスタ、
M31a，M32a，M41，M43，M44，M49，M51……
デイプリシヨンＮチヤネルMISトランジスタ、
M46，M47……エンハンスメントＰチヤネルMIS
トランジスタ、Vin……入力電圧、VOUT……出力
電圧、VDD，VSS……電源。
Figures 1 and 2 are circuit diagrams showing a conventional buffer amplifier, Figures 3A and B are basic circuit diagrams of a buffer amplifier circuit of the present invention, and Figure 4 is a circuit diagram showing an embodiment of the present invention. It is. 11...Input terminal, 12...Output terminal, 13,
14... Power supply terminal, 15... Differential amplifier, I 31 ,
I 41 ... constant current source, C 41 ... capacitor, M 31 ...
M33 , M42 , M45 , M48 , M50 , M52 , M53 ...Enhancement N-channel MIS transistor,
M 31a , M 32a , M 41 , M 43 , M 44 , M 49 , M 51 ...
depletion N-channel MIS transistor,
M 46 , M 47 ...Enhancement P channel MIS
Transistor, Vin...Input voltage, V OUT ...Output voltage, VDD , VSS ...Power supply.
Claims (1)
幅器において、一端が第１の電源端子にゲートが
前記バツフア増幅器の入力端子にそれぞれ接続さ
れた一導電型の第１及び第２のMISトランジスタ
と、該第１のMISトランジスタの他端と第２の電
源端子間に接続された定電流源と、前記第１の
MISトランジスタの他端に反転入力端子が前記第
２のMISトランジスタの他端に正転入力端子がそ
れぞれ接続された差動増幅器と、ゲートが前記差
動増幅器の出力に一端が前記第２のMISトランジ
スタの他端及び前記バツフア増幅回路の出力端子
に他端が前記第２の電源端子にそれぞれ接続され
た一導電型の第３のMISトランジスタとを含むこ
とを特徴とするバツフア増幅器。1. In a buffer amplifier formed of CMIS transistors, first and second MIS transistors of one conductivity type each having one end connected to a first power supply terminal and a gate connected to an input terminal of the buffer amplifier; a constant current source connected between the other end of the MIS transistor and the second power supply terminal;
a differential amplifier having an inverting input terminal connected to the other end of the MIS transistor and a non-inverting input terminal connected to the other end of the second MIS transistor; A buffer amplifier comprising: a third MIS transistor of one conductivity type, the other end of which is connected to the output terminal of the buffer amplifier circuit and the second power supply terminal, respectively.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13146684A JPS6110305A (en) | 1984-06-26 | 1984-06-26 | Buffer amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13146684A JPS6110305A (en) | 1984-06-26 | 1984-06-26 | Buffer amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110305A JPS6110305A (en) | 1986-01-17 |
| JPH0257721B2 true JPH0257721B2 (en) | 1990-12-05 |
Family
ID=15058616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13146684A Granted JPS6110305A (en) | 1984-06-26 | 1984-06-26 | Buffer amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110305A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527325B2 (en) * | 1989-02-15 | 1993-04-20 | Nippon Katan Chutetsusho Kk |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5377273A (en) * | 1992-03-26 | 1994-12-27 | Hewlett-Packard Company | Batteryless power supply for transducers |
| WO2002023717A2 (en) * | 2000-09-11 | 2002-03-21 | Broadcom Corporation | Linear buffer |
| US8493136B2 (en) * | 2011-04-08 | 2013-07-23 | Icera Inc. | Driver circuit and a mixer circuit receiving a signal from the driver circuit |
| JP2019096970A (en) * | 2017-11-20 | 2019-06-20 | ローム株式会社 | Operational amplifier, semiconductor device |
-
1984
- 1984-06-26 JP JP13146684A patent/JPS6110305A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527325B2 (en) * | 1989-02-15 | 1993-04-20 | Nippon Katan Chutetsusho Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6110305A (en) | 1986-01-17 |
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