JPH025622A - Pll frequency synthesizer - Google Patents
Pll frequency synthesizerInfo
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- JPH025622A JPH025622A JP63155786A JP15578688A JPH025622A JP H025622 A JPH025622 A JP H025622A JP 63155786 A JP63155786 A JP 63155786A JP 15578688 A JP15578688 A JP 15578688A JP H025622 A JPH025622 A JP H025622A
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
発明の目的
（産業上の利用分野）
本発明は、ＰＬＬ（Ｐｈａｓｅ ＬｏｃｋｅｄＬｏｏ
ｐ）回路を用いて所望の周波数の信号を発生するＰＬＬ
周波数シンセサイザに関する。DETAILED DESCRIPTION OF THE INVENTION Object of the invention (industrial application field)
p) PLL that generates a signal of a desired frequency using a circuit
Regarding frequency synthesizers.
（従来の技術及び発明が解決しようとする課題）従来よ
りＰＬＬ周波数シンセサイザは、安定した動作のＰＬＬ
・ＩＣの出現に伴い、計測器から民生機器に至る幅広い
分野で応用されている。(Prior art and problems to be solved by the invention) Conventionally, PLL frequency synthesizers have been developed using a stable operating PLL.
- With the advent of IC, it has been applied in a wide range of fields from measuring instruments to consumer equipment.
かかるＰＬＬ周波数シンセサイザの基本的な性能、すな
わち周波数引き込み時間であるプルイン時間、雑音（外
乱）に対する安定度を示す雑音帯域幅等は、内蔵するＰ
ＬＬ回路のループ固有周波数ω「１に対して次のような
関係にあることが周知である。すなわち、プルイン時間
はループ固有周波ｖＩｌωｎが大きいほど短く良好とな
るのに反して、雑音帯域幅等の安定度は逆に低下するの
である。The basic performance of such a PLL frequency synthesizer, that is, the pull-in time that is the frequency pull-in time, the noise bandwidth that indicates the stability against noise (disturbance), etc., is determined by the built-in PLL frequency synthesizer.
It is well known that the following relationship exists with respect to the loop natural frequency ω'1 of the LL circuit. In other words, the pull-in time becomes shorter and better as the loop natural frequency vIlωn becomes larger, but the noise bandwidth etc. On the contrary, the stability of
また、ＰＬＬ周波数シンセサイザを用いてＦＭ変調を行
う際に、内蔵されるＰＬＬ回路のループ固有周波数ωｎ
が大きいと低い周波数からＦＭ変調をかけることができ
ない。Also, when performing FM modulation using a PLL frequency synthesizer, the loop natural frequency ωn of the built-in PLL circuit
If is large, FM modulation cannot be applied from low frequencies.
そこで従来は、ＰＬＬ周波数シンセサイザにとり重要な
安定度、変調性能を重視してループ固有周波数ωｎを比
較的小さく設計し、プルイン時間が長くなっていた。Therefore, in the past, the loop natural frequency ωn was designed to be relatively small with emphasis on stability and modulation performance, which are important for a PLL frequency synthesizer, resulting in a long pull-in time.
本発明は上記ＰＬＬ周波数シンセサイザに残されている
課題を解決するためになされたもので、本来的に要求さ
れる基本的性能であるプルイン時間、ｎ音帯域幅等の安
定度及び変調性能の何れも犠牲にすることなく、共に最
良の特性を示すＰＬＬ周波数シンセサイザを提供するこ
とをその目的としている。The present invention was made in order to solve the problems remaining in the PLL frequency synthesizer described above, and the present invention has been made in order to solve the problems remaining in the above-mentioned PLL frequency synthesizer. The objective is to provide a PLL frequency synthesizer that exhibits the best characteristics without sacrificing both.
発明の構成
（問題点を解決するための手段）
上記問題点を解決するために本発明の構成した手段は、
周波数指令信号に基ついて決定される周波数の信号を、
所定ループ固有周波数のＰＬＬ回路を用いて発生するＰ
ＬＬ周波数シンセサイザにおいて、前記ＰＬＬ回路のル
ープ固有周波数を、前記所定ループ固有周波数より大き
な値に切り換えるＰＬＬ回路性能変更手段と、
前記周波数指令信号を入力したとき、所定期間にわたっ
て前記ＰＬＬ回路性能変更手段を作動せる周波数切換手
段と、
を備えることを特徴とするＰＬＬ周波数シンセサイザを
その要旨としている。Structure of the Invention (Means for Solving the Problems) The means configured in the present invention to solve the above problems are as follows: A signal of a frequency determined based on a frequency command signal,
P generated using a PLL circuit with a predetermined loop natural frequency
In the LL frequency synthesizer, the PLL circuit performance changing means switches the loop natural frequency of the PLL circuit to a value larger than the predetermined loop natural frequency, and when the frequency command signal is input, the PLL circuit performance changing means changes for a predetermined period of time. The gist of the invention is a PLL frequency synthesizer characterized by comprising: a frequency switching means for operating the PLL frequency synthesizer;
（作用）
本発明のＰＬＬ周波数シンセサイザの内蔵するＰＬＬ回
路のループ固有周波数は、予め所定値に設計され、その
所定値のループ固有周波数をより大きな伽に切り換える
ＰＬＬ回路性能変更手段を備えている。(Function) The loop natural frequency of the PLL circuit incorporated in the PLL frequency synthesizer of the present invention is designed in advance to a predetermined value, and the PLL frequency synthesizer is equipped with a PLL circuit performance changing means for switching the predetermined value of the loop natural frequency to a higher value.
また、ＰＬＬ周波数シンセサイザに対する周波数１旨令
信号の入力に間開して作動する周波数切換手段を有して
おり、この周波数切換手段は上記ＰＬＬ回路性能変更手
段を所定期間にわたって動作させる作用を奏する。Further, it has a frequency switching means that operates intermittently when a frequency 1 command signal is input to the PLL frequency synthesizer, and this frequency switching means operates the PLL circuit performance changing means for a predetermined period of time.
従って、本発明のＰＬＬ周波数シンセサイザは、過密の
周波数発生動作時にあっては、予め設計された所定値の
ループ固有周波数のＰＬＬ回路によりその基本性能が決
定される。そして、発生する周波数を変更する周波数指
令信号が入力されたとき、周波数切換手段により決定さ
れる所定期間に限りＰＬＬ回路性能変更手段により変更
された大きなループ固有周波数のＰＬＬ回路によりその
基本性能が決定される。Therefore, the basic performance of the PLL frequency synthesizer of the present invention is determined by the PLL circuit having a predetermined loop natural frequency designed in advance during the overcrowded frequency generation operation. When a frequency command signal for changing the generated frequency is input, the basic performance is determined by the PLL circuit with a large loop natural frequency changed by the PLL circuit performance changing means for a predetermined period determined by the frequency switching means. be done.
なお、予め設計される所定ループ固有周波数は、ＰＬＬ
周波数シンセサイザの安定度、変調特性を最重点として
決定され、ＰＬＬ回路性能変更手段の変更する大きな値
のループ固有周波数はプルイン時間を最重点として決定
されることが好ましい。Note that the predetermined loop natural frequency designed in advance is
Preferably, the stability and modulation characteristics of the frequency synthesizer are determined as the most important factors, and the large value loop natural frequency to be changed by the PLL circuit performance changing means is determined with the pull-in time as the most important factor.
また、周波数切換手段がＰＬＬ回路性能変更手段を作動
させる所定期間は、ＰＬＬ周波数シンセサイザのプルイ
ン時間を考慮して適宜決定されることが望ましい。Further, it is desirable that the predetermined period during which the frequency switching means operates the PLL circuit performance changing means is appropriately determined in consideration of the pull-in time of the PLL frequency synthesizer.
以下、本発明をより具体的に説明するために実施例を挙
げて説明する。EXAMPLES Hereinafter, in order to explain the present invention more specifically, examples will be given and explained.
（実施例）
第１図は、実施例のＰＬＬ周波数シンセサイザの構成を
示すブロック線図である。図に示すごと〈実施例のＰＬ
Ｌ周波数シンセサイザの基本的構成は、数十ＭＨｚの比
較的高い周波数の発生に適した過密のプリスケーラ方式
を採用している。(Embodiment) FIG. 1 is a block diagram showing the configuration of a PLL frequency synthesizer according to an embodiment. As shown in the figure〈PL of the example
The basic configuration of the L frequency synthesizer employs a dense prescaler method suitable for generating relatively high frequencies of several tens of MHz.
すなわち、安定した周波数の基準信号ｆｒと後述する可
変分周器５０からの分周信号ｆｎとの位相を比較し、両
信号ｆｒ、ｆｎの位相差に基づく信号を出力する位相検
波器１０を備え、その位相検波器１０の出力信号はロー
パス特性を有するループフィルタ２０を介して電圧制御
発振器３ｏに与えられる。そして、電圧制御発振器３０
は、入力された電圧信号に応じた周波数の信号（出力信
号）ｆｏを出力する。That is, it includes a phase detector 10 that compares the phases of a reference signal fr with a stable frequency and a frequency-divided signal fn from a variable frequency divider 50, which will be described later, and outputs a signal based on the phase difference between both signals fr and fn. The output signal of the phase detector 10 is given to the voltage controlled oscillator 3o via a loop filter 20 having low-pass characteristics. And voltage controlled oscillator 30
outputs a signal (output signal) fo having a frequency corresponding to the input voltage signal.
電圧ホ■］御発振器３０の出力信号ｆｏは、他の機器の
利用に供される一方、高速に分周処理可能なプリスケー
ラ４０に入力されて（１／Ｍ）分周された後に、分周値
を可変の可変分周器５０により再度分周されて分周信号
ｆ ｒｔとなり、前述のごとく位相検波器１０の一方の
入力とされる。なお、可変分周器５０の分周値は、周波
数コントローラ６０からパルス信号である周波数切換タ
イミング信号が入力されたとき、その立ち上がりに間開
して＋−Ｅ−童の値に適宜設定される。While the output signal fo of the voltage control oscillator 30 is provided for use by other devices, it is input to a prescaler 40 capable of high-speed frequency division processing and frequency-divided (1/M). The value is again frequency-divided by the variable frequency divider 50 to become the frequency-divided signal frt, which is input to one side of the phase detector 10 as described above. Note that when the frequency switching timing signal, which is a pulse signal, is input from the frequency controller 60, the frequency division value of the variable frequency divider 50 is appropriately set to a value of +-E- with an interval at the rising edge of the frequency switching timing signal. .
従って、実施例のＰＬＬ周波数シンセサイザの出力信号
ｆｏは、次式により決定される。Therefore, the output signal fo of the PLL frequency synthesizer of the embodiment is determined by the following equation.
ｆｏ＝Ｎ ◆ Ｍ 争 ｆ 「
但し、Ｎは可変分周器５０の分周値で
あり、周波数コントローラ６０からの周波数切換タイミ
ング信号が入力されたとき任意の１直に適宜設定される
。fo=N ◆ M dispute f "However, N is the frequency division value of the variable frequency divider 50, and is appropriately set to any one shift when the frequency switching timing signal from the frequency controller 60 is input.
また、周波数コントローラ６０からの周波数切換タイミ
ング信号により制御可能な周波数ステップ△ｆは、次式
となる。Further, the frequency step Δf that can be controlled by the frequency switching timing signal from the frequency controller 60 is expressed by the following equation.
△ｆ＝Ｍ−ｆｒ
更に、実施例のＰＬＬ周波数シンセサイザは、次のよう
な独特の構成を有する。Δf=M−fr Furthermore, the PLL frequency synthesizer of the embodiment has the following unique configuration.
前記ループフィルタ２０は、抵抗器及びコンデンサＣの
受動素子より形成され、ローパス特性を示すラグリード
形フィルタとして構成されている。The loop filter 20 is formed from passive elements such as a resistor and a capacitor C, and is configured as a lag lead type filter exhibiting low-pass characteristics.
しかし、図示するごとく、その構成素子である抵抗器Ｒ
Ａ、ＲＢには、スイッチＳｌ、Ｓ２を介して池の抵抗器
Ｒａ、Ｒｂが並列に接続されている。However, as shown in the figure, the resistor R
Ike resistors Ra and Rb are connected in parallel to A and RB via switches Sl and S2.
従って、このスイッチＳ１．Ｓ２の開閉操作によリルー
ブフィルタ２０の伝達特性は簡単に可変となる。すなわ
ち、このループフィルタ２ｏのスイッチＳｌ、Ｓ２の開
閉操作により、ＰＬＬ回路のループ固有周波数ωｎを変
更することができるのである。Therefore, this switch S1. The transfer characteristics of the relube filter 20 can be easily varied by opening and closing S2. That is, the loop natural frequency ωn of the PLL circuit can be changed by opening and closing the switches Sl and S2 of the loop filter 2o.
また、上記ループフィルタ２ｏは、周波数コントローラ
６０から出力される周波数切換タイミング信号を可変分
周器５０と同様に入力する構成であり、この周波数切換
タイミング信号が入力される間開にわたってスイッチＳ
ｌ、Ｓ２は閉操作される。換言するならば、出力信号ｆ
ｏの周波数を変更するタイミングを与える周波数切換タ
イミング信号は、その立ち上がりエツジを可変分周器５
００分周値変更タイミング信号として使用されると共に
、その信号出力器間をＰＬＬ回路のループ固有周波数ω
ｎ変史期間として利用されるのである。このスイッチＳ
１．Ｓ２の開閉操作の実行タイミング、すなわちループ
固有周波数ωｎの変更タイミングを視覚的に表したもの
が、第２図のタイミングチャートである。Further, the loop filter 2o is configured to input the frequency switching timing signal outputted from the frequency controller 60 in the same way as the variable frequency divider 50, and the switch S
1 and S2 are operated to close. In other words, the output signal f
The frequency switching timing signal that gives the timing to change the frequency of
00 is used as a frequency division value change timing signal, and the loop natural frequency ω of the PLL circuit is connected between the signal output devices.
It is used as a period of change in history. This switch S
1. The timing chart in FIG. 2 visually represents the execution timing of the opening/closing operation of S2, that is, the timing of changing the loop natural frequency ωn.
周波数コントローラ６０から出力信号ｆｏの周波数を変
更するタイミングを示す周波数切換タイミング信号（第
２図（ａ））が出力されると、可変分周器５０はその周
波数切換タイミング信号の立ち上がりエツジに同門して
分周値ｒＮＪを変更し、例えば出力信号ｆｏの周波数を
△ｆ変更する（第２図（ｂ））。When the frequency controller 60 outputs a frequency switching timing signal (FIG. 2(a)) indicating the timing to change the frequency of the output signal fo, the variable frequency divider 50 synchronizes with the rising edge of the frequency switching timing signal. Then, the frequency division value rNJ is changed, and for example, the frequency of the output signal fo is changed by Δf (FIG. 2(b)).
この出力信号ｆｏの変更と同時に、ループフィルタ２０
のスイッチＳ１．Ｓ２が周波数切換タイミング信号の出
力期間Ｔに限り開成制御される（第２図（Ｃ））。従っ
て、この閉成制御間開にわたって、ＰＬＬ回路のループ
固有周波数は通常の１直ωＬから値ωＨ（ωＨ〉ωＬ）
へと変更される。At the same time as this change in the output signal fo, the loop filter 20
switch S1. S2 is controlled to open only during the output period T of the frequency switching timing signal (FIG. 2(C)). Therefore, during this closing control period, the loop natural frequency of the PLL circuit changes from the normal 1-direction ωL to the value ωH (ωH〉ωL).
will be changed to
なお、このときの開成制御間開、すなわち周波数切換タ
イミング信号の出力間開Ｔは、図示するように出力信号
ｆｏが目標値に安定するまでの間開りより僅かに長く設
定されている。Note that the opening control interval at this time, that is, the output interval T of the frequency switching timing signal is set to be slightly longer than the interval until the output signal fo stabilizes at the target value, as shown in the figure.
以上のように構成される本実施例のＰＬＬ周波数シンセ
サイザは、次のような効果を奏することが明らかである
。出力信号ｆｏが一定周波数に固定されている通常の状
態においては、内蔵されるループフィルタ２０のスイッ
チＳ１．Ｓ２は開放制御されており、このためＰＬＬ回
路のループ固有周波数はωＬの比較的小さな値となる。It is clear that the PLL frequency synthesizer of this embodiment configured as described above has the following effects. In a normal state in which the output signal fo is fixed at a constant frequency, the switches S1 . S2 is controlled to be open, and therefore the loop natural frequency of the PLL circuit is a relatively small value of ωL.
従って、ＰＬＬ周波数シンセサイザは雑音帯域幅等の安
定度は極めて良好となり、安定した動作を確保すること
ができる。また、変調をかける周波数の制限が緩やかと
なり、操作性に優れた周波数シンセサイザとなる。Therefore, the stability of the noise bandwidth and the like of the PLL frequency synthesizer is extremely good, and stable operation can be ensured. Additionally, the frequency to which modulation is applied is less restricted, resulting in a frequency synthesizer with excellent operability.
一方、ＰＬＬ周波数シンセサイザの出力周波数ｆｏの周
波数を変更する際には、ループフィルタ２０のスイッチ
Ｓ１．ｓ２が周波数切換タイミング信号の入力と同時に
開成制御され、ＰＬＬ回路のループ固有周波数を大きな
値ωＨに変更する。On the other hand, when changing the frequency of the output frequency fo of the PLL frequency synthesizer, the switch S1. s2 is controlled to open simultaneously with the input of the frequency switching timing signal, changing the loop natural frequency of the PLL circuit to a large value ωH.
従って、ＰＬＬ周波数シンセサイザのプルイン時間は短
く、直ちに新たな発振周波数に落ち着くことができる。Therefore, the pull-in time of the PLL frequency synthesizer is short and the new oscillation frequency can be settled immediately.
しかも、このループ固有周波数のＨによるプルイン時間
経過後（第２図の間開Ｔ）には、自動的にループフィル
タ２ｏのスイッチＳｌ。Moreover, after the pull-in time due to H of the loop natural frequency has elapsed (interval T in FIG. 2), the switch Sl of the loop filter 2o is automatically turned on.
Ｓ２が開放制御されることから、新たな発振周波数の出
力信号ｆｏは雑音に対して極めて安定して出力され続け
ることになる。Since S2 is controlled to be open, the output signal fo of the new oscillation frequency continues to be output extremely stably against noise.
なお、上記実施例ではＰＬＬ周波数シンセサイザとして
プリスケーラ方式を例に取り説明したが、その仙の方式
の如何なるシンセサイザ、例えば直接方式、ミキサ方式
等にも上記技術を適用することができる。In the above embodiment, a prescaler method was used as an example of a PLL frequency synthesizer, but the above technique can be applied to any other type of synthesizer, such as a direct method, a mixer method, etc.
また、内蔵するＰＬＬ回路のループフィルタとしてラグ
リード形フィルタを一例として示したが、アクティブ◆
フィルタなどその他の如何なる形式のものであろうと、
その伝達関数が変更可能なものであれはよい。この伝達
関数の変更にスイッチＳ１．Ｓ２を回路記号として示し
たが、このスイッチは回路定数を変更するための機能部
品であり、機械的スイッチ、あるいは電気的スイッチの
何れであってもよく、ループフィルタを構成する回路累
子自体が回路定数を変更する能力を有するものであれは
省略してもよい。In addition, although a lag lead type filter is shown as an example of a loop filter for the built-in PLL circuit, active ◆
whether in any other form, such as a filter,
It is good if the transfer function can be changed. To change this transfer function, switch S1. Although S2 is shown as a circuit symbol, this switch is a functional component for changing circuit constants, and may be either a mechanical switch or an electrical switch. Anything that has the ability to change circuit constants may be omitted.
発明の効果
以上、実施例を挙げて詳述したように本発明のＰＬｒ−
周波数シンセサイザは、ＰＬＬ回路のループ固有周波数
を、周波数切換時に限り通常よりも大きな値とし、通常
の定常時にはループ固有周波数を小さな１直に維持する
ものである。As described in detail with reference to examples, the effects of the invention are as follows.
A frequency synthesizer sets the loop natural frequency of a PLL circuit to a value larger than usual only when switching frequencies, and maintains the loop natural frequency at a small value of 1 during normal steady state.
従って、出力信号の周波数を変更するときにはプルイン
時間が短くなり、過渡的な安定度を向上させることがで
きる。しかも、−旦出力信号が目標とする周波数に移行
した後の定常時には、雑音帯域幅等の安定度が向上し、
操作性などに優れたＰＬＬ周波数シンセサイザとなる。Therefore, when changing the frequency of the output signal, the pull-in time is shortened, and transient stability can be improved. Moreover, during steady state after the output signal has shifted to the target frequency, the stability of the noise bandwidth etc. is improved.
This is a PLL frequency synthesizer with excellent operability.
第１図は実施例のＰＬＬ周波数シンセサイザの構成ブロ
ック図、第２図は同実施例のＰＬＬ周波数シンセサイザ
の動作を説明するためのタイミングチャート、を示して
いる。
１０・・・位相検波器 ２０・・・ループフィルタ
３０・・・電圧制御発振器 ４０・・−プリスケーラ５
０・・・可変分周器FIG. 1 shows a configuration block diagram of a PLL frequency synthesizer according to an embodiment, and FIG. 2 shows a timing chart for explaining the operation of the PLL frequency synthesizer according to the embodiment. 10... Phase detector 20... Loop filter 30... Voltage controlled oscillator 40... - Prescaler 5
0...Variable frequency divider
Claims (1)
を、所定ループ固有周波数のＰＬＬ回路を用いて発生す
るＰＬＬ周波数シンセサイザにおいて、 前記ＰＬＬ回路のループ固有周波数を、前記所定ループ
固有周波数より大きな値に切り換えるＰＬＬ回路性能変
更手段と、 前記周波数指令信号を入力したとき、所定期間にわたっ
て前記ＰＬＬ回路性能変更手段を作動せる周波数切換手
段と、 を備えることを特徴とするＰＬＬ周波数シンセサイザ。[Scope of Claims] 1. In a PLL frequency synthesizer that generates a signal with a frequency determined based on a frequency command signal using a PLL circuit with a predetermined loop natural frequency, the loop natural frequency of the PLL circuit is determined based on the predetermined loop natural frequency. A PLL frequency synthesizer comprising: PLL circuit performance changing means for switching to a value larger than the natural frequency; and frequency switching means for operating the PLL circuit performance changing means for a predetermined period when the frequency command signal is input. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155786A JPH025622A (en) | 1988-06-23 | 1988-06-23 | Pll frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155786A JPH025622A (en) | 1988-06-23 | 1988-06-23 | Pll frequency synthesizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025622A true JPH025622A (en) | 1990-01-10 |
Family
ID=15613390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155786A Pending JPH025622A (en) | 1988-06-23 | 1988-06-23 | Pll frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025622A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272452A (en) * | 1991-08-20 | 1993-12-21 | Matsushita Electric Industrial Co., Ltd. | PLL frequency synthesizer with variable bandwidth loop filter |
| WO2014106899A1 (en) * | 2013-01-07 | 2014-07-10 | 三菱電機株式会社 | High frequency oscillation source |
-
1988
- 1988-06-23 JP JP63155786A patent/JPH025622A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272452A (en) * | 1991-08-20 | 1993-12-21 | Matsushita Electric Industrial Co., Ltd. | PLL frequency synthesizer with variable bandwidth loop filter |
| WO2014106899A1 (en) * | 2013-01-07 | 2014-07-10 | 三菱電機株式会社 | High frequency oscillation source |
| JPWO2014106899A1 (en) * | 2013-01-07 | 2017-01-19 | 三菱電機株式会社 | High frequency oscillation source |
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