JPH0256114A - プログラマブル配線を介して結合されるアレイブロックを有するプログラマブル論理デバイス - Google Patents
プログラマブル配線を介して結合されるアレイブロックを有するプログラマブル論理デバイスInfo
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- JPH0256114A JPH0256114A JP1112328A JP11232889A JPH0256114A JP H0256114 A JPH0256114 A JP H0256114A JP 1112328 A JP1112328 A JP 1112328A JP 11232889 A JP11232889 A JP 11232889A JP H0256114 A JPH0256114 A JP H0256114A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の要約〕
各固定紐合せ論理デバイスに供給する比較的少数のプロ
グラマブル積項(rP項」)と、直接的には固定デバイ
スに供給しない付加的な「エキスパンダ」プログラマブ
ル2項とを有するプログラマブル論理デバイス。比較的
簡単な論理機能は、固定デバイスに供給するP項を適当
にプロ、グラミングすることによって達成することがで
きる。もっと複雑な論理機能は、必要な数のエキスパン
ダ2項を適当にプログラミングし、そして次にこれらの
P項の出力を別のP項により結合することによって達成
することができる。さらに、このデバイスへの所定入力
が、デバイスのどのプログラマブル部分にも印加される
ことを可能にし、そしてまた少なくとも1つの固定デバ
イスの出力が、そのデバイスのどのプログラマブル部分
にもまた印加されることを可能にするプログラマブル配
線アレイが提供される。
グラマブル積項(rP項」)と、直接的には固定デバイ
スに供給しない付加的な「エキスパンダ」プログラマブ
ル2項とを有するプログラマブル論理デバイス。比較的
簡単な論理機能は、固定デバイスに供給するP項を適当
にプロ、グラミングすることによって達成することがで
きる。もっと複雑な論理機能は、必要な数のエキスパン
ダ2項を適当にプログラミングし、そして次にこれらの
P項の出力を別のP項により結合することによって達成
することができる。さらに、このデバイスへの所定入力
が、デバイスのどのプログラマブル部分にも印加される
ことを可能にし、そしてまた少なくとも1つの固定デバ
イスの出力が、そのデバイスのどのプログラマブル部分
にもまた印加されることを可能にするプログラマブル配
線アレイが提供される。
この発明は、プログラマブル論理集積回路に関する。特
に、本発明は、より実用的かつ、適応性のあるプログラ
マブル論理デバイス(rPLD、+ )を提供すると共
に従来よりももっと複雑なプログラマブル論理デバイス
を可能にする新しいアーキテクチャに関する。
に、本発明は、より実用的かつ、適応性のあるプログラ
マブル論理デバイス(rPLD、+ )を提供すると共
に従来よりももっと複雑なプログラマブル論理デバイス
を可能にする新しいアーキテクチャに関する。
次の参考文献は、本発明の背景となるものであるニハー
ドマン他の米国特許第4,617.479号;ハートマ
ン他の米国特許第゛4゜609.986号;ベーンスト
ラ(Veenstra)の米国特許第4,677.31
8号;ハートマン他の米国特許第4.713.792号
;バーフナ−他の米国特許第4,124.899号;カ
ブラン(Cavlan)の米国特許第4,703.20
6号;スペンサーの米国特許第3゜566.153号、
J、C,レイニンガー(Leininger) 、
rユニバーサル論理モジュールJ、IBM技術公開速報
、第13巻、第5号、1970年10月、1294−9
5頁;ロナルド R,ムノズ(Hunoz)およびチャ
ールズ E、ストラウド、「プログラマブル論理デバイ
スの自動分割J、VLSIシステム設計マガジン、19
87年10月号、74−78頁および86頁:そして、
E、ゲラティング(Goetting)他、「マルチレ
ベルのランダム論理特性を具備する0MO3の電気的に
再プログラマブルなASICJ、1986年度IBEE
の国際会議l5SCC(予稿集)。
ドマン他の米国特許第4,617.479号;ハートマ
ン他の米国特許第゛4゜609.986号;ベーンスト
ラ(Veenstra)の米国特許第4,677.31
8号;ハートマン他の米国特許第4.713.792号
;バーフナ−他の米国特許第4,124.899号;カ
ブラン(Cavlan)の米国特許第4,703.20
6号;スペンサーの米国特許第3゜566.153号、
J、C,レイニンガー(Leininger) 、
rユニバーサル論理モジュールJ、IBM技術公開速報
、第13巻、第5号、1970年10月、1294−9
5頁;ロナルド R,ムノズ(Hunoz)およびチャ
ールズ E、ストラウド、「プログラマブル論理デバイ
スの自動分割J、VLSIシステム設計マガジン、19
87年10月号、74−78頁および86頁:そして、
E、ゲラティング(Goetting)他、「マルチレ
ベルのランダム論理特性を具備する0MO3の電気的に
再プログラマブルなASICJ、1986年度IBEE
の国際会議l5SCC(予稿集)。
244頁、245頁、359頁および360頁、これら
の参考文献の全部が、ここでは引用される。
の参考文献の全部が、ここでは引用される。
プログラマブル論理集積回路のアーキテクチャに関して
、幾つかのアプローチが使用されている。これらの中で
「プログラマブルAND、固定ORJ構造(PALとし
て引用される)が上記したバーフナ−他の特許中に使用
されている。このアーキテクチャは、高速で簡単な構造
という長所がある。しかじながら、OR論理機能当り固
定数の「積項」(以下、「P項」と称する。)を有する
ため(8P項が典型的な最新のPAL積である)、およ
びこれらのP項が隣接するORゲートにより共有できな
いなめ、一般に多数のP項が無駄に使われる。また一方
では、6つと複雑な論理機能を取扱うのに8P項では十
分でない場合がある。広範囲の応用において、8P項は
十分というよりも平均してであって、なおまた、経験的
にはしばしばまだ不十分であることが示されている0例
えば、上記したムノズ等の論文中の第2図は、比較的大
きな論理機能サンプルに対する所要P項のグラフである
(ムノズ等の第2図は、ここでは実質的に第1図として
再現されている)0本発明の譲受人によってなされた同
様の研究も、概ね同様の結果に到達している:すなわち
、論理機能の大部分(50から70%のオーダで)か、
要求されるのは42項以下である。しかしながら、8P
項でも十分でない比較的重要な「裾」部分が存在する。
、幾つかのアプローチが使用されている。これらの中で
「プログラマブルAND、固定ORJ構造(PALとし
て引用される)が上記したバーフナ−他の特許中に使用
されている。このアーキテクチャは、高速で簡単な構造
という長所がある。しかじながら、OR論理機能当り固
定数の「積項」(以下、「P項」と称する。)を有する
ため(8P項が典型的な最新のPAL積である)、およ
びこれらのP項が隣接するORゲートにより共有できな
いなめ、一般に多数のP項が無駄に使われる。また一方
では、6つと複雑な論理機能を取扱うのに8P項では十
分でない場合がある。広範囲の応用において、8P項は
十分というよりも平均してであって、なおまた、経験的
にはしばしばまだ不十分であることが示されている0例
えば、上記したムノズ等の論文中の第2図は、比較的大
きな論理機能サンプルに対する所要P項のグラフである
(ムノズ等の第2図は、ここでは実質的に第1図として
再現されている)0本発明の譲受人によってなされた同
様の研究も、概ね同様の結果に到達している:すなわち
、論理機能の大部分(50から70%のオーダで)か、
要求されるのは42項以下である。しかしながら、8P
項でも十分でない比較的重要な「裾」部分が存在する。
より高いP項使用状況を達成する1つの方法は、「可変
P項分配」を用意す、ることである、基本的に、これは
、あるORゲートはほんの少ししかP項がなく(例えば
4)、そしであるものは比較的多数(例えば、12また
は16)を有するというような所要P項の混合であると
推量する1つの試みである6例えば、前記米国特許第4
,609,986号を参照のこと、これは、P項使用状
況の問題を部分的に解決するが、ソフトウェア支援業務
の複雑さの増加を意味し、何故ならば、各機能は試験さ
れなければならないし、そして次にP項資源に対する要
求に依存しながら、所要の要求を満足するために必要な
最小資源を有する特定のマクロセルを選定しなければな
らない(このプロセスは、「フィッティング」と呼ばれ
る)からである、しかしながら、たとえ可変P項分配を
備えたとしても、一般的になおまだ、多数のP項が無駄
になる。
P項分配」を用意す、ることである、基本的に、これは
、あるORゲートはほんの少ししかP項がなく(例えば
4)、そしであるものは比較的多数(例えば、12また
は16)を有するというような所要P項の混合であると
推量する1つの試みである6例えば、前記米国特許第4
,609,986号を参照のこと、これは、P項使用状
況の問題を部分的に解決するが、ソフトウェア支援業務
の複雑さの増加を意味し、何故ならば、各機能は試験さ
れなければならないし、そして次にP項資源に対する要
求に依存しながら、所要の要求を満足するために必要な
最小資源を有する特定のマクロセルを選定しなければな
らない(このプロセスは、「フィッティング」と呼ばれ
る)からである、しかしながら、たとえ可変P項分配を
備えたとしても、一般的になおまだ、多数のP項が無駄
になる。
このP項割当て問題を解決できる別の方法が、レイニン
ガーによる前記論文中に提案されている。この構造では
、2項アレイは、入力がプログラマブルであるプログラ
マブルN0RtなはNANDゲートのアレイとして見え
る。1個以上のP項を必要とする機能は、マルチレベル
NAND (又はN0R)機能になる。論理(例えば、
NAND)の各レベルは、1個のP項を持つ、このタイ
プのアレイを使用して、全く複雑な論理機能でさえも、
少しのNAND論理レベルで行うことができる。しかし
ながら、再度、幾つかの欠点がある。第1に、おそらく
、たいていの論理機能は1個以上のP項を持つであろう
ということである。これは、度々アレイを通る幾つかの
経路が要求されることを意味し、そして、このことがそ
の機能の評価を遅らせる原因になる。第2に、各P項は
アレイ入力部分にフィードバックしなければならない、
従って、P項の数が増えると、それにつれて入力線も増
加する。あまり複雑でないアレイに対してさえも、入力
信号線(時には、「ワード線」と呼ばれる)の数は、甚
だしいものになる6例えば、前記IEBBのl5SCC
論文で述べられた部分はたっな8マクロセルを有するだ
けであるが、100近いワード線を有し、−方、同様の
複雑さのPAL回路はそのわずか半分のワード線を有す
るだけである。各ワード線は、全部のP項の長さに(そ
してそれ故に宵生容量が)加わる。より大きなP項長は
、信号伝搬をより遅くする結果になる。
ガーによる前記論文中に提案されている。この構造では
、2項アレイは、入力がプログラマブルであるプログラ
マブルN0RtなはNANDゲートのアレイとして見え
る。1個以上のP項を必要とする機能は、マルチレベル
NAND (又はN0R)機能になる。論理(例えば、
NAND)の各レベルは、1個のP項を持つ、このタイ
プのアレイを使用して、全く複雑な論理機能でさえも、
少しのNAND論理レベルで行うことができる。しかし
ながら、再度、幾つかの欠点がある。第1に、おそらく
、たいていの論理機能は1個以上のP項を持つであろう
ということである。これは、度々アレイを通る幾つかの
経路が要求されることを意味し、そして、このことがそ
の機能の評価を遅らせる原因になる。第2に、各P項は
アレイ入力部分にフィードバックしなければならない、
従って、P項の数が増えると、それにつれて入力線も増
加する。あまり複雑でないアレイに対してさえも、入力
信号線(時には、「ワード線」と呼ばれる)の数は、甚
だしいものになる6例えば、前記IEBBのl5SCC
論文で述べられた部分はたっな8マクロセルを有するだ
けであるが、100近いワード線を有し、−方、同様の
複雑さのPAL回路はそのわずか半分のワード線を有す
るだけである。各ワード線は、全部のP項の長さに(そ
してそれ故に宵生容量が)加わる。より大きなP項長は
、信号伝搬をより遅くする結果になる。
結局、前記スペンサーの特許中に述べられているタイプ
のプログラマブル論理アレイ(N)LAJ)がある、た
いていのく全部でないとしても)機能は、rAND、ア
レイを通る1経路プラス、rORJアレイを通る1経路
で達成することができる。しかしながら、最も簡単な機
能でさえも、これら2アレイの遅延を要する。従って、
PALアーキテクチャと比較して、速度の点で不利(少
なくとも単純な機能に対してンである。このタイプのP
LA回路は、ANDとORアレイとの間をバッファリン
グするインタフェースが必要であるなめ、およびこの2
つのアレイをプログラムするのに必要とされる固有のも
つと複雑なプログラミング回路のために、シリコンで実
行するには、また、より複雑である。
のプログラマブル論理アレイ(N)LAJ)がある、た
いていのく全部でないとしても)機能は、rAND、ア
レイを通る1経路プラス、rORJアレイを通る1経路
で達成することができる。しかしながら、最も簡単な機
能でさえも、これら2アレイの遅延を要する。従って、
PALアーキテクチャと比較して、速度の点で不利(少
なくとも単純な機能に対してンである。このタイプのP
LA回路は、ANDとORアレイとの間をバッファリン
グするインタフェースが必要であるなめ、およびこの2
つのアレイをプログラムするのに必要とされる固有のも
つと複雑なプログラミング回路のために、シリコンで実
行するには、また、より複雑である。
従来技術のプログラマブル論理デバイスにおいて、論理
密度を増加するための主な障害は、出力機能の数におけ
る増加の「平方」で増加するアレイサイズである。全く
一般的には、全ての出力機能は入力としてアレイにまた
フィードバックする必要があるという理由から、これは
間違いないことである。しかしながら、実際上は、これ
は大幅に過剰であることが観察されている。平均して、
フィードバックされる必要のあるのは、機能の内のわず
か数個のサブセットだけである。この問題に対する1つ
の解は、1つの大きなアレイを幾つかのより小さなアレ
イに、その小さなアレイ間に機能的な伝達を備えながら
分解することである。EP1200(米国特許第4゜6
09.986号を参照のこと)、およびEP1800
(両者ともカリフォルニア州すンタクララのアルテラコ
ーポレーションから市販されている)のような従来技術
のデバイスにおいて、ブロック間のこの配線は固定方法
で成された。すなわち、幾つかのアレイブロックを備え
るデバイスにおいて、1つのアレイブロックへのローカ
ルなフィードバックと、アレイブロック間の所定固定数
の全体的なフィードバック信号とがある。このアプロー
チは、アレイ・サブブロックを適当なサイズ(ビット密
度と速度の両方の観点から)に維持するのに役立つ一方
、ブロック間の配線障害を生じる0例えばアルテラEP
1800には、12個の7リツプフロツプマクロセルを
各々有する4つのアレイブロックがある。
密度を増加するための主な障害は、出力機能の数におけ
る増加の「平方」で増加するアレイサイズである。全く
一般的には、全ての出力機能は入力としてアレイにまた
フィードバックする必要があるという理由から、これは
間違いないことである。しかしながら、実際上は、これ
は大幅に過剰であることが観察されている。平均して、
フィードバックされる必要のあるのは、機能の内のわず
か数個のサブセットだけである。この問題に対する1つ
の解は、1つの大きなアレイを幾つかのより小さなアレ
イに、その小さなアレイ間に機能的な伝達を備えながら
分解することである。EP1200(米国特許第4゜6
09.986号を参照のこと)、およびEP1800
(両者ともカリフォルニア州すンタクララのアルテラコ
ーポレーションから市販されている)のような従来技術
のデバイスにおいて、ブロック間のこの配線は固定方法
で成された。すなわち、幾つかのアレイブロックを備え
るデバイスにおいて、1つのアレイブロックへのローカ
ルなフィードバックと、アレイブロック間の所定固定数
の全体的なフィードバック信号とがある。このアプロー
チは、アレイ・サブブロックを適当なサイズ(ビット密
度と速度の両方の観点から)に維持するのに役立つ一方
、ブロック間の配線障害を生じる0例えばアルテラEP
1800には、12個の7リツプフロツプマクロセルを
各々有する4つのアレイブロックがある。
各アレイブロックからのたった4つのマクロセル出力は
、他のブロックへの全体的な入力として配線される。こ
の障害は、たとえ他の資源(フリップフロップ、I10
ビン等のような)が十分であっても、論理機能をデバイ
ス内で「フィツト」することを可能にするのに、重要な
制限となる。
、他のブロックへの全体的な入力として配線される。こ
の障害は、たとえ他の資源(フリップフロップ、I10
ビン等のような)が十分であっても、論理機能をデバイ
ス内で「フィツト」することを可能にするのに、重要な
制限となる。
前述したことを考慮して、この発明の1つの目的は、プ
ログラマブル論理デバイスに対して、より複雑なPLD
の実行を可能にするアーキテクチャを提供するにある。
ログラマブル論理デバイスに対して、より複雑なPLD
の実行を可能にするアーキテクチャを提供するにある。
この発明の他の目的は、PLDにおけるP項の利用状況
を最大にすることである。
を最大にすることである。
さらに、この発明の目的は、高速で動作することのでき
る非常に複雑なPLDを製造することである。
る非常に複雑なPLDを製造することである。
さらに、この発明の目的は、独立に、または一致して、
動作することができる複数の論理アレイブロック(rL
ABJ)を提供し、そしてこれらのアレイブロック間の
伝達を容易に可能にするプログラマブル配線アレイ(r
PIAJ)構造を提供するにある。
動作することができる複数の論理アレイブロック(rL
ABJ)を提供し、そしてこれらのアレイブロック間の
伝達を容易に可能にするプログラマブル配線アレイ(r
PIAJ)構造を提供するにある。
さらに、この発明の目的は、より単純でかつ増大した機
能性を与えるマクロセルを提供するにある。
能性を与えるマクロセルを提供するにある。
さらに、この発明の目的は、ユーザが理解し易くそして
ソフトウェアツールが支援し易い規則的な、繰返し可能
なアーキテクチャを提供するにある。
ソフトウェアツールが支援し易い規則的な、繰返し可能
なアーキテクチャを提供するにある。
さらに、この発明の目的は、LABおよびそれに結合し
たPIA構造の数を簡単に減少または増加することによ
り容易に製品系列を構成することを可能にするモジュー
ルのアーキテクチャを提供するにある。
たPIA構造の数を簡単に減少または増加することによ
り容易に製品系列を構成することを可能にするモジュー
ルのアーキテクチャを提供するにある。
さらに、この発明の目的は、比較的少ないピン数のパッ
ケージに入れられる高密度のPLDを結果的に可能にす
るのであるが、I10ピンの幾つかはボンディングされ
ないというようなボンディング・オプションのパッケー
ジを可能にすることである。
ケージに入れられる高密度のPLDを結果的に可能にす
るのであるが、I10ピンの幾つかはボンディングされ
ないというようなボンディング・オプションのパッケー
ジを可能にすることである。
本発明は、前述した全てのP項割当て問題を解決し、さ
らに、これまでに可能であったよりももっと大きなプロ
グラマブル論理デバイス(PLD)の実行を可能にする
プログラマブル配線アレイ構造を提供する0本発明の主
要な要素は以下の通りである。: 1、第3図にf&ら良く示される論理アレイブロック(
rLAB、)。
らに、これまでに可能であったよりももっと大きなプロ
グラマブル論理デバイス(PLD)の実行を可能にする
プログラマブル配線アレイ構造を提供する0本発明の主
要な要素は以下の通りである。: 1、第3図にf&ら良く示される論理アレイブロック(
rLAB、)。
2、第5図に最も良く示されるマクロセル/フリップフ
ロップブロック。
ロップブロック。
3、第3図に最も良く示されるプログラマブル配線アレ
イ(rPIAJ)。
イ(rPIAJ)。
4、第5図に最も良く示される入力/出力回路。
5、第5図に最も良く示されるクロック機能。
A、 アレイプロ・y LAB前述したように
、本発明は、P項の利用状況を増加する。たいていの機
能(例えば、どのAND、OR,NAND、まり!i
N OR,)単純な機能の他に、カウンタ、デマルチプ
レクサ、2対1および4対1マルチプレクサおよびシフ
トレジスタ)は、アレイを通る1経路で実行することが
できる。3R項またはそれ以下を必要とし、そして直接
に排他的論理和(XOR,)ゲートを利用できるもっと
複雑な機能もまた、アレイを通るなった1つの経路で直
接に実行することができる。これは、はとんどの論理設
計で見出だされる論理機能のおよそ70%を占める。追
加の積項を要求する残りの機能は、非常に複雑なNAN
D−NAND、AND−OR,0R−AND、およびN
0R−NORタイプの機能<3P項プログラマブルAN
D、固定OR,XORを組合わせて)を作り出すことが
できる「エキスパンダ12項を使用することにより実行
することができる。一般的にこの組合わせ構造の有利な
点は、論理機能の大多数がアレイを通る1経路で実行で
き(従って、最大速度を達成する)、そして最も複雑な
機能でさえ2経路で実行することができるということで
ある。
、本発明は、P項の利用状況を増加する。たいていの機
能(例えば、どのAND、OR,NAND、まり!i
N OR,)単純な機能の他に、カウンタ、デマルチプ
レクサ、2対1および4対1マルチプレクサおよびシフ
トレジスタ)は、アレイを通る1経路で実行することが
できる。3R項またはそれ以下を必要とし、そして直接
に排他的論理和(XOR,)ゲートを利用できるもっと
複雑な機能もまた、アレイを通るなった1つの経路で直
接に実行することができる。これは、はとんどの論理設
計で見出だされる論理機能のおよそ70%を占める。追
加の積項を要求する残りの機能は、非常に複雑なNAN
D−NAND、AND−OR,0R−AND、およびN
0R−NORタイプの機能<3P項プログラマブルAN
D、固定OR,XORを組合わせて)を作り出すことが
できる「エキスパンダ12項を使用することにより実行
することができる。一般的にこの組合わせ構造の有利な
点は、論理機能の大多数がアレイを通る1経路で実行で
き(従って、最大速度を達成する)、そして最も複雑な
機能でさえ2経路で実行することができるということで
ある。
B、マクロセル/フリップフロップブロック前述したA
ND−OR−XOR梢遺0出力は、フリップフロップ論
理ブロックに与える。
ND−OR−XOR梢遺0出力は、フリップフロップ論
理ブロックに与える。
アルテラBP300のような従来技術の回路(米国特許
第4,617,479号を参照のこと)において、これ
は組合わせ出力が所望の出力部に直接に印加されること
を可能にするために、フリップフロップレジスタをオプ
ション的にバイパスさせるS構を備える典型的には従来
のDフリップフロップである。ここで述べられるデバイ
スにおいては、この構造は、フリップフロップをバイパ
スすることが以前は要求されたマルチプレクサおよび受
付は制御をもはや必要としないように修正されている。
第4,617,479号を参照のこと)において、これ
は組合わせ出力が所望の出力部に直接に印加されること
を可能にするために、フリップフロップレジスタをオプ
ション的にバイパスさせるS構を備える典型的には従来
のDフリップフロップである。ここで述べられるデバイ
スにおいては、この構造は、フリップフロップをバイパ
スすることが以前は要求されたマルチプレクサおよび受
付は制御をもはや必要としないように修正されている。
古い構造の代りに、Dフリップフロップ、レベルセンシ
ティブラッチまたは組合せ機能が直接に伝搬されること
を可能にする完全なフロースルー(f low−thr
ough)デバイスとして動作する新しいフリツ170
ッグ構造が組入れられている。この新しいフリップフロ
ップに対する好適な構造が、ここでは参考文献として掲
載されているが、同時に提出され、かつ、一般的に譲渡
され、そして同時係属中の米国特許出願第190.53
0号(ゲース 1741008)に述べられている。
ティブラッチまたは組合せ機能が直接に伝搬されること
を可能にする完全なフロースルー(f low−thr
ough)デバイスとして動作する新しいフリツ170
ッグ構造が組入れられている。この新しいフリップフロ
ップに対する好適な構造が、ここでは参考文献として掲
載されているが、同時に提出され、かつ、一般的に譲渡
され、そして同時係属中の米国特許出願第190.53
0号(ゲース 1741008)に述べられている。
C,プログラマブル アレイ PIA)この発明のデ
バイスは、どの論理関数出力およびどのI10入力信号
でも、論理アレイブロック(LAB)のどれにでも入力
されることを可能にするプログラマブル配線アレイ(P
LA)の創出によって配線障害の問題を解決する。′i
!l切なこのプログラマブル配線アレイ構造でもって、
LABは機能的に便利な、モジュールの、かつ、適当な
プログラマブル要素の数を有するサイズに維持されるこ
とができる。全部の論理関数出力およびI10入力か、
PIAに取り入れられる(第3図に図示されるデバイス
の場合では、全部で180ワード線)一方、サブセット
(本デバイスの場合では24)だけが各論理アレイブロ
ックへの入力として、プログラマブルに配線される。L
ABがその様な入力を24以上要求しなければ(はとん
ど有り得ないが)、このアーキテクチャは完全に信号の
一般的な配線を可能にする。
バイスは、どの論理関数出力およびどのI10入力信号
でも、論理アレイブロック(LAB)のどれにでも入力
されることを可能にするプログラマブル配線アレイ(P
LA)の創出によって配線障害の問題を解決する。′i
!l切なこのプログラマブル配線アレイ構造でもって、
LABは機能的に便利な、モジュールの、かつ、適当な
プログラマブル要素の数を有するサイズに維持されるこ
とができる。全部の論理関数出力およびI10入力か、
PIAに取り入れられる(第3図に図示されるデバイス
の場合では、全部で180ワード線)一方、サブセット
(本デバイスの場合では24)だけが各論理アレイブロ
ックへの入力として、プログラマブルに配線される。L
ABがその様な入力を24以上要求しなければ(はとん
ど有り得ないが)、このアーキテクチャは完全に信号の
一般的な配線を可能にする。
D、入ユ乙呈去
はとんどの従来技術のプログラマブル論理デバイスにお
いては、パッケージの所定のピンは入力として、そして
その他は出力として指定される(例えば、モノリシック
メモリーズインコーホレイテッド(現在併合されカリフ
ォルニア州すニベイルのアドパンストマイクロデバイセ
ズ(rAMD」)の一部となっている)から市販される
MMI 16R8)。
いては、パッケージの所定のピンは入力として、そして
その他は出力として指定される(例えば、モノリシック
メモリーズインコーホレイテッド(現在併合されカリフ
ォルニア州すニベイルのアドパンストマイクロデバイセ
ズ(rAMD」)の一部となっている)から市販される
MMI 16R8)。
これに関する1つの改良は、出力バッファがトライステ
ート状態にあるときに、そのピンが入力として使用され
得るような、I10ピンからアレイに戻されるフィード
バック経路と共にトライステートバッファの使用であつ
た(前述しなバーフナ−他の特許を参照のこと)、この
機構は、ピン資源の使用に柔軟性を与える。しかしなが
ら、I10バッファがトライステート状態でかつその連
結されたピンが入力として使用されているときには、そ
の連結された出力マクロセルか失われる。これは、貴重
な資源の無駄になる。この問題に対する1つの解は、ア
ルテラEP1800の所定ピンに見られるような「デュ
アルフィードバックjを用意することである。デュアル
フィードバックは、I10ビンおよびその連結された論
理マクロセルの両方からのフィードバック経路を与える
。従って、出力バッファがトライステート状態であると
きでも、そのI10ピンは入力として使用されることが
できると共にマクロセル資源はなお「埋込みJレジスタ
として使用されることができる0本デバイスでは、この
機構は、I10ピンフィードバックが直接にアレイには
入らずに、むしろPIAへの入力であるという点におい
て、さらに改良されている。従って、I10入力線はL
ABのどこでもあるいは全てに行くことができ、一方、
同時に論理マンロセル機能は、(1)それ自身のLAB
へのフィードバックとしてローカルに、そして(2)P
IAを介して全体的に、使用されることができる。
ート状態にあるときに、そのピンが入力として使用され
得るような、I10ピンからアレイに戻されるフィード
バック経路と共にトライステートバッファの使用であつ
た(前述しなバーフナ−他の特許を参照のこと)、この
機構は、ピン資源の使用に柔軟性を与える。しかしなが
ら、I10バッファがトライステート状態でかつその連
結されたピンが入力として使用されているときには、そ
の連結された出力マクロセルか失われる。これは、貴重
な資源の無駄になる。この問題に対する1つの解は、ア
ルテラEP1800の所定ピンに見られるような「デュ
アルフィードバックjを用意することである。デュアル
フィードバックは、I10ビンおよびその連結された論
理マクロセルの両方からのフィードバック経路を与える
。従って、出力バッファがトライステート状態であると
きでも、そのI10ピンは入力として使用されることが
できると共にマクロセル資源はなお「埋込みJレジスタ
として使用されることができる0本デバイスでは、この
機構は、I10ピンフィードバックが直接にアレイには
入らずに、むしろPIAへの入力であるという点におい
て、さらに改良されている。従って、I10入力線はL
ABのどこでもあるいは全てに行くことができ、一方、
同時に論理マンロセル機能は、(1)それ自身のLAB
へのフィードバックとしてローカルに、そして(2)P
IAを介して全体的に、使用されることができる。
このように、I10ビン機能は、効果的に論理アレイか
ら切り離される。このことが、これまでよりもより実用
的でしかもより柔軟性を与える。
ら切り離される。このことが、これまでよりもより実用
的でしかもより柔軟性を与える。
E、ム三ヱヱ11
一般に、PLDにおけるレジスタ機能は、同期式(例え
ば、MMI 16R8を参照のこと)又は非同期式(
MMI 2QRA10を参照のこと)のどちらか一方
でクロックされる。大部分のシステムでは、両方のタイ
プの能力に対する要求がある。この問題に対する1つの
解は、アルテラEP600、EP900およびEP18
QQで使用されている構造である。これらのデバイスで
は、ユーザが同期式(全体的な)クロック信号または「
非同期式」 (ローカルなP項)クロックのいずれか一
方を選択1;ることが可能なマルチプレクサが提供され
ている。この選択は、1つのマクロセルずつを基準にし
て実行することができる。しかしながら、このマルチプ
レクサ構造はデバイスの複雑さを増し、そして選択する
ために必要な付加回路はクロック信号の遅延を増加する
0本発明のデバイスでは、ローカル2項とともに「全体
的な」同期式クロックをゲーティングする単一クロック
が可能な改良アプローチが採られている。同期式クロッ
クが所望ならば、そのときには非同期式27722項は
常にローであるようにプログラミングされる。これは、
全体的なりロック信号がフリップフロップを通過するこ
とを可能にする。非同期式クロックが所望ならば、全体
的なりロック信号は強制的に(再度プログラミングによ
り)ローにされ、そしてローカルクロックのP項はフリ
ップフロップをクロックするために通過することが可能
になる。
ば、MMI 16R8を参照のこと)又は非同期式(
MMI 2QRA10を参照のこと)のどちらか一方
でクロックされる。大部分のシステムでは、両方のタイ
プの能力に対する要求がある。この問題に対する1つの
解は、アルテラEP600、EP900およびEP18
QQで使用されている構造である。これらのデバイスで
は、ユーザが同期式(全体的な)クロック信号または「
非同期式」 (ローカルなP項)クロックのいずれか一
方を選択1;ることが可能なマルチプレクサが提供され
ている。この選択は、1つのマクロセルずつを基準にし
て実行することができる。しかしながら、このマルチプ
レクサ構造はデバイスの複雑さを増し、そして選択する
ために必要な付加回路はクロック信号の遅延を増加する
0本発明のデバイスでは、ローカル2項とともに「全体
的な」同期式クロックをゲーティングする単一クロック
が可能な改良アプローチが採られている。同期式クロッ
クが所望ならば、そのときには非同期式27722項は
常にローであるようにプログラミングされる。これは、
全体的なりロック信号がフリップフロップを通過するこ
とを可能にする。非同期式クロックが所望ならば、全体
的なりロック信号は強制的に(再度プログラミングによ
り)ローにされ、そしてローカルクロックのP項はフリ
ップフロップをクロックするために通過することが可能
になる。
クロック選択(すなわち、非同期式対同期式)は、LA
Bごとを基準になされる。この構造は、クロック式マル
チグレクサおよびそのための制御を完全に排除する。こ
の新しい構造は、より単純でしかもより高速である。
Bごとを基準になされる。この構造は、クロック式マル
チグレクサおよびそのための制御を完全に排除する。こ
の新しい構造は、より単純でしかもより高速である。
この発明のそれ以上の特徴、性質および利点は、添付図
面および次の本発明の詳細な説明からもっと明瞭になろ
う。
面および次の本発明の詳細な説明からもっと明瞭になろ
う。
第3図は、本発明に従って構築されたプログラマブル論
理デバイス10の実施例を示す全体ブロック図である。
理デバイス10の実施例を示す全体ブロック図である。
この図に示される主な構成要素は、「高速人力」30、
I10バッド40.論理アレイブーロック(BLK)5
0及びプログラマブル配線アレイ(PIA)ブロック6
0である。
I10バッド40.論理アレイブーロック(BLK)5
0及びプログラマブル配線アレイ(PIA)ブロック6
0である。
チップ10への入力信号は、高速人力30又はI10入
力40のいずれかから到来する。
力40のいずれかから到来する。
高速入力30は、ライン31を介してLAB50の全部
に配線される。これらの信号は、高速入力パッドに現れ
た信号の正(true)と相補極性との両方を与えるバ
ッファ57を介してLABのアレイ部分へ駆動される。
に配線される。これらの信号は、高速入力パッドに現れ
た信号の正(true)と相補極性との両方を与えるバ
ッファ57を介してLABのアレイ部分へ駆動される。
これらのラインは、PIAブロック60を介してLAB
に間接的に進むI10入力40に対比して、LABに直
接的に進むため高速入力と呼ばれる。これは、l100
: 7 (8つの同様のI10パッドを代表する)と
表示されたパッドからバッファ42への次の代表的な信
号ライン41によって知ることができる。この信号はバ
ッファ42により適当にバッファされた後、ライン43
に沿ってPIAへ駆動される。PIAワード線4線上3
線項ライン(interconnect term 1
ine)61との交点におけるプログラマブル素子63
によってI10バッド40の1つで生じた信号は、配線
項61を介してバッファ58までどのLAB50にも配
線され、それから正/相補LABワード線バッファ57
へ送られる。この経路を介してLABへ伝搬する信号は
、PIAを通るために追加時間がかかる。それ故に、こ
れらの信号は、前述したようにLABに直接進む「高速
」入力線31よりも「遅いj、これらの2つの異なる経
路を用意した理由を、順を追って説明する。
に間接的に進むI10入力40に対比して、LABに直
接的に進むため高速入力と呼ばれる。これは、l100
: 7 (8つの同様のI10パッドを代表する)と
表示されたパッドからバッファ42への次の代表的な信
号ライン41によって知ることができる。この信号はバ
ッファ42により適当にバッファされた後、ライン43
に沿ってPIAへ駆動される。PIAワード線4線上3
線項ライン(interconnect term 1
ine)61との交点におけるプログラマブル素子63
によってI10バッド40の1つで生じた信号は、配線
項61を介してバッファ58までどのLAB50にも配
線され、それから正/相補LABワード線バッファ57
へ送られる。この経路を介してLABへ伝搬する信号は
、PIAを通るために追加時間がかかる。それ故に、こ
れらの信号は、前述したようにLABに直接進む「高速
」入力線31よりも「遅いj、これらの2つの異なる経
路を用意した理由を、順を追って説明する。
典型的なLAB50を、もっと詳細に説明する。このア
ーキテクチャでは、望マしいと見なされる程多くのLA
Bが有り得る。gAJえば、今日までに成された種々の
好適な実施例では、我々は4個あるいは8個のLABの
いずれかを使用した。
ーキテクチャでは、望マしいと見なされる程多くのLA
Bが有り得る。gAJえば、今日までに成された種々の
好適な実施例では、我々は4個あるいは8個のLABの
いずれかを使用した。
各LAB50は、マクロセル51およびエキスパンダ5
2からなる。LABへの入力は、バッファ57を介する
高速入力、配線子61を介しバッファ58と57までの
PIA入力、マクロセル出力からバッファ54と57を
介するフィードバック環(feedback tern
+s )、およびバッファ55と56を介するエキスパ
ンダフィードバック環により与えられる。2つのタイプ
のマクロセルが用意される。その唯一の相違点は、マク
ロセル1から8までは出力バッファ53(出力ドライス
テート制御を与えるそれらに連結されな出力イネーブル
(OE)信号110をプラスして)を含むことだけであ
る。出力バッファ53は、選択的にその連結されたマク
ロセル出力をI1010個ン40に印加する。マクロセ
ル9から16までは連結された出力バッファを持たない
ので、ときどき「埋込み」マクロセルとして扱われる。
2からなる。LABへの入力は、バッファ57を介する
高速入力、配線子61を介しバッファ58と57までの
PIA入力、マクロセル出力からバッファ54と57を
介するフィードバック環(feedback tern
+s )、およびバッファ55と56を介するエキスパ
ンダフィードバック環により与えられる。2つのタイプ
のマクロセルが用意される。その唯一の相違点は、マク
ロセル1から8までは出力バッファ53(出力ドライス
テート制御を与えるそれらに連結されな出力イネーブル
(OE)信号110をプラスして)を含むことだけであ
る。出力バッファ53は、選択的にその連結されたマク
ロセル出力をI1010個ン40に印加する。マクロセ
ル9から16までは連結された出力バッファを持たない
ので、ときどき「埋込み」マクロセルとして扱われる。
どちらの場合でも全てのマクロセルは、マクロセルによ
り生成された信号を受は取り、その信号をそれ自身のL
ABに与え(前述したように)そしてPIAワード線6
2をもまた駆動するバッファ54を有する。
り生成された信号を受は取り、その信号をそれ自身のL
ABに与え(前述したように)そしてPIAワード線6
2をもまた駆動するバッファ54を有する。
第3図に示される好適な実施例では、各LAB50は、
16個のマクロセル、32個のエキスパンダ、8個の高
速入力及びPIAの配線子からの24個のアレイ入力を
有する。
16個のマクロセル、32個のエキスパンダ、8個の高
速入力及びPIAの配線子からの24個のアレイ入力を
有する。
各LABはまた、多数のトライステート出力ドライバ5
3ニゲループA、B、HおよびGと表示されたLABの
場合には8個のドライバ53、そしてグループC,D、
FおよびEと表示されたLABの場合には5個のドライ
バ53を有する。我々は、この特に示された実施例に対
してはこれらの選択が最適であると信じているが、他の
選択もこの発明の範囲と精神とに反することなく実行す
ることができる。例えば、別の実施例ではく第7図に示
される)、それぞれ7個のトライステートドライバを有
する4個のLABがある。さらに、第7図に示されるチ
ップは、8個の専用入力と4個の電力/接地ピンを有す
る。
3ニゲループA、B、HおよびGと表示されたLABの
場合には8個のドライバ53、そしてグループC,D、
FおよびEと表示されたLABの場合には5個のドライ
バ53を有する。我々は、この特に示された実施例に対
してはこれらの選択が最適であると信じているが、他の
選択もこの発明の範囲と精神とに反することなく実行す
ることができる。例えば、別の実施例ではく第7図に示
される)、それぞれ7個のトライステートドライバを有
する4個のLABがある。さらに、第7図に示されるチ
ップは、8個の専用入力と4個の電力/接地ピンを有す
る。
次に、PIAブロック60について、第3図を参照しな
がら説明する。このPIAは、110入カビン40から
どのLABへも、そしてどのLABマクロセル出力から
他のどのLABへもプログラマブルに信号を配線するた
めの機構を提供する。PIAは、ワード線43と62お
よびビット線61を含む、このビット線はまた、第3図
において「配線子」と表示されて、いる、この示された
好適な実施例においては、I10ラインから来る52本
のワード線43があり、そしてマクロセルバッファ54
から駆動される128本のワード線62がある。配線子
61は、ワード線と直交している。ワード線とビット線
との交点には、ある状態にプログラムされたときにはそ
の関連したワード線とビット線との間の接続を行い、別
の状態にプログラムされたときにはその様な接続を行わ
ないプログラマブル素子63がある。好適な実施例にお
いては、プログラマブル素子はEPROMトランジスタ
である。しかしながら、EEPROMEPROMトラン
ジスタ、アンチ・フユーズまたは他の同様の素子のよう
な他のタイプのプログラマブル素子を、この発明の範囲
と精神とに反することなく使用することができる。示さ
れた実施例には、各LAB50に供給する24の配線子
61がある。再度、この数は、第3図に示されるデバイ
スに対する最適数に関する1つの評価値であるが、それ
より多くても少なくても所望ならば使用することができ
る。従って、全体のPIA(すなわち、PIAブロック
60の全部をまとめて)は、180本のワード線と19
2本のビット線(24本のビット線の8グループ)を有
するプログラマブルアレイである。
がら説明する。このPIAは、110入カビン40から
どのLABへも、そしてどのLABマクロセル出力から
他のどのLABへもプログラマブルに信号を配線するた
めの機構を提供する。PIAは、ワード線43と62お
よびビット線61を含む、このビット線はまた、第3図
において「配線子」と表示されて、いる、この示された
好適な実施例においては、I10ラインから来る52本
のワード線43があり、そしてマクロセルバッファ54
から駆動される128本のワード線62がある。配線子
61は、ワード線と直交している。ワード線とビット線
との交点には、ある状態にプログラムされたときにはそ
の関連したワード線とビット線との間の接続を行い、別
の状態にプログラムされたときにはその様な接続を行わ
ないプログラマブル素子63がある。好適な実施例にお
いては、プログラマブル素子はEPROMトランジスタ
である。しかしながら、EEPROMEPROMトラン
ジスタ、アンチ・フユーズまたは他の同様の素子のよう
な他のタイプのプログラマブル素子を、この発明の範囲
と精神とに反することなく使用することができる。示さ
れた実施例には、各LAB50に供給する24の配線子
61がある。再度、この数は、第3図に示されるデバイ
スに対する最適数に関する1つの評価値であるが、それ
より多くても少なくても所望ならば使用することができ
る。従って、全体のPIA(すなわち、PIAブロック
60の全部をまとめて)は、180本のワード線と19
2本のビット線(24本のビット線の8グループ)を有
するプログラマブルアレイである。
第4図は、1つのLAB50とそれに連結されたPIA
60を示すブロック図である。
60を示すブロック図である。
この図は、概念的に、LABおよびPIAとやり取りす
る信号配線を示す、LABに入っている線は、8x2=
16ライン(正および相補信号)の1つのグループとし
て示される高速入力570.24X2=48ライン(正
および相補信号)の1つのグループとして示される配線
項580、合計して16X2=32ライン(正および相
補信号)の2つのグループとして示されるマク゛ロセル
フィードバック線590および32ライン(単一の極性
のみ)の1つのグループとして示される「エキスパンダ
」フィードバック線560である。
る信号配線を示す、LABに入っている線は、8x2=
16ライン(正および相補信号)の1つのグループとし
て示される高速入力570.24X2=48ライン(正
および相補信号)の1つのグループとして示される配線
項580、合計して16X2=32ライン(正および相
補信号)の2つのグループとして示されるマク゛ロセル
フィードバック線590および32ライン(単一の極性
のみ)の1つのグループとして示される「エキスパンダ
」フィードバック線560である。
これは、実施例に示される各LABに対して合計128
ワード線となる。各LABには、152ビツト線(P項
)がある、これらは、第5図の議論において、詳細に説
明する。第4図に示されるのは、第3図において53と
表示された出力バッファに行く信号530と531のグ
ループである。ライン530はマクロセルから出力バッ
ファへのデータに対する経路を提供し、ライン531は
ORP項からの出力イネーブル(OE)信号に対する経
路を提供する。このLABに連結されたPIAブロック
60は、前述したように、180本のワード線と24本
のビット線を有するとして示される。
ワード線となる。各LABには、152ビツト線(P項
)がある、これらは、第5図の議論において、詳細に説
明する。第4図に示されるのは、第3図において53と
表示された出力バッファに行く信号530と531のグ
ループである。ライン530はマクロセルから出力バッ
ファへのデータに対する経路を提供し、ライン531は
ORP項からの出力イネーブル(OE)信号に対する経
路を提供する。このLABに連結されたPIAブロック
60は、前述したように、180本のワード線と24本
のビット線を有するとして示される。
次に、第5図を参照しながら、マクロセルの中の1つを
もっと詳細に見てみる。この場合、1個のI10バッフ
ァ53と共に示される。もし埋込みマクロセルとするの
であれば、その相違点く少なくとも図としては)は、出
力バッファ53、OE P項梢造(101゜103.
110)およびI10ピン40がないことだけである。
もっと詳細に見てみる。この場合、1個のI10バッフ
ァ53と共に示される。もし埋込みマクロセルとするの
であれば、その相違点く少なくとも図としては)は、出
力バッファ53、OE P項梢造(101゜103.
110)およびI10ピン40がないことだけである。
プログラマブルアレイは、ワード線102とビット線1
01との交点として示される。参照符号51は第3図に
おける「マクロセル」と表示された部分を示し、参照符
号52は第3図における「エキスパンダ」と表示された
部分を示す、実際には、チップの物理的なレイアウトは
、便宜上、各マクロセルのP項と共に好適には2つのエ
キスパンダ2項にグループ分けされる。第5図の説明に
おいて、「マクロセル」という語は、P項(2つのエキ
スパンダ2項を含んで)とその連結された論理ゲート1
03−107、フリップフロップ123、そして、存在
する場合には出力バッファ53の集まり全体を述べるた
めに使用する。
01との交点として示される。参照符号51は第3図に
おける「マクロセル」と表示された部分を示し、参照符
号52は第3図における「エキスパンダ」と表示された
部分を示す、実際には、チップの物理的なレイアウトは
、便宜上、各マクロセルのP項と共に好適には2つのエ
キスパンダ2項にグループ分けされる。第5図の説明に
おいて、「マクロセル」という語は、P項(2つのエキ
スパンダ2項を含んで)とその連結された論理ゲート1
03−107、フリップフロップ123、そして、存在
する場合には出力バッファ53の集まり全体を述べるた
めに使用する。
このマクロセルには、10個の2項101が有る。各P
項は、この128本のワード線102(前述した)から
入力を受信する。各ワード線と各ビット線との交点には
、プログラマブル素子(PIAにおける素子63と同様
の)が有る。これらの素子をプログラミングすることに
よって、どのワード線変数でもAND論理機能を形成す
ることができる。これは米国特許第4,617.479
号に述べられており、ここでは繰り返さない、各P項に
より生成された正しい論理結果は、アクティブ・ローの
ANDゲート103又はNORゲート104としていず
れか一方で表現される1本発明の範囲と精神とに反する
ことなく、当業者は他の表現もできることは理解されよ
う、例えば、反対の極性のワード線が入力として使用さ
れることに注目する場合、アクティブ・ハイのANDゲ
ートを使用でき、それにより同じ論理結果を達成できる
。
項は、この128本のワード線102(前述した)から
入力を受信する。各ワード線と各ビット線との交点には
、プログラマブル素子(PIAにおける素子63と同様
の)が有る。これらの素子をプログラミングすることに
よって、どのワード線変数でもAND論理機能を形成す
ることができる。これは米国特許第4,617.479
号に述べられており、ここでは繰り返さない、各P項に
より生成された正しい論理結果は、アクティブ・ローの
ANDゲート103又はNORゲート104としていず
れか一方で表現される1本発明の範囲と精神とに反する
ことなく、当業者は他の表現もできることは理解されよ
う、例えば、反対の極性のワード線が入力として使用さ
れることに注目する場合、アクティブ・ハイのANDゲ
ートを使用でき、それにより同じ論理結果を達成できる
。
各P項の目的は、次の通りである。
OEと表示されたP項は、その連結されな出力バッファ
53に対する出力イネーブルとして使用される。これが
埋込みマクロセルである場合には、このビット線はない
、SE’T’Nは、フリップフロップ123のプリセッ
トを制御するために使用される0次の3つの項PO1P
1およびP2は、出力115にて論理積和を生成するO
Rゲートに供給する。ゲート105と共にこのP項の集
合は、米国特許筒4,124,899号に述べられてい
る「プログラマブルAND、固定OR,機能を形成する
。INVと表示された項は、XORゲート107に対す
る「反転制御」として使用される。これは、ライン12
1において反転された積和機能を生成することを可能に
する。実現し得る可能な機能数を拡張するようなことは
、当業者により理解されよう4反転された積和オプショ
ン用のスタティック制御として動作するのに加えて、こ
のINV項はXORゲート107への直接入力として「
動的に」使用することができる1例えば、(1)AND
−OR機能でのAND関数の排他的論理和、(2)OR
−AND機能でのOR関数の排他的論理和、(3)AN
D−OR機能でのOR関数の排他的論理和、(4)OR
−AND機能でのAND関数の排他的論理和、に分解さ
れ得るどの論理関数も、アレイを通過する1経路で直接
に実行されることができる。(これは第8a図と第8C
図において、詳細に示される;第8a図におけるドル記
号は、排他的論理和関数を表す。)ACLKは、ゲート
106とゲート109および108と共にフリップフロ
ップ123に対する「非同期式」クロック信号を生成す
るために使用される。CLEARNは、フリップフロッ
プ123の「クリア」ラインを制御するために使用され
る。EXPIおよびEXP2は、「エキスパンダ」P項
である。各エキスパンダ52は、好適にはたった1個の
P項を含むということに注意されたい。
53に対する出力イネーブルとして使用される。これが
埋込みマクロセルである場合には、このビット線はない
、SE’T’Nは、フリップフロップ123のプリセッ
トを制御するために使用される0次の3つの項PO1P
1およびP2は、出力115にて論理積和を生成するO
Rゲートに供給する。ゲート105と共にこのP項の集
合は、米国特許筒4,124,899号に述べられてい
る「プログラマブルAND、固定OR,機能を形成する
。INVと表示された項は、XORゲート107に対す
る「反転制御」として使用される。これは、ライン12
1において反転された積和機能を生成することを可能に
する。実現し得る可能な機能数を拡張するようなことは
、当業者により理解されよう4反転された積和オプショ
ン用のスタティック制御として動作するのに加えて、こ
のINV項はXORゲート107への直接入力として「
動的に」使用することができる1例えば、(1)AND
−OR機能でのAND関数の排他的論理和、(2)OR
−AND機能でのOR関数の排他的論理和、(3)AN
D−OR機能でのOR関数の排他的論理和、(4)OR
−AND機能でのAND関数の排他的論理和、に分解さ
れ得るどの論理関数も、アレイを通過する1経路で直接
に実行されることができる。(これは第8a図と第8C
図において、詳細に示される;第8a図におけるドル記
号は、排他的論理和関数を表す。)ACLKは、ゲート
106とゲート109および108と共にフリップフロ
ップ123に対する「非同期式」クロック信号を生成す
るために使用される。CLEARNは、フリップフロッ
プ123の「クリア」ラインを制御するために使用され
る。EXPIおよびEXP2は、「エキスパンダ」P項
である。各エキスパンダ52は、好適にはたった1個の
P項を含むということに注意されたい。
出願人等は、種々の可能性のあるアーキテクチャに関し
て、最も良く使用される論理機能を研究してきた。特に
、PO,PL、P2、ORゲート105およびXORゲ
ート107のAND−OR−XORm造が、ORゲート
105に供給する3ANDのP項以下(例えば、2AN
DのP項)と、ORゲートニ供給する3ANDの2項以
上(第2図の従来技術のマクロセルにおいて使用される
ような82項まで)の両方の場合について解析された。
て、最も良く使用される論理機能を研究してきた。特に
、PO,PL、P2、ORゲート105およびXORゲ
ート107のAND−OR−XORm造が、ORゲート
105に供給する3ANDのP項以下(例えば、2AN
DのP項)と、ORゲートニ供給する3ANDの2項以
上(第2図の従来技術のマクロセルにおいて使用される
ような82項まで)の両方の場合について解析された。
。
機能の種類は、次のものを含めた:加算器、比較器、カ
ウンタ、デコーダ、デマルチプレクサ、パリティ発生器
およびシフトレジスタ。
ウンタ、デコーダ、デマルチプレクサ、パリティ発生器
およびシフトレジスタ。
この研究の目的は、第2図の従来技術のアーキテクチャ
と比較して本発明のアーキテクチャを評価することであ
った。この新しいアーキテクチャは、単一P項「エキス
パンダ」を備えた、3個のプログラマブルAND、1個
の固定ORおよび1個のXORの組合わせである。この
アーキテクチャは、第2図に示される従来技術の構造と
前述したゲラティング他の参考文献に提案されている単
一P項アーキテクチャとの両方に対して優れているもの
と信じる。この研究はこのことを確証し、そして幾つか
の他の重要な結論に達した。ORゲートに供給する3個
のP項以下を有するものは、カウンタおよびシフトレジ
スタを実行する際には非常に制限されることが判明した
。
と比較して本発明のアーキテクチャを評価することであ
った。この新しいアーキテクチャは、単一P項「エキス
パンダ」を備えた、3個のプログラマブルAND、1個
の固定ORおよび1個のXORの組合わせである。この
アーキテクチャは、第2図に示される従来技術の構造と
前述したゲラティング他の参考文献に提案されている単
一P項アーキテクチャとの両方に対して優れているもの
と信じる。この研究はこのことを確証し、そして幾つか
の他の重要な結論に達した。ORゲートに供給する3個
のP項以下を有するものは、カウンタおよびシフトレジ
スタを実行する際には非常に制限されることが判明した
。
試験された他の機能の全部に対して、ORゲートに供給
する32項はほとんどORに供給する42項と常に同じ
であった。(どちらの場合でも、追加のBLIVのP項
とXORゲート107とがあることを仮定したときにの
み、これは真実である。)従来技術の8P項アーキテク
チャは、非常に限定された機能グループ(例えば、4人
力以上を有するマルチプレクサ)に対してのみ優れてい
る。この研究は、マクロセル当り約2個のエキスパンダ
を有することが、多くのP項を要求する、より少ない共
通機能を収容するのに十分すぎることをもまた証明した
。
する32項はほとんどORに供給する42項と常に同じ
であった。(どちらの場合でも、追加のBLIVのP項
とXORゲート107とがあることを仮定したときにの
み、これは真実である。)従来技術の8P項アーキテク
チャは、非常に限定された機能グループ(例えば、4人
力以上を有するマルチプレクサ)に対してのみ優れてい
る。この研究は、マクロセル当り約2個のエキスパンダ
を有することが、多くのP項を要求する、より少ない共
通機能を収容するのに十分すぎることをもまた証明した
。
この新しいアーキテクチャにおいては、工キスパンダ5
2が重要な役割を演じる。その名前の意味するように、
これらのP項は拡張可能である。すなわち、それらは、
3P項制限以内にフィツトすることのない(より少ない
共通の)8!能の実行を可能にする(例えば、8対1マ
ルチプレクサは、9エキスパンダにフィツトされること
ができる)、LAB中のどこでもエキス8272項は、
これらのもつと′M、雑な機能要素を形成するために使
用でき、そして次に、これらのP項の出力は池のP項(
典型的には、固定ORゲート105に供給するP項の中
の1つ) (例えば、第8f図を参照のこと)を用いて
結合される。エキス8272項で形成される機能は、I
NV、ACLK、5ETN、CLEARNまたはOEの
ような単一のP頂上の他のエキスパンダに供給するため
にも使用されることができる。また度々、多くの論理関
数に使用できる共通のP項もある。これらの共通のP項
は、エキスパンダにより形成され、そして次に、要求さ
れる関数(プログラマブルAND、固定OR部分におい
て実行されそうな)に供給されることができる。第8e
図は、エキス8272項を使用して形成できると共に、
別のP項(典型的には、これは固定ORゲートに供給す
るP項であろう)を使用して結合し直せる式に因数分解
されることが可能な、3P項以上を必要とする論理式の
一例を示す。第8e図において、オリジナルの式は、2
個の因数が2個のエキスパンダにおいて実行され、そし
て次に、固定ORゲートに供給するP項の中の1つにお
いて式の残りと結合されるような因数に因数分解されて
いる。
2が重要な役割を演じる。その名前の意味するように、
これらのP項は拡張可能である。すなわち、それらは、
3P項制限以内にフィツトすることのない(より少ない
共通の)8!能の実行を可能にする(例えば、8対1マ
ルチプレクサは、9エキスパンダにフィツトされること
ができる)、LAB中のどこでもエキス8272項は、
これらのもつと′M、雑な機能要素を形成するために使
用でき、そして次に、これらのP項の出力は池のP項(
典型的には、固定ORゲート105に供給するP項の中
の1つ) (例えば、第8f図を参照のこと)を用いて
結合される。エキス8272項で形成される機能は、I
NV、ACLK、5ETN、CLEARNまたはOEの
ような単一のP頂上の他のエキスパンダに供給するため
にも使用されることができる。また度々、多くの論理関
数に使用できる共通のP項もある。これらの共通のP項
は、エキスパンダにより形成され、そして次に、要求さ
れる関数(プログラマブルAND、固定OR部分におい
て実行されそうな)に供給されることができる。第8e
図は、エキス8272項を使用して形成できると共に、
別のP項(典型的には、これは固定ORゲートに供給す
るP項であろう)を使用して結合し直せる式に因数分解
されることが可能な、3P項以上を必要とする論理式の
一例を示す。第8e図において、オリジナルの式は、2
個の因数が2個のエキスパンダにおいて実行され、そし
て次に、固定ORゲートに供給するP項の中の1つにお
いて式の残りと結合されるような因数に因数分解されて
いる。
オリジナルの式は:
論理式” A * D * X * Y * + A
* E * X * Y+B*D*X*Y*+B*E*
X*Y +C*D*X*Y*+C*E*X*Y この式は、因数分解することができ、次のように書き直
すことがきる; 論理式= (X*Y)* (A十B十〇)* (D(
−E) 共通因子X*Yは固定ORゲートに供給するP頂上で形
成され、一方、残りの因子(A十B+C)と(D+E)
は2個のエキスパンダの各上に形成されると共にX*Y
項を含むP項に供給される。この例では、実行するため
に6個のP項を必要とされた式が、今や3個のP項にす
ることができる0式(AfB十〇)または式(D+E)
のどちらかが、他の単一または複数のマクロセルにより
要求されると更に仮定する。エキスパンダP頂上に形成
されるこれらの同じ式は、それらのほかのマクロセルに
よって再度使用されることができる。
* E * X * Y+B*D*X*Y*+B*E*
X*Y +C*D*X*Y*+C*E*X*Y この式は、因数分解することができ、次のように書き直
すことがきる; 論理式= (X*Y)* (A十B十〇)* (D(
−E) 共通因子X*Yは固定ORゲートに供給するP頂上で形
成され、一方、残りの因子(A十B+C)と(D+E)
は2個のエキスパンダの各上に形成されると共にX*Y
項を含むP項に供給される。この例では、実行するため
に6個のP項を必要とされた式が、今や3個のP項にす
ることができる0式(AfB十〇)または式(D+E)
のどちらかが、他の単一または複数のマクロセルにより
要求されると更に仮定する。エキスパンダP頂上に形成
されるこれらの同じ式は、それらのほかのマクロセルに
よって再度使用されることができる。
従って、エキスパンダ上に生成される式は、ワード線入
力としてエキスパンダの出力を有するマクロセルの全部
に渡って使用されることが可能である。このことは、再
び、貴重な2項資源の総合的な節約を招く結果となる。
力としてエキスパンダの出力を有するマクロセルの全部
に渡って使用されることが可能である。このことは、再
び、貴重な2項資源の総合的な節約を招く結果となる。
本発明のP]W構造にフィツトできる種々のタイプの論
理関数の例が、第8a図乃至第8g図に示される。ラッ
チは、なった2個のエキスパンダを必要とするだけであ
る。この構造は、第8h図に示される。
理関数の例が、第8a図乃至第8g図に示される。ラッ
チは、なった2個のエキスパンダを必要とするだけであ
る。この構造は、第8h図に示される。
さて、第5図に戻り、XORゲー+−107は、ORゲ
ート105およびP項INVか、ら入力を受取る。ライ
ン116上の論理信号が0である場合には、その時は、
XORゲート107の出力(ライン121)は入力11
5と同じ論理値を有するということを、当業者は理解す
るであろう、これに対して、ライン116が1である場
合には、その時は121は115の反転論理となる。反
転された積和機能または正または逆の和積機能を可能に
することに加えて、123のようなりフリップフロップ
と共に、この構造は、T、J−におよびR−3のような
他のタイプのフリップフロップをエミュレートすること
も可能である。
ート105およびP項INVか、ら入力を受取る。ライ
ン116上の論理信号が0である場合には、その時は、
XORゲート107の出力(ライン121)は入力11
5と同じ論理値を有するということを、当業者は理解す
るであろう、これに対して、ライン116が1である場
合には、その時は121は115の反転論理となる。反
転された積和機能または正または逆の和積機能を可能に
することに加えて、123のようなりフリップフロップ
と共に、この構造は、T、J−におよびR−3のような
他のタイプのフリップフロップをエミュレートすること
も可能である。
アレイ論理とXORゲートを使用した種々のフリップフ
ロップのエミューレーションは、米国特許第4,677
.318号の課題である、ANDアレイとしてエキスパ
ンダ2項を、そしてORアレイとしてORゲート105
に供給するP項を使用する際には、このINV信号11
6は論理1にセットされる必要がある。
ロップのエミューレーションは、米国特許第4,677
.318号の課題である、ANDアレイとしてエキスパ
ンダ2項を、そしてORアレイとしてORゲート105
に供給するP項を使用する際には、このINV信号11
6は論理1にセットされる必要がある。
フリップフロップブロック123は、アクティブ・ロー
のプリセット(P)とクリア(C)とを有する簡単なり
フリップフロッグに見える。しかしながら、これはマク
ロセルの図の単純化がなされている。第9図は、構成要
素123の全機能を説明する真理値表である。P=C=
1である場合には、その時は、123はエツジトリガー
ド・フリップフロップであることに注意されない、CL
Kの立ち上かりエツジで(第5図中のライン122)、
D入力121にあるデータは何でも、Q出力124に伝
達される。Pが0でCが1である場合には、その時は、
Q出力はCLKまたはDの状態に依存せず強制的に1と
なる。Cが0でPが1である場合には、Q出力はCLK
またはDの状態に依存せず強制的に0となる。
のプリセット(P)とクリア(C)とを有する簡単なり
フリップフロッグに見える。しかしながら、これはマク
ロセルの図の単純化がなされている。第9図は、構成要
素123の全機能を説明する真理値表である。P=C=
1である場合には、その時は、123はエツジトリガー
ド・フリップフロップであることに注意されない、CL
Kの立ち上かりエツジで(第5図中のライン122)、
D入力121にあるデータは何でも、Q出力124に伝
達される。Pが0でCが1である場合には、その時は、
Q出力はCLKまたはDの状態に依存せず強制的に1と
なる。Cが0でPが1である場合には、Q出力はCLK
またはDの状態に依存せず強制的に0となる。
当業者には、p=c=oの場合は禁止される条件であり
不定である。しかしながら、フリップフロップ123に
対しては、p=c=。
不定である。しかしながら、フリップフロップ123に
対しては、p=c=。
の場合、第9図に示されるようにフリップフロップは再
定義される。従って、それは「フロースルーラッチ」と
なる、それから、ライン122がハイである時にはいつ
でも、Q出力はり入力上にある値はなんでも取り込む。
定義される。従って、それは「フロースルーラッチ」と
なる、それから、ライン122がハイである時にはいつ
でも、Q出力はり入力上にある値はなんでも取り込む。
ライン122がローである時にはいつでも、Q出力はラ
イン122がローになったときのD入力に存在した値を
保持する。もし、ライン122がハイに保持されるなら
ば(例えば、P項のACLKをハイにプログランミンク
することにより)、その時には、信号は直接121から
124へ伝搬する。これは、マルチプレクサと従来技術
のEPLD回路上回路−キテクチュラル(archit
ectlJral)コントロールEPROMビットとに
より与えられる「組合わせ」機能と同じである。新しい
本設計は、より簡単でより高速であり、かつ、より優れ
た機能性を提供する。説明してきたようにフリップフロ
ップ123を実行するための好適な構造は、本出願人の
同時係属中の米国特許出願第190,530号(ゲース
1741008)に出願された中に示され、ここでは参
考文献として掲載されている。
イン122がローになったときのD入力に存在した値を
保持する。もし、ライン122がハイに保持されるなら
ば(例えば、P項のACLKをハイにプログランミンク
することにより)、その時には、信号は直接121から
124へ伝搬する。これは、マルチプレクサと従来技術
のEPLD回路上回路−キテクチュラル(archit
ectlJral)コントロールEPROMビットとに
より与えられる「組合わせ」機能と同じである。新しい
本設計は、より簡単でより高速であり、かつ、より優れ
た機能性を提供する。説明してきたようにフリップフロ
ップ123を実行するための好適な構造は、本出願人の
同時係属中の米国特許出願第190,530号(ゲース
1741008)に出願された中に示され、ここでは参
考文献として掲載されている。
フリップフロップ123からの出力信号124は、(1
)出力ドライバ53の入力に行く、(2)それ自身のL
ABのワード線ドライバ57へ(バッファ54を介して
)フィードバックすると共に、<3)PIAのワード線
の内の1本を駆動する(第3図中にライン62として示
される)、この信号124は、PIAを通るその配線を
介しどのLABによっても使用されることができる。こ
の信号は、バッファがライン110によりイネーブルに
される場合には、124からの信号がI10ビン40ま
でのチップをドライブオフするような、普通のトライス
テートI/○バッファ53にもまた供給する。I10ピ
ン40はまた、ライン41を介してオフチップからの入
力経路をも与えることができる。このラインはバッファ
42(第3図)を駆動し、そのバッファ出力は第3図に
おいてライン43として示されるPIAに対するワード
線の内の1本となる。■10バッファ53はOE P
項によって動的に制御され、その場合ピン40はライン
110の状態に依存して入力と出力の両方になり得る1
選択的に、OBが常に0であるようにそのチップをプロ
グラミングすることにより、バッファ53は常にディス
エーブルされ、その場合I10ピン40は入力として永
久に使用することができる。このように各I10ピン4
0は、入力、出力、または双方向の入力/出力端子とし
て構成することができる。LABやPIA、およびI1
0人力線41への信号124のフィードバックの故に、
出力ドライバ53をディスエーブルすることは、マクロ
セルの機能性を失う結果にはならない、これは、幾つか
の従来技術のデバイスを越える重要な利点である。
)出力ドライバ53の入力に行く、(2)それ自身のL
ABのワード線ドライバ57へ(バッファ54を介して
)フィードバックすると共に、<3)PIAのワード線
の内の1本を駆動する(第3図中にライン62として示
される)、この信号124は、PIAを通るその配線を
介しどのLABによっても使用されることができる。こ
の信号は、バッファがライン110によりイネーブルに
される場合には、124からの信号がI10ビン40ま
でのチップをドライブオフするような、普通のトライス
テートI/○バッファ53にもまた供給する。I10ピ
ン40はまた、ライン41を介してオフチップからの入
力経路をも与えることができる。このラインはバッファ
42(第3図)を駆動し、そのバッファ出力は第3図に
おいてライン43として示されるPIAに対するワード
線の内の1本となる。■10バッファ53はOE P
項によって動的に制御され、その場合ピン40はライン
110の状態に依存して入力と出力の両方になり得る1
選択的に、OBが常に0であるようにそのチップをプロ
グラミングすることにより、バッファ53は常にディス
エーブルされ、その場合I10ピン40は入力として永
久に使用することができる。このように各I10ピン4
0は、入力、出力、または双方向の入力/出力端子とし
て構成することができる。LABやPIA、およびI1
0人力線41への信号124のフィードバックの故に、
出力ドライバ53をディスエーブルすることは、マクロ
セルの機能性を失う結果にはならない、これは、幾つか
の従来技術のデバイスを越える重要な利点である。
次に、LABに対するクロック構造に取り掛かると、こ
の構造はインバータ109、ANDゲート108、OR
ゲート106およびP項ACLKを内蔵する。3つの動
作モードが、以下のように期待される。: 組合わせ(COHBINATORIAL)モード:この
場合、前述したように、p=c=oである。さらに、A
CLK−P項は、常に1になるようにプログラムされ、
そのためにライン122もまた常に1である。ライン1
21にあるデータはなんでも、フリップフロップ123
を通過してライン124に現れる。
の構造はインバータ109、ANDゲート108、OR
ゲート106およびP項ACLKを内蔵する。3つの動
作モードが、以下のように期待される。: 組合わせ(COHBINATORIAL)モード:この
場合、前述したように、p=c=oである。さらに、A
CLK−P項は、常に1になるようにプログラムされ、
そのためにライン122もまた常に1である。ライン1
21にあるデータはなんでも、フリップフロップ123
を通過してライン124に現れる。
非同期式モード:この場合、ECKNと表示されたライ
ン(LAB中の特別のP項(図示されない)である)は
、1にプログラムされる。これは、ライン125が論理
0であることを意味する。それゆえ、ライン122は、
ACLK P項の状態によって直接制御される。AC
LKは、どのワード線変数の中のどの(入力アクティブ
・ロー)AND関数にもなり得る。LABにおける各フ
リップフロップは、それ自身の単独のく[非同期式J)
P項りロックを有する。
ン(LAB中の特別のP項(図示されない)である)は
、1にプログラムされる。これは、ライン125が論理
0であることを意味する。それゆえ、ライン122は、
ACLK P項の状態によって直接制御される。AC
LKは、どのワード線変数の中のどの(入力アクティブ
・ロー)AND関数にもなり得る。LABにおける各フ
リップフロップは、それ自身の単独のく[非同期式J)
P項りロックを有する。
同期式モード=P項ACLKは、常にOにプログラムさ
れる。ECKNも0にプログラムされ、従ってECKは
1である。これは、ライン32上の信号EXT、(SY
NC,)CLKがANDゲート108を通って伝搬し、
ライン125上に現れることを可能にする。
れる。ECKNも0にプログラムされ、従ってECKは
1である。これは、ライン32上の信号EXT、(SY
NC,)CLKがANDゲート108を通って伝搬し、
ライン125上に現れることを可能にする。
EXT、(SYNC,)CLKライン32は、図示され
ない入力バッド(゛「高速入力」の1つ)から到来する
。ライン125上のこの信号は、ORゲート106を通
過して、ライン122上に現れる。このように、外部信
号はフリップフロップ123のクロッキングを直接制御
することができる。LAB当91個のECKN P項
があるため、同期式モードの選択は、マクロセルごとを
基準にするよりもむしろLABごとを基準になされる。
ない入力バッド(゛「高速入力」の1つ)から到来する
。ライン125上のこの信号は、ORゲート106を通
過して、ライン122上に現れる。このように、外部信
号はフリップフロップ123のクロッキングを直接制御
することができる。LAB当91個のECKN P項
があるため、同期式モードの選択は、マクロセルごとを
基準にするよりもむしろLABごとを基準になされる。
本発明に係るこのチップアーキテクチャの別の利点は、
どの所定の構成のチップでも内部資源を損失することな
く、各種のどの方法ででもパラゲージできることである
6例えば、第6a図は、第3図のチップを68ピンにボ
ンディングする場合の一方法を図示し、一方第6b図は
、同じチップをどの様に40ビンにボンディングするこ
とができるかを示す図である。第6b図において、ボン
ディングされていないチップパッドは、所定のI10ビ
ンである。しかしながら、チップパッドに印加できる「
出力」信号は、なお内部的に使用可能であり、残りの外
部入力はPIAを介してどのLABにも印加することが
できる。従って、たとえ幾つかのチップパッドが第6b
図においてボンディングされていなくとも、チップ性能
における損失は外部のチップとのI10配線の損失だけ
である。(第6a図と第6b図に間して、チップ上の8
個のLABはAからHに示される。従って、例えば、第
6a図においてLAB Aの8個のI10パッドl1
0AO−8は、それぞれ11から4までのリード端にボ
ンディングされ、一方第6b図においては、4個のI1
0パッドl10A0,1.2および7だけが、それぞれ
リード端37から34にボンディングされる。第6a図
においては、LAB A、D。
どの所定の構成のチップでも内部資源を損失することな
く、各種のどの方法ででもパラゲージできることである
6例えば、第6a図は、第3図のチップを68ピンにボ
ンディングする場合の一方法を図示し、一方第6b図は
、同じチップをどの様に40ビンにボンディングするこ
とができるかを示す図である。第6b図において、ボン
ディングされていないチップパッドは、所定のI10ビ
ンである。しかしながら、チップパッドに印加できる「
出力」信号は、なお内部的に使用可能であり、残りの外
部入力はPIAを介してどのLABにも印加することが
できる。従って、たとえ幾つかのチップパッドが第6b
図においてボンディングされていなくとも、チップ性能
における損失は外部のチップとのI10配線の損失だけ
である。(第6a図と第6b図に間して、チップ上の8
個のLABはAからHに示される。従って、例えば、第
6a図においてLAB Aの8個のI10パッドl1
0AO−8は、それぞれ11から4までのリード端にボ
ンディングされ、一方第6b図においては、4個のI1
0パッドl10A0,1.2および7だけが、それぞれ
リード端37から34にボンディングされる。第6a図
においては、LAB A、D。
EおよびHは、それぞれ8個のボンディングされたI1
0パッドを有し、残りのLABは、それぞれ5個のボン
ディングされたI10パッドを有する。第6b図におい
て、LABA、D、EおよびHは、それぞれ4個のボン
ディングされたI10パッドを有し、残りのI10パッ
ドはそれぞれ3個のボンディングされたI10パッドを
有する。第6a図および第6b図の両方とも、「高速」
入力は、IOからI7までに示される。) マクロセル、エキスパンダ、高速入力およびPIAから
のアレイ入力のような特定数の構成要素が、示された上
記の実施例内に使用されているけれども、本発明の範囲
と精神とに反しないでその様な構成要素を幾つでも(当
業者に浮かぶであろう本発明のii!囲内における他の
可能な変更の中で)使用され得ることは理解されよう。
0パッドを有し、残りのLABは、それぞれ5個のボン
ディングされたI10パッドを有する。第6b図におい
て、LABA、D、EおよびHは、それぞれ4個のボン
ディングされたI10パッドを有し、残りのI10パッ
ドはそれぞれ3個のボンディングされたI10パッドを
有する。第6a図および第6b図の両方とも、「高速」
入力は、IOからI7までに示される。) マクロセル、エキスパンダ、高速入力およびPIAから
のアレイ入力のような特定数の構成要素が、示された上
記の実施例内に使用されているけれども、本発明の範囲
と精神とに反しないでその様な構成要素を幾つでも(当
業者に浮かぶであろう本発明のii!囲内における他の
可能な変更の中で)使用され得ることは理解されよう。
第1図は大きなPLD設計のサンプルに対する典型的な
積項分布(同じものを実行するために所定数の積項を必
要とする論理機能の発生頻度)を示す図、第2図は従来
技術のプログラマブル論理回路マクロセルを示す図、第
3図は本発明の一実施例を示すブロック図、第4図は1
つのロジックアレイプロ・yり(LAB)と1つのプロ
グラマブル配線アレイブロック(PIA)を示す第3図
の実施例の一部分のブロック図、第5図は第3図および
第4図の実施例におけるLABの(マクロセル)部分の
論理的な表現で示す図、第6a図(6aと6aa部分と
からなる)および第6b図(6bと6bb部分とからな
る)は第3図にブロック図の形で示したデバイスに対す
る2つの「ボンドアウトオプション」を示す図、第7図
は第3図に示したデバイスよりもより少ないLABを有
する別の実施例を示すブロック図、第8a図乃至第8h
図は本発明のマクロセルにフィツトすることができる種
々の複雑な論理関数の手段を示す図、第9図はこの発明
のデバイスに使用される新しいフリップフロップ型素子
の動作を説明するのに役立つ真理値表である。 10・・・プログラマブル論理デバイス30・・・高速
入力 31・・・入力線40・・・I10人力(
バッド) 42・・・バッファ 43・・・ワード線50・
・・論理アレイブロック(LAB)51・・・マクロセ
ル 52・・・エキスパンダ53・・・I10バッ
ファ 54〜58・・・バッファ60・・・プログラマ
ブル配線アレイ(PIA)61・・・配線環(ビット線
) 62・・・PIAワード線 63・・・プログラマブル素子 101・・・ビット線 102・・・ワード線10
3〜108・・・論理ゲート 109・・・インバータ 110・・・出力イネーブル(OE)信号121・・・
D入力 123・・・フリップフロップ 124・・・Q出力 560・・・エキスパンダフィードバヅク線570・・
・高速人力 580・・・配線環590・・・マク
ロセルフイードバック線PRODUCT TERMS FIG、1 SYNCHRONOUS 0RIGINAL: 5YNTHESIZED As 0RIGINAL SYNTHESIZED AS− 5YNTHESIZεD As: FIG、89!
積項分布(同じものを実行するために所定数の積項を必
要とする論理機能の発生頻度)を示す図、第2図は従来
技術のプログラマブル論理回路マクロセルを示す図、第
3図は本発明の一実施例を示すブロック図、第4図は1
つのロジックアレイプロ・yり(LAB)と1つのプロ
グラマブル配線アレイブロック(PIA)を示す第3図
の実施例の一部分のブロック図、第5図は第3図および
第4図の実施例におけるLABの(マクロセル)部分の
論理的な表現で示す図、第6a図(6aと6aa部分と
からなる)および第6b図(6bと6bb部分とからな
る)は第3図にブロック図の形で示したデバイスに対す
る2つの「ボンドアウトオプション」を示す図、第7図
は第3図に示したデバイスよりもより少ないLABを有
する別の実施例を示すブロック図、第8a図乃至第8h
図は本発明のマクロセルにフィツトすることができる種
々の複雑な論理関数の手段を示す図、第9図はこの発明
のデバイスに使用される新しいフリップフロップ型素子
の動作を説明するのに役立つ真理値表である。 10・・・プログラマブル論理デバイス30・・・高速
入力 31・・・入力線40・・・I10人力(
バッド) 42・・・バッファ 43・・・ワード線50・
・・論理アレイブロック(LAB)51・・・マクロセ
ル 52・・・エキスパンダ53・・・I10バッ
ファ 54〜58・・・バッファ60・・・プログラマ
ブル配線アレイ(PIA)61・・・配線環(ビット線
) 62・・・PIAワード線 63・・・プログラマブル素子 101・・・ビット線 102・・・ワード線10
3〜108・・・論理ゲート 109・・・インバータ 110・・・出力イネーブル(OE)信号121・・・
D入力 123・・・フリップフロップ 124・・・Q出力 560・・・エキスパンダフィードバヅク線570・・
・高速人力 580・・・配線環590・・・マク
ロセルフイードバック線PRODUCT TERMS FIG、1 SYNCHRONOUS 0RIGINAL: 5YNTHESIZED As 0RIGINAL SYNTHESIZED AS− 5YNTHESIZεD As: FIG、89!
Claims (1)
- 【特許請求の範囲】 (1)各第1のP項線導体上に、該第1のP項線導体が
配線されるワード線導体に印加される第2の信号の論理
関数である第3の信号を生成するために、前記ワード線
導体のそれぞれにプログラマブルに配線可能である複数
の第1のP項線導体と、 第1番目の前記第1の信号を生成するため に前記第3の信号を論理的に結合するための手段と、 第2のP項線導体上に、該第2のP項線導 体が配線されるワード線導体に印加される第2の信号の
論理関数である第2番目の前記第1の信号を生成するた
めに、前記ワード線導体の各々に対しプログラマブルに
配線可能である少なくとも1つの第2のP項線導体と、
そして ワード線導体に印加される第2の信号とし て、前記ワード線導体の内の1つに前記第2番目の前記
第1の信号を印加する手段とからなる、 複数の第2の信号の内のそれぞれ1つのプ ログラマブル論理関数であり、複数のワード線導体の内
のそれぞれ1つに印加される複数の第1の信号を生成す
るためのプログラマブル論理デバイス。 (2)前記第2番目の前記第1の信号は、前記ワード線
導体の前記1つに単独で印加されることからなる請求項
1記載の装置。 (3)前記ワード線導体の内の前記1つに印加する前に
、更に前記第2番目の前記第1の信号を論理的に反転す
る手段からなる請求項1記載の装置。 (4)複数の前記第2のP項線導体があり、その各々は
前記ワード線導体のそれぞれ1つに接続され、かつ、前
記第2のP項線導体の数は前記第1のP項線導体の数よ
りも多いことからなる請求項1記載の装置。 (5)前記第1および第2のP項線導体はマクロセルか
らなり、かつ、複数の前記マクロセルと、前記マクロセ
ルの全部に共通である前記ワード線導体とを内蔵する請
求項1記載の装置。 (6)マクロセルの数が前記マクロセルのどの1つにお
いても前記第1のP項線導体の数よりも多いことからな
る請求項第5記載の装置。 (7)前記第2のP項線導体の合計数が、前記マクロセ
ルのどの1つにおいても第1のP項線の数よりも多いこ
とからなる請求項5記載の装置。 (8)どの1つのマクロセルにおいても、前記第1のP
項線導体の数が、前記第2のP項線導体の数よりも多い
ことからなる請求項5記載の装置。 (9)複数のワード線導体の1つにそれぞれ印加される
複数の第2の信号の予定の論理関数である第1の信号を
生成するプログラマブル論理デバイスの使用方法であり
、 前記プログラマブル論理デバイスは、(1)各第1のP
項線導体上に、該第1のP項線導体が配線されるワード
線導体に印加される第2の信号の論理関数である第3の
信号を生成するために、その各々は前記各ワード線導体
に対しプログラマブルに配線可能である複数の前記第1
のP項線導体と、(2)前記第1の信号を生成するため
に前記第3の信号を論理的に結合する手段と、(3)各
第2のP項線導体上に、該第2のP項線導体が配線され
るワード線導体に印加される第2の信号の論理関数であ
る第4の信号を生成するために、その各々は前記各ワー
ド線導体に対しプログラマブルに配線可能である前記第
1のP項線導体の数よりも多い複数の第2のP項線導体
と、そして(4)各前記第4の信号を該ワード線導体に
印加される第2の信号として前記ワード線導体のそれぞ
れ1つに印加する手段とを有し、 前記予定の論理関数が前記第1の信号を前 記第1のP項線導体の使用により単独で生成し得るほど
十分簡単であるならば、その時には前記第1の信号を生
成するために要求されるやり方で、前記ワード線導体に
対し前記第2のP項線導体の少なくとも幾つかをプログ
ラマブルに配線し、そしてその後のステップを省略する
ステップと、 前記予定の論理関数が、前記第1の信号を 前記第1のP項線導体の使用により単独で生成するのを
可能にするには余りにも複雑であるならば、その時には
それぞれに前記予定の論理関数のP項である複数の第4
の信号を生成するために要求されるやり方で、前記ワー
ド線導体に対し前記第2のP項線導体の少なくとも幾つ
かをプログラマブルに配線するステップと、そして、 前記複数の第4の信号が印加されるワード 線導体に前記第1のP項線導体をプログラマブルに配線
するステップとからなるプログラマブル論理デバイスの
使用方法。 (10)(1)複数のワード線導体と、(2)各P項線
導体上に該P項線導体が配線されるワード線上の信号の
論理関数である信号を生成するために、前記ワード線導
体の少なくとも幾つかに対して、その各々はプログラマ
ブルに配線可能である複数のP項線導体と、そして(3
)印加されるクロック信号に従って少なくとも1つの第
1のP項線導体からの信号を処理するためのクロック信
号利用デバイスとを有するプログラマブル論理デバイス
において、 同期式クロック信号または一定信号のどち らかであることを選択されることが可能な第1の信号を
供給する手段と、 第2のP項線導体上の信号を一定信号にす ることを可能にするための少なくとも1つの前記第2の
P項線導体に連結された手段と、そして 前記印加されるクロック信号を生成するた めに、前記第1の信号と、前記第2のP項線導体上の信
号から来る信号とを論理的に結合する手段とからなるプ
ログラマブル論理デバイス、 (11)前記第1の信号と、前記第2のP項線導体上の
信号から来る前記信号とを論理的に結合する前記手段は
、ORゲートからなる請求項10記載の装置。 (12)(1)複数のワード線導体と、(2)各P項線
導体上に該P項線導体が配線されるワード線導体上の信
号の論理関数である信号を生成するために、前記ワード
線導体の少なくとも幾つかに対して、その各々はプログ
ラマブルに配線可能である複数のP項線導体と、 (3)セット信号を生成する手段と、(4)クリア信号
を生成する手段と、そして(5)クロック信号を生成す
る手段とを有するプログラマブル論理デバイスにおいて
、 (1)前記セットおよびクリア信号の各々 が第2の極性、データ信号が第1の極性を有し、かつ、
前記クロック信号が第1から第2の極性に変化する時に
は、第1の極性を、 (2)前記セット、クリアおよびデータ信号の各々が第
2の極性を有し、かつ、前記クロック信号が第1から第
2の極性に変化する時には、第2の極性を、(3)前記
セット信号が第2の極性を有し、かつ、前記クリア信号
が第1の極性を有する時には、第1の極性を、(4)前
記セット信号が第1の極性を有し、かつ、前記クリア信
号が第2の極性を有する時には、第2の極性を、(5)
セットおよびクリア信号の各々が第1の極性を有し、か
つ、前記クロック信号が最初に第2の極性から第1の極
性に変化する時には、出力信号が有していたその極性を
、(6)前記セット、クリアおよびデータ信号の各々が
第1の極性を有し、かつ、前記クロック信号が第2の極
性を有する時には、第1の極性を、そして(7)前記セ
ットおよびクリア信号が第1の極性を有し、かつ、前記
データ信号が第2の極性を有する時には、第2の極性を
有する出力信号を生成するために、前記セット信号、前
記クリア信号、前記クロック信号および少なくとも1つ
の第1のP項線導体の信号から来る前記データ信号に応
答する手段からなるプログラマブル論理デバイス。 (13)前記セット信号を少なくとも1つの第2のP項
線導体の信号から導出する手段からさらになる請求項1
2記載の装置。 (14)前記クリア信号を少なくとも1つの第3のP項
導体の信号から導出する手段からさらになる請求項12
記載の装置。 (15)前記クロック信号を少なくとも1つの第4のP
項導体の信号から選択的に導出する手段からさらになる
請求項12記載の装置。 (16)(1)複数のワード線導体と、(2)各P項線
導体上に該P項線導体が配線されるワード線導体上の信
号の論理関数である信号を生成するために、前記ワード
線導体の少なくとも幾つかに対して、その各々はプログ
ラマブルに配線可能である複数のP項線導体と、 (3)セット信号を生成する手段と、(4)クリア信号
を生成する手段と、そして(5)クロック信号を生成す
る手段とを有するプログラマブル論理デバイスにおいて
、 (1)前記セットおよびクリア信号の各々 が第2の極性を有し、かつ、前記クロック信号が第1の
極性から第2の極性に変化する時には、データ信号の極
性によって決定される極性を、(2)前記セットおよび
クリア信号の極性が互いに反対の極性である時には、前
記セットおよびクリア信号の1つによって決定される極
性を、(3)前記セットおよびクリア信号の各々が第1
の極性を有し、かつ、前記クロック信号が最初に第2の
極性から第1の極性に変化した時には、出力が有してい
たその極性を、そして(4)前記セットおよびクリア信
号の各々が第1の極性を有し、かつ、前記クロック信号
が第2の極性を有する時には、前記データ信号の極性に
よって決定される極性を有する出力信号を生成するため
に、前記セット信号、前記クリア信号、前記クロック信
号および少なくとも1つの第1のP項線導体の信号から
来るデータ信号に応答する手段からなるプログラマブル
論理デバイス。 (17)前記セット信号を第2のP項線導体の信号の少
なくとも1つから導出する手段からさらになる請求項1
6記載の装置。 (18)前記クリア信号を第3のP項線導体の信号の少
なくとも1つから導出する手段からさらになる請求項1
6記載の装置。 (19)前記クロック信号を第4のP項線導体の信号の
少なくとも1つから選択的に導出する手段からさらにな
る請求項16記載の装置。 (20)各々(1)複数のワード線導体と、(2)各P
項線導体上に該P項線導体が配線されるワード線導体上
の信号の論理関数である信号を生成するために、前記ワ
ード線導体の少なくとも幾つかに対して、その各々はプ
ログラマブルに配線可能である複数のP項線導体、およ
び(3)出力信号を前記P項線導体の信号の少なくとも
1つから導出する手段とを内蔵する第1および第2の論
理アレイブロックと、そして 少なくとも1つの論理アレイブロックの出 力信号を前記論理アレイブロックの他の少なくとも1つ
のワード線導体に選択的に印加するプログラマブルな手
段とからなるプログラマブル論理デバイス。 (21)前記の少なくとも1つの論理アレイブロックの
出力信号を、前記の少なくとも1つの論理アレイブロッ
クの少なくとも1つのワード線導体に印加する手段から
更になる請求項 20記載の装置。 (22)前記論理アレイブロックの少なくとも1つにお
ける前記P項線導体の信号の少なくとも1つは、その論
理アレイブロックの少なくとも1つのワード線にのみ印
加される請求項 20記載の装置。 (23)前記論理アレイブロックの少なくとも1つにお
ける前記P項線導体の信号の少なくとも1つは、その論
理アレイブロックのワード線導体の1つにのみ印加され
る請求項20記載の装置。 (24)プログラマブル論理デバイスに印加される入力
信号を受けとる手段と、そして 前記入力信号を少なくとも1つの前記論理 アレイブロックの少なくとも1つのワード線に選択的に
印加するプログラマブルな手段とからさらになる請求項
20記載の装置。 (25)プログラマブル論理デバイスに印加される入力
信号を受けとる手段と、そして 前記入力信号をどちらかの又は両方の前記 論理アレイブロックの少なくとも1つのワード線に選択
的に印加するプログラマブルな手段とからさらになる請
求項20記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/190,663 US4871930A (en) | 1988-05-05 | 1988-05-05 | Programmable logic device with array blocks connected via programmable interconnect |
US190,663 | 1988-05-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0256114A true JPH0256114A (ja) | 1990-02-26 |
Family
ID=22702271
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1112328A Pending JPH0256114A (ja) | 1988-05-05 | 1989-05-02 | プログラマブル配線を介して結合されるアレイブロックを有するプログラマブル論理デバイス |
Country Status (4)
Country | Link |
---|---|
US (1) | US4871930A (ja) |
EP (1) | EP0340890B1 (ja) |
JP (1) | JPH0256114A (ja) |
DE (1) | DE68919117D1 (ja) |
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