JPH0254966B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はテレビやラジオなどのアナログ信号
処理回路に用いられる自動利得制御回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an automatic gain control circuit used in analog signal processing circuits such as televisions and radios.

［発明の技術的背景］ アナログ信号の振幅を一定に保つ場合には自動
利得制御回路が用いられる。この自動利得制御回
路では、入力信号の振幅の変化に応じて増幅器の
利得制御を行ない、これによつて常に一定した出
力振幅を得るようにしている。[Technical Background of the Invention] An automatic gain control circuit is used to keep the amplitude of an analog signal constant. This automatic gain control circuit controls the gain of the amplifier in response to changes in the amplitude of the input signal, thereby always obtaining a constant output amplitude.

第５図はこのような機能を有する従来の自動利
得制御回路の回路図である。入力信号は端子１
１，１２間に供給される。なお端子１２には直流
バイアスのみが供給され、端子１１にはこの直流
バイアスに重畳された交流信号が供給されてい
る。上記端子１１，１２には抵抗１３，１４それ
ぞれの一端が接続されており、抵抗１３，１４の
他端はエミツタが共通接続され差動対１５を構成
するnpn型のトランジスタ１６，１７の各ベース
に接続されている。上記差動対１５は、トランジ
スタ１６，１７の共通エミツタとアース電位V_SS
印加点との間に挿入されている定電流源１８およ
びトランジスタ１６，１７の各コレクタと高電位
V_CC印加点との間にコレクタ，エミツタ間が挿入
されトランジスタ１６，１７それぞれとカスケー
ド接続されており、トランジスタ１６，１７の負
荷となるnpn型のトランジスタ１９，２０と共に
第１の差動増幅回路２１を構成している。そして
上記トランジスタ１９，２０のベースには所定バ
イアスが並列に供給されている。 FIG. 5 is a circuit diagram of a conventional automatic gain control circuit having such a function. Input signal is terminal 1
It is supplied between 1 and 12. Note that only a DC bias is supplied to the terminal 12, and an AC signal superimposed on this DC bias is supplied to the terminal 11. One end of each of resistors 13 and 14 is connected to the terminals 11 and 12, and the emitters of the other ends of the resistors 13 and 14 are commonly connected to the bases of npn type transistors 16 and 17 forming a differential pair 15. It is connected to the. The differential pair 15 has a common emitter of transistors 16 and 17 and a ground potential V _SS
The constant current source 18 inserted between the application point and the collectors of the transistors 16 and 17 and the high potential
The collector and emitter are inserted between the V _CC application point and connected in cascade with transistors 16 and 17, respectively, and together with npn type transistors 19 and 20 serving as loads for transistors 16 and 17, a first differential amplifier circuit is formed. It consists of 21. A predetermined bias is supplied in parallel to the bases of the transistors 19 and 20.

上記トランジスタ１６と１９の直列接続点には
npn型のトランジスタ３１のベースが接続されて
おり、同様にトランジスタ１７と２０の直列接続
点にはnpn型のトランジスタ３２のベースが接続
されている。上記両トランジスタ３１，３２はエ
ミツタが共通に接続されており、この両トランジ
スタ３１，３２は差動対３３を構成している。上
記差動対３３は、トランジスタ３１，３２の共通
エミツタとアース電位V_SS印加点との間に挿入さ
れている定電流源３４およびトランジスタ３１，
３２の各コレクタと高電位V_CC印加点との間に挿
入されている負荷抵抗３５，３６と共に第２の差
動増幅回路３７を構成している。 At the series connection point of the transistors 16 and 19,
The base of an npn type transistor 31 is connected, and similarly, the base of an npn type transistor 32 is connected to the series connection point of transistors 17 and 20. The emitters of both the transistors 31 and 32 are connected in common, and the transistors 31 and 32 constitute a differential pair 33. The differential pair 33 includes a constant current source 34 inserted between the common emitters of the transistors 31 and 32 and the point where the ground potential _VSS is applied, and the transistors 31 and 32.
A second differential amplifier circuit 37 is configured together with load resistors 35 and 36 inserted between each of the collectors 32 and the high potential V _CC application point.

上記第１の差動増幅回路２１の差動増幅対１５
を構成するトランジスタ１６，１７のベースには
ダイオード４１，４２の各アノードがそれぞれ接
続されており、これらダイオード４１，４２のカ
ソードは共通に接続されている。さらに上記ダイ
オード４１，４２のカソード共通接続点には利得
制御電流源としてのnpn型のトランジスタ４３の
コレクタが接続されており、このトランジスタ４
３のエミツタはエミツタ抵抗４４を介してV_SS印
加点に接続されている。 Differential amplifier pair 15 of the first differential amplifier circuit 21
The anodes of diodes 41 and 42 are connected to the bases of transistors 16 and 17, respectively, and the cathodes of these diodes 41 and 42 are connected in common. Furthermore, the collector of an npn type transistor 43 as a gain control current source is connected to the common connection point between the cathodes of the diodes 41 and 42.
The emitter No. 3 is connected to the V _SS application point via an emitter resistor 44.

上記第２の差動増幅回路３７の差動出力信号は
AGC（自動利得制御）検波回路４５に供給されて
いる。このAGC検波回路４５はその差動増幅回
路３７の出力振幅を一定に保つために、差動増幅
回路３７の出力振幅が一定値を越えるV_CC電位側
に出力信号を増加させる周知の回路である。そし
てこのAGC検波回路４５の出力信号は上記利得
制御電流源としてのnpn型のトランジスタ４３の
ベースに供給されている。 The differential output signal of the second differential amplifier circuit 37 is
The signal is supplied to an AGC (automatic gain control) detection circuit 45. This AGC detection circuit 45 is a well-known circuit that increases the output signal to the V _CC potential side where the output amplitude of the differential amplifier circuit 37 exceeds a certain value in order to keep the output amplitude of the differential amplifier circuit 37 constant. . The output signal of this AGC detection circuit 45 is supplied to the base of the npn type transistor 43 as the gain control current source.

このような構成の回路では、ダイオード４１，
４２がカツトオフしているときには、端子１１，
１２間に供給される入力信号が第１の差動増幅回
路２１において利得１で増幅され第２の差動増幅
回３７に供給される。第２の差動増幅回路３７で
はこの信号をトランジスタ３１，３２のエミツタ
動抵抗re（ただしreはトランジスタのコレクタ電
流の変化分をベース，エミツタ電流の変化分で割
つた値、すなわち相互コンダクタンスの逆数）と
負荷抵抗３５，３６との抵抗比に応じた利得で増
幅する。 In a circuit with such a configuration, the diodes 41,
When 42 is cut off, terminals 11,
The input signal supplied between the differential amplifiers 12 and 12 is amplified with a gain of 1 in the first differential amplifier circuit 21 and supplied to the second differential amplifier circuit 37. The second differential amplifier circuit 37 converts this signal into the emitter dynamic resistance re of the transistors 31 and 32 (where re is the value obtained by dividing the change in the collector current of the transistor by the change in the base and emitter currents, that is, the reciprocal of the mutual conductance). ) and the load resistors 35 and 36 with a gain corresponding to the resistance ratio.

第１の差動増幅回路２１の差動対１５を構成す
るトランジスタ１６，１７のベースに接続されて
いる抵抗１３，１４およびダイオード４１，４２
はこの第１の差動増幅回路２１の利得を制御する
ために設けられている。すなわち、第２の差動増
幅回路３７からの出力振幅が所定値上りも小さ
く、AGC検波回路４５の出力信号がV_SSの電位に
されている場合、利得制御電流源としてのトラン
ジスタ４３はカツトオフし、ダイオード４１，４
２もカツトオフする。このとき、端子１１，１２
に供給されている入力信号はそのままトランジス
タ１６，１７のベースに印加される。他方、入力
信号の振幅が増大して第２の差動増幅回路３７か
らの出力振幅が所定値よりも大きくなり、AGC
検波回路４５の出力信号がV_CC側の電位にされる
と、トランジスタ４３はオン状態にされ、ダイオ
ード４１，４２にはトランジスタ４３のコレクタ
電流に応じた電流が流れる。このとき、端子１
１，１２に供給されている入力信号は抵抗１３，
１４とダイオード４１，４２のエミツタ動抵抗と
の抵抗比に応じて分割され、トランジスタ１６，
１７のベースに印加される。従つてこの回路では
負荷抵抗３５（もしくは３６）の一端から出力さ
れる信号の振幅はある範囲内の入力振幅に対して
常に一定値に制御されている。 Resistors 13 and 14 and diodes 41 and 42 are connected to the bases of transistors 16 and 17 that constitute the differential pair 15 of the first differential amplifier circuit 21.
is provided to control the gain of this first differential amplifier circuit 21. That is, when the output amplitude from the second differential amplifier circuit 37 rises by a predetermined value and the output signal from the AGC detection circuit 45 is at the potential of V _SS , the transistor 43 as a gain control current source is cut off. Diode 41,4
2 is also cut off. At this time, terminals 11 and 12
The input signals supplied to the transistors 16 and 17 are applied as they are to the bases of the transistors 16 and 17. On the other hand, the amplitude of the input signal increases and the output amplitude from the second differential amplifier circuit 37 becomes larger than the predetermined value, and the AGC
When the output signal of the detection circuit 45 is brought to a potential on the V _CC side, the transistor 43 is turned on, and a current corresponding to the collector current of the transistor 43 flows through the diodes 41 and 42 . At this time, terminal 1
The input signals supplied to resistors 1 and 12 are connected to resistors 13 and 12.
14 and the emitter dynamic resistance of the diodes 41 and 42, and the transistors 16 and
17 base. Therefore, in this circuit, the amplitude of the signal output from one end of the load resistor 35 (or 36) is always controlled to a constant value with respect to the input amplitude within a certain range.

なお、上記トランジスタ１６，１７の負荷とし
てそれぞれトランジスタ１９，２０を用いている
のは、第１の差動増幅回路２１の出力信号に生じ
る歪みを改善するための理由である。 Note that the reason why the transistors 19 and 20 are used as loads for the transistors 16 and 17, respectively, is to improve distortion occurring in the output signal of the first differential amplifier circuit 21.

［背景技術の問題点］ 上記従来回路がAGC動作を行なう際の最少利
得時、すなわち入力信号の振幅が大きいときに取
り得る最少の利得で入力信号を増幅するとき、ト
ランジスタ４３に流れる利得制御電流Ｉ（AGC）
の値は最大値となる。従つて、この電流Ｉ
（ASC）の最大値をＩ（AGC）Ｍ、入力端子１１
の電位をＶ１１、トランジスタ４３のエミツタ抵
抗４４の値をR_E、トランジスタのコレクタ，エ
ミツタ間の飽和電圧をVsat、抵抗１３，１４の
値をＲ１、ダイオードの順方向電圧をVF、トラ
ンジスタ３１のベース電圧をVB（31）、トランジ
スタ１６のベース電圧をVB（16）、トランジスタ
のベース，エミツタ間の順方向電圧をVF１とそ
れぞれしたとき、最少利得時にトランジスタ３１
が飽和せずに動動するためには次の第１、２式が
成立する必要がある。[Problems with the Background Art] When the above-mentioned conventional circuit performs AGC operation at the minimum gain, that is, when the input signal is amplified at the minimum gain possible when the amplitude of the input signal is large, the gain control current flowing through the transistor 43 I (AGC)
The value of is the maximum value. Therefore, this current I
(ASC) maximum value I(AGC)M, input terminal 11
, the potential of the transistor 43 is V11, the value of the emitter resistor 44 of the transistor 43 is R _E , the saturation voltage between the collector and emitter of the transistor is Vsat, the value of the resistors 13 and 14 is R1, the forward voltage of the diode is VF, the base of the transistor 31 When the voltage is VB (31), the base voltage of transistor 16 is VB (16), and the forward voltage between the base and emitter of the transistor is VF1, transistor 31 at minimum gain.
In order to move without becoming saturated, the following equations 1 and 2 need to hold true.

V11＞R_E・Ｉ（AGC）Ｍ＋Vsat ＋VF＋（R1／２）・Ｉ（AGC）Ｍ …１ VB（31）＞VB（16）−VF1＋Vsat …２ ところでVB（16）≦V11なので、この関係式に
上記第１、２式を代入してまとめると次の第３式
が得られる。 V11＞R _E・I(AGC)M+Vsat +VF+(R1/2)・I(AGC)M …1 VB(31)＞VB(16)−VF1+Vsat …2 By the way, since VB(16)≦V11, this relational expression By substituting and summarizing the above first and second equations, the following third equation is obtained.

VB（31）＞（R_E＋１／２・R1） ・Ｉ（AGC）Ｍ＋2Vsat …３ すなわち、従来回路でトランジスタ３１が飽和
せずに動作するためには、トランジスタ３１のベ
ース電圧VB（31）を上記第３式の右辺で与えら
れる値より大きくする必要がある。このことはト
ランジスタ３２についても同様である。 VB(31)>(R _E +1/2・R1) ・I(AGC)M+2Vsat...3 In other words, in order for the transistor 31 to operate without saturation in the conventional circuit, the base voltage VB(31) of the transistor 31 must be It is necessary to make the value larger than the value given by the right side of the third equation above. This also applies to the transistor 32.

トランジスタ３１，３２を含む第２の差動増幅
回路３７のダイナミツクレンジもしくは利得はト
ランジスタ３１，３２のベース電圧が低い程大き
くなることができる。ところが、従来の回路では
その下限値が上記第３式で決まつてしまいそれ以
下にはできないので、出力信号のダイナミツクレ
ンジもしくは利得が十分に設定できないという欠
点がある。 The dynamic range or gain of the second differential amplifier circuit 37 including the transistors 31 and 32 can be increased as the base voltages of the transistors 31 and 32 are lower. However, in the conventional circuit, the lower limit value is determined by the third equation above and cannot be lowered, so there is a drawback that the dynamic range or gain of the output signal cannot be set sufficiently.

［発明の目的］ この発明は上記のような事情を考慮してなされ
たものでありその目的は、トランジスタを飽和さ
せずにダイナミツクレンジもしくは利得を十分大
きく設定できる自動利得制御回路を提供すること
にある。[Object of the Invention] This invention was made in consideration of the above circumstances, and its purpose is to provide an automatic gain control circuit that can set a sufficiently large dynamic range or gain without saturating the transistor. It is in.

［発明の概要］ 上記目的を達成するためこの発明の自動利得制
御回路にあつては、第１、第２の入力端子間に入
力信号を供給し、第１導電型の第１および第２の
トランジスタのエミツタを共通接続して差動増幅
対を構成し、それぞれのベースには第１の抵抗、
第２の抵抗それぞれを介して上記第１および第２
の入力端子を接続し、上記第１および第２のトラ
ンジスタの共通エミツタには第１の定電流源を接
続し、第１および第２のダイオードのカソードま
たはアノードのそれぞれ一方を上記第１および第
２のトランジスタのベースに接続し、第１および
第２のダイオードのカソードまたはアノードの他
方を共通に接続し、上記第１および第２のダイオ
ードのカソードもしくはアノードの共通接続には
利得制御電流源を接続し、上記第１および第２の
トランジスタに負荷用の第３および第４のトラン
ジスタそれぞれをカスケード接続し、第２導電型
の第５および第６のトランジスタのエミツタを共
通に接続して差動増幅対を構成し、第５のトラン
ジスタのベースには上記第１、第３トランジスタ
の接続点の信号を、第６のトランジスタのベース
には上記第２、第４トランジスタの接続点の信号
をそれぞれ供給し、上記第５および第６のトラン
ジスタの共通エミツタには第２の定電流源を接続
し、上記第５および第６のトランジスタのコレク
タにそれぞれ負荷素子を接続するようにしてい
る。[Summary of the Invention] In order to achieve the above object, the automatic gain control circuit of the present invention supplies an input signal between the first and second input terminals, and supplies the input signal between the first and second input terminals of the first conductivity type. The emitters of the transistors are commonly connected to form a differential amplifier pair, and each base has a first resistor,
the first and second resistors through respective second resistors.
A first constant current source is connected to the common emitter of the first and second transistors, and one of the cathodes and anodes of the first and second diodes is connected to the first and second transistors. the other of the cathodes or anodes of the first and second diodes is connected to the base of the transistor No. 2; A third and a fourth load transistor are connected in cascade to the first and second transistors, and the emitters of the fifth and sixth transistors of the second conductivity type are connected in common to form a differential transistor. An amplification pair is formed, and the base of a fifth transistor receives a signal at the connection point of the first and third transistors, and the base of a sixth transistor receives a signal at the connection point of the second and fourth transistors. A second constant current source is connected to the common emitter of the fifth and sixth transistors, and a load element is connected to the collectors of the fifth and sixth transistors, respectively.

［発明の実施例］ 以下、図面を参照してこの発明の実施例を説明
する。[Embodiments of the Invention] Hereinafter, embodiments of the invention will be described with reference to the drawings.

第１図はこの発明の第１の実施例の構成を示す
回路図である。入力信号は端子５１，５２間に供
給される。なお端子５２には直流バイアスのみが
供給される。端子５１にはこの直流バイアスに重
畳された交流信号が供給されている。上記端子５
１，５２には抵抗５３，５４それぞれの一端が接
続されており、抵抗５３，５４の他端はエミツタ
が共通接続され差動対５５を構成するpnp型のト
ランジスタ５６，５７の各ベースに接続されてい
る。上記差動対５５は、トランジスタ５６，５７
の共通エミツタと高電位V_CC印加点との間に挿入
されている定電流源５８およびトランジスタ５
６，５７の各コレクタとアース電位V_SS印加点と
の間にコレクタ，エミツタ間が挿入されトランジ
スタ５６，５７それぞれとカスケード接続されて
おり、トランジスタ５６，５７の負荷となるpnp
型のトランジスタ５９，６０とで第１の差動増幅
回路６１が構成されている。そして上記トランジ
スタ５９，６０のベースには所定バイアスが並列
に供給されている。 FIG. 1 is a circuit diagram showing the configuration of a first embodiment of the present invention. An input signal is supplied between terminals 51 and 52. Note that only a DC bias is supplied to the terminal 52. The terminal 51 is supplied with an AC signal superimposed on this DC bias. Terminal 5 above
1 and 52 are connected to one end of each of resistors 53 and 54, and the other ends of the resistors 53 and 54 are connected to the respective bases of PNP type transistors 56 and 57, which have their emitters connected in common and constitute a differential pair 55. has been done. The differential pair 55 includes transistors 56 and 57
A constant current source 58 and a transistor 5 are inserted between the common emitter of the transistor 5 and the high potential V _CC application point.
The collector and emitter are inserted between the collectors of transistors 6 and 57 and the ground potential V _SS application point, and are connected in cascade with transistors 56 and 57, respectively, and serve as a load for transistors 56 and 57.
A first differential amplifier circuit 61 is constituted by transistors 59 and 60 of the same type. A predetermined bias is supplied in parallel to the bases of the transistors 59 and 60.

上記トランジスタ５６と５９の直列接続点には
npn型のトランジスタ７１のベースが接続されて
おり、同様にトランジスタ５７と６０の直列接続
点にはnpn型のトランジスタ７２のベースが接続
されている。上記両トランジスタ７１，７２はエ
ミツタが共通に接続されており、トランジスタ７
１，７２は差動対７３を構成している。上記差動
対７３は、トランジスタ７１，７２の共通エミツ
タとアース電位V_SS印加点との間に挿入されてい
る定電流源７４およびトランジスタ７１，７２の
各コレクタと高電位V_CC印加点との間に挿入され
ている負荷抵抗７５，７６とと共に第２の差動増
幅回路７７を構成している。 At the series connection point of the transistors 56 and 59,
The base of an npn type transistor 71 is connected, and similarly, the base of an npn type transistor 72 is connected to the series connection point of transistors 57 and 60. The emitters of both the transistors 71 and 72 are connected in common, and the transistor 7
1 and 72 constitute a differential pair 73. The differential pair 73 includes a constant current source 74 inserted between the common emitter of the transistors 71 and 72 and a point to which a ground potential V _SS is applied, and a constant current source 74 inserted between the common emitters of the transistors 71 and 72 and a point to which a high potential V _CC is applied. A second differential amplifier circuit 77 is configured together with load resistors 75 and 76 inserted between them.

上記第１の差動増幅回路６１の差動増幅対５５
を構成するトランジスタ５６，５７のベースには
ダイオード８１，８２の各カソードがそれぞれ接
続されており、これらダイオード８１，８２のア
ノードは共通に接続されている。さらに上記ダイ
オード８１，８２のアノード共通接続点には利得
制御電流源としてのpnp型のトランジスタ８３の
コレクタが接続されており、このトランジスタ８
３のエミツタはエミツタ抵抗８４を介してV_CC印
加点に接続されている。 Differential amplifier pair 55 of the first differential amplifier circuit 61
The cathodes of diodes 81 and 82 are connected to the bases of transistors 56 and 57 constituting the circuit, respectively, and the anodes of these diodes 81 and 82 are connected in common. Furthermore, the collector of a pnp type transistor 83 as a gain control current source is connected to the common anode connection point of the diodes 81 and 82.
The emitter No. 3 is connected to the V _CC application point via an emitter resistor 84.

上記第２の差動増幅回路７７の差動出力信号は
AGC（自動利得制御）検波回路８５に供給されて
いる。このAGC検波回路８５では、差動増幅回
路７７の出力振幅を一定に保つために、差動増幅
回路７７の出力振幅が一定値を越えるとV_SS電位
側に出力信号を増加させる。そしてこのAGC検
波回路８５の出力信号は上記利得制御電流源とし
てのpnp型のトランジスタ８３のベースに供給さ
れている。 The differential output signal of the second differential amplifier circuit 77 is
It is supplied to an AGC (automatic gain control) detection circuit 85. In this AGC detection circuit 85, in order to keep the output amplitude of the differential amplifier circuit 77 constant, when the output amplitude of the differential amplifier circuit 77 exceeds a certain value, the output signal is increased to the V _SS potential side. The output signal of this AGC detection circuit 85 is supplied to the base of the PNP type transistor 83 as the gain control current source.

すなわち、この実施例回路が従来回路と異なつ
ている点は、差動増幅対５５を構成するトランジ
スタ５６，５７と、差動増幅対７３を構成するト
ランジスタ７１，７２の導電型が互いに異なるよ
うにされているところである。 That is, this embodiment circuit differs from the conventional circuit in that the conductivity types of transistors 56 and 57 forming a differential amplifier pair 55 and transistors 71 and 72 forming a differential amplifier pair 73 are different from each other. This is where it is being done.

この実施例回路がAGC動作を行なう際の最少
利得時のときを考えてみる。このとき、トランジ
スタ８３に流れる利得制御電流Ｉ（AGC）の値は
最大値となる。従つて、この電流Ｉ（AGC）の最
大値をＩ（AGC）Ｍ、入力端子５１の電位をＶ５
１、トランジスタ８３のエミツタ抵抗８４の値を
R_E、トランジスタのコレクタ，エミツタ間の飽
和電圧をVsat、抵抗５３，５４の値をＲ１、ダ
イオードの順方向電圧をVF、トランジスタ７１
のベース電圧をVB（71）、トランジスタ５６のベ
ース電圧をVB（56）、トランジスタのベース，エ
ミツタ間の順方向電圧をVF１とそれぞれしたと
き、最少利得時にトランジスタ７１が飽和せずに
動作するためには次の第４、５式が成立する必要
がある。 Let us consider the case when this embodiment circuit performs AGC operation at the minimum gain. At this time, the value of the gain control current I (AGC) flowing through the transistor 83 becomes the maximum value. Therefore, the maximum value of this current I(AGC) is I(AGC)M, and the potential of the input terminal 51 is V5.
1. The value of the emitter resistance 84 of the transistor 83 is
R _E , the saturation voltage between the collector and emitter of the transistor is Vsat, the value of resistors 53 and 54 is R1, the forward voltage of the diode is VF, the transistor 71
When the base voltage of transistor 56 is VB (71), the base voltage of transistor 56 is VB (56), and the forward voltage between the base and emitter of the transistor is VF1, transistor 71 operates without saturation at minimum gain. The following equations 4 and 5 must hold true.

V51＜V_CC−R_E ・Ｉ（AGC）Ｍ−Vsat−VF −（R1／２）・Ｉ（AGC）Ｍ …４ VB（71）＜VB（56）＋VF1−Vsat …５ ところでVB（56）≧V51なので、この関係式に
上記第４、５式を代入してまとめると次の第６式
が得られる。 V51<V _CC −R _E・I(AGC)M−Vsat−VF −(R1/2)・I(AGC)M…4 VB(71)<VB(56)+VF1−Vsat…5 By the way, VB(56) Since ≧V51, the following equation 6 can be obtained by substituting the above equations 4 and 5 into this relational expression.

VB（71）＜V_CC−｛（R_E＋１／２ ・R1）・Ｉ（AGC）Ｍ＋2Vsat｝ …６ すなわち、この実施例回路でトランジスタ７１
が飽和せずに動作するためには、トランジスタ７
１のベース電圧VB（71）を上記第３式の右辺で
与えられる値よりも小さくすれば良く、従来回路
におけるVB（31）に比べてVB（71）の値を十分
に小さくすることができる。このことはトランジ
スタ７２についても同様である。 VB(71)<V _CC −{(R _E +1/2 ・R1)・I(AGC)M+2Vsat}...6 In other words, in this example circuit, transistor 71
In order for transistor 7 to operate without saturation,
It is sufficient to make the base voltage VB (71) of 1 smaller than the value given by the right side of the third equation above, and the value of VB (71) can be made sufficiently smaller than VB (31) in the conventional circuit. . This also applies to transistor 72.

前記と同様にトランジスタ７１，７２を含む第
２の差動増幅回路７７のダイナミツクレンジもし
くは利得は、トランジスタ７１，７２のベース電
圧が低い程大きくなることができる。このため、
この実施例回路ではその上限値が上記第６式で決
定されるのみであり、それ以下にできるので出力
信号のダイナミツクレンジもしくは利得を十分大
きく設定することができる。 Similarly to the above, the dynamic range or gain of the second differential amplifier circuit 77 including the transistors 71 and 72 can be increased as the base voltages of the transistors 71 and 72 are lower. For this reason,
In this embodiment circuit, the upper limit value is determined only by the above-mentioned formula 6, and since it can be made lower than this, the dynamic range or gain of the output signal can be set sufficiently large.

このように上記実施例の自動利得制御回路で
は、第１の差動増幅回路６１の差動増幅対５５を
構成するトランジスタ５６，５７と、第２の差動
増幅回路７７の差動増幅対７３を構成するトラン
ジスタ７１，７２と導電型を異ならせるようにし
たので、トランジスタを飽和させずにダイナミツ
クレンジもしくは利得を十分大きく設定すること
ができる。 In this way, in the automatic gain control circuit of the above embodiment, the transistors 56 and 57 forming the differential amplifier pair 55 of the first differential amplifier circuit 61 and the differential amplifier pair 73 of the second differential amplifier circuit 77 Since the transistors 71 and 72 constituting the transistors are of different conductivity types, the dynamic range or gain can be set sufficiently large without saturating the transistors.

第２図はこの発明の第２の実施例の構成を示す
回路図である。この実施例回路が上記第１の実施
例回路と異なつているところは、利得制御電流源
である前記pnp型のトランジスタ８３の代わりに
npn型のトランジスタ９３を用いるようにしたも
のである。このため、前記ダイオード８１，８２
はそれぞれのアノードが前記トランジスタ５６，
５７のベースに接続され、共通カソードが上記
npn型のトランジスタ９３のコレクタに接続され
ている。そしてこのトランジスタ９３のエミツタ
はエミツタ抵抗８４を介してV_SS印加点に接続さ
れている。さらにこの場合にAGC検波回路８５
は、出力信号振幅が大きくなるとその出力信号が
V_CC電位側に増加するように構成されている。 FIG. 2 is a circuit diagram showing the configuration of a second embodiment of the invention. This embodiment circuit differs from the first embodiment circuit described above in that the PNP type transistor 83, which is a gain control current source, is replaced with
An npn type transistor 93 is used. Therefore, the diodes 81 and 82
each anode of which is connected to the transistor 56,
57 base, and the common cathode is connected to the above
It is connected to the collector of an npn type transistor 93. The emitter of this transistor 93 is connected to the V _SS application point via an emitter resistor 84. Furthermore, in this case, the AGC detection circuit 85
is, as the output signal amplitude increases, the output signal becomes
It is configured to increase toward the V _CC potential side.

第３図、第４図はそれぞれこの発明の第３、第
４の実施例の構成を示す回路図である。第３図の
実施例回路では第１の差動増幅回路６１の差動増
幅対５５をnpn型のトランジスタ１０１，１０２
で構成し、第２の差動増幅回路７７の差動増幅対
７３をpnp型のトランジスタ１０３，１０４で構
成するようにしたものである。このため、前記定
電流源５８は上記トランジスタ１０１，１０２の
共通エミツタとV_SS印加点との間に挿入され、負
荷用のpnp型のトランジスタ５９，６０の代わり
にnpn型のトランジスタ１０５，１０６が用いら
れ、この両トランジスタ１０５，１０６はトラン
ジスタ１０１，１０２の各コレクタとV_CC印加点
との間に挿入されている。さらに第２の差動増幅
回路７７では前記定電流源７４がトランジスタ１
０３，１０４の共通エミツタとV_CC印加点との間
に挿入されている。また第４の実施例回路は、上
記第１の実施例回路と同様に制御電流源用トラン
ジスタとしてpnp型のトランジスタ８３を用いる
ようにしたものである。 FIGS. 3 and 4 are circuit diagrams showing the configurations of third and fourth embodiments of the present invention, respectively. In the embodiment circuit of FIG. 3, the differential amplifier pair 55 of the first differential amplifier circuit 61 is replaced by npn type transistors 101 and
The differential amplifier pair 73 of the second differential amplifier circuit 77 is composed of pnp type transistors 103 and 104. Therefore, the constant current source 58 is inserted between the common emitter of the transistors 101 and 102 and the V _SS application point, and npn type transistors 105 and 106 are used instead of the load pnp type transistors 59 and 60. Both transistors 105 and 106 are inserted between the respective collectors of transistors 101 and 102 and the V _CC application point. Furthermore, in the second differential amplifier circuit 77, the constant current source 74 is connected to the transistor 1.
It is inserted between the common emitter of 03 and 104 and the V _CC application point. Further, the fourth embodiment circuit uses a pnp type transistor 83 as a control current source transistor, similar to the first embodiment circuit.

［発明の効果］ 以上説明したようにこの発明によれば、トラン
ジスタを飽和させずにダイナミツクレンジもしく
は利得を十分大きく設定できる。自動利得制御回
路を提供することができる。[Effects of the Invention] As described above, according to the present invention, the dynamic range or gain can be set sufficiently large without saturating the transistor. An automatic gain control circuit can be provided.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の自動利得制御回路の第１の
実施例の構成を示す回路図、第２図はこの発明の
第２の実施例の構成を示す回路図、第３図はこの
発明の第３の実施例の構成を示す回路図、第４図
はこの発明の第４の実施例の構成を示す回路図、
第５図は従来の自動利得制御回路の回路図であ
る。 ５１，５２……端子、５３，５４……抵抗、５
５，７３……差動増幅対、５８，７４……定電流
源、６１……第１の差動増幅回路、７７……第２
の差動増幅回路、７５，７６……負荷抵抗、８
１，８２……ダイオード、８３，９３……利得制
御電流源、８５……AGC検波回路。 FIG. 1 is a circuit diagram showing the configuration of a first embodiment of the automatic gain control circuit of the present invention, FIG. 2 is a circuit diagram showing the configuration of a second embodiment of the invention, and FIG. A circuit diagram showing the configuration of the third embodiment, FIG. 4 is a circuit diagram showing the configuration of the fourth embodiment of the present invention,
FIG. 5 is a circuit diagram of a conventional automatic gain control circuit. 51, 52... terminal, 53, 54... resistor, 5
5, 73... differential amplifier pair, 58, 74... constant current source, 61... first differential amplifier circuit, 77... second
differential amplifier circuit, 75, 76...load resistance, 8
1, 82...Diode, 83, 93...Gain control current source, 85...AGC detection circuit.

Claims (1)

【特許請求の範囲】[Claims] １ その間に入力信号が供給される第１および第
２の入力端子と、エミツタが共通接続され、それ
ぞれのベースに上記第１および第２の入力端子の
信号が供給され、差動増幅対を構成する第１導電
型の第１および第２のトランジスタと、上記第１
および第２のトランジスタの共通エミツタに接続
される第１の定電流源と、上記第１および第２の
トランジスタのベースと第１および第２の信号入
力端子との間にそれぞれ挿入される第１および第
２の抵抗と、カソードおよびアノードの一方が上
記第１および第２のトランジスタそれぞれのベー
スに接続され、カソードおよびアノードの他方が
共通接続された第１および第２のダイオードと、
上記第１および第２のダイオードのカソードもし
くはアノードの共通接続点に接続された利得制御
電流源と、上記第１および第２のトランジスタそ
れぞれにカスケード接続される負荷用の第３およ
び第４のトランジスタと、エミツタが共通接続さ
れ、それぞれのベースに上記第１、第３トランジ
スタの接続点の信号および上記第２、第４トラン
ジスタの接続点の信号がそれぞれ供給され、差動
増幅対を構成する第２導電型の第５および第６の
トランジスタと、上記第５および第６のトランジ
スタの共通エミツタに接続される第２の定電流源
と、上記第５および第６のトランジスタのコレク
タにそれぞれ接続される負荷素子とを具備したこ
とを特徴とする自動利得制御回路。1 The first and second input terminals between which an input signal is supplied are commonly connected to the emitter, and the signals of the first and second input terminals are supplied to their respective bases, forming a differential amplifier pair. first and second transistors of a first conductivity type;
and a first constant current source connected to the common emitter of the second transistor, and a first constant current source inserted between the bases of the first and second transistors and the first and second signal input terminals, respectively. and a second resistor, and first and second diodes having one of their cathodes and anodes connected to the bases of the first and second transistors, and the other of their cathodes and anodes being commonly connected;
a gain control current source connected to a common connection point of the cathodes or anodes of the first and second diodes, and third and fourth transistors for a load that are cascade-connected to the first and second transistors, respectively. and emitters are commonly connected, and the bases of the transistors are supplied with a signal at the connection point of the first and third transistors and a signal at the connection point of the second and fourth transistors, respectively, forming a differential amplifier pair. fifth and sixth transistors of two conductivity types, a second constant current source connected to the common emitter of the fifth and sixth transistors, and a second constant current source connected to the collectors of the fifth and sixth transistors, respectively. An automatic gain control circuit characterized by comprising a load element.