JPH025063B2 - - Google Patents
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- JPH025063B2 JPH025063B2 JP59252304A JP25230484A JPH025063B2 JP H025063 B2 JPH025063 B2 JP H025063B2 JP 59252304 A JP59252304 A JP 59252304A JP 25230484 A JP25230484 A JP 25230484A JP H025063 B2 JPH025063 B2 JP H025063B2
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- H—ELECTRICITY
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えばテレビジヨン信号に重畳され
たデジタルデータを再生するのに用いられるデー
タ再生回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a data reproducing circuit used for reproducing digital data superimposed on, for example, a television signal.
衛生放送システムにおいては、テレビジヨン信
号を伝送する場合、第3図に示すように、帰線区
間(T)内に同期信号、音声信号をデジタル化し
たデータ10として重畳して伝送する方式が提案
されている。(AVS)は、アナログテレビジヨン
信号であり、(DVS)はデジタル化されたテレビ
ジヨン信号である。このようなデジタルデータを
再生する場合には、まず第1にデータ部よりクロ
ツク成分を抽出してクロツク再生が行なわれる。
クロツク再生には、通常PLL(フエーズロツクド
ループ)回路が用いられ、データ中のクロツク成
分とPLL回路の発振出力の位相比較が行なわれ、
データとクロツクの位相が等しくなるように図ら
れる。このように発生されたクロツクを用いて、
第4図に示すように、データのアイ開口率の最も
大きい位相位置においてデータをサンプリングク
ロツクでサンプルすることによつてデジタルデー
タが再生される。
In the satellite broadcasting system, when transmitting television signals, a method has been proposed in which synchronization signals and audio signals are superimposed as digitized data 10 and transmitted within the retrace section (T), as shown in Figure 3. has been done. (AVS) is an analog television signal and (DVS) is a digitized television signal. When reproducing such digital data, the clock component is first extracted from the data portion and the clock is reproduced.
A PLL (phase locked loop) circuit is usually used for clock reproduction, and the phase of the clock component in the data and the oscillation output of the PLL circuit are compared.
The data and clock phases are made equal. Using the clock generated in this way,
As shown in FIG. 4, digital data is reproduced by sampling the data with a sampling clock at the phase position where the eye opening ratio of the data is greatest.
ところで、PLL回路で再生されたクロツクは、
常に第4図で示されるような最適位相になるとは
限らない。例えば、エコーや受信機の位相ひずみ
で波形が歪みを生じている場合、あるいは、
PLL回路の位相誤差が残つてしまう場合には、
最適位相のクロツクが得られず、データの誤り率
が増加してしまう。特に、第5図のような多値伝
送の場合には、アイパターンの横方向の広がりが
小さいのでクロツク位相のずれは大きな問題とな
る。 By the way, the clock reproduced by the PLL circuit is
The optimum phase as shown in FIG. 4 is not always achieved. For example, if the waveform is distorted due to echoes or receiver phase distortion, or
If the phase error of the PLL circuit remains,
A clock with the optimum phase cannot be obtained, and the data error rate increases. Particularly in the case of multilevel transmission as shown in FIG. 5, the horizontal spread of the eye pattern is small, so the clock phase shift becomes a big problem.
第6図は、デジタルデータ復調用のクロツク再
生回路の従来例を示している。入力信号は、波形
整形フイルタ12を通り、ラツチ回路13及びク
ロツク成分抽出回路14に入力される。このクロ
ツク成分抽出回路14で抽出されたクロツク成分
は、PLL回路15に入力される。このPLL回路
15は、データクロツクを発生するが、このクロ
ツクの位相は必ずしも第4図に示したように、デ
ータ信号との位相関係が最適になるとは限らな
い。このため、このクロツクは、移相回路16に
よつて位相調整され、アイパターンの最も開いた
ところにクロツクの立ち上がりが位置するように
設定される。 FIG. 6 shows a conventional example of a clock recovery circuit for demodulating digital data. The input signal passes through a waveform shaping filter 12 and is input to a latch circuit 13 and a clock component extraction circuit 14. The clock component extracted by the clock component extraction circuit 14 is input to the PLL circuit 15. This PLL circuit 15 generates a data clock, but the phase of this clock does not necessarily have an optimal phase relationship with the data signal as shown in FIG. Therefore, the phase of this clock is adjusted by the phase shift circuit 16 so that the rising edge of the clock is positioned at the widest point of the eye pattern.
移相回路16の調整は、受信機の製造時に手動
で行なわれるが、この工程は、量産時におけるコ
スト増加の大きな要因となつている。 Adjustment of the phase shift circuit 16 is performed manually during the manufacture of the receiver, but this process is a major factor in increasing costs during mass production.
また、受信状況の変化による波形歪みの発生に
よつて生じる位相ずれ、及び回路の経時変化によ
る位相ずれに適応できないという問題がある。こ
のため、クロツクの位相を監視し、これを常に最
適位相に保つためのクロツク位相制御方式が望ま
れている。 Another problem is that it cannot adapt to phase shifts caused by waveform distortion due to changes in reception conditions and phase shifts caused by changes in circuitry over time. Therefore, there is a need for a clock phase control system that monitors the phase of the clock and always maintains it at the optimum phase.
この発明は上記の事情に鑑みてなされたもの
で、データ再生のための再生クロツクの位相を常
に最適な位相に自動的に保持し得るデータ再生回
路を提供することを目的とする。
The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a data reproducing circuit that can automatically maintain the phase of a reproducing clock for data reproducing at an optimum phase at all times.
この発明は上記の目的を達成するために、例え
ば第1図に示すように、多値データ判定回路24
の入力信号の値と、この入力信号の期待すべき期
待値との差を、差分器26で求め、この差分器2
6の出力を、それぞれ異なる位相位置で累積する
複数の累積器27,28に入力する。そして、ア
イパターンとサンプリング位相との関係から、累
積器27,28のうち、最も小さい累積データが
最適サンプリング位相に近い位置の誤差データで
あるものとして、これをサンプリングクロツクの
位相シフト情報として用いるものである。
In order to achieve the above object, the present invention provides a multi-value data determination circuit 24, for example, as shown in FIG.
The difference between the value of the input signal and the expected value of this input signal is determined by the subtractor 26,
6 are input to a plurality of accumulators 27 and 28 which accumulate the outputs at different phase positions. Then, from the relationship between the eye pattern and the sampling phase, it is assumed that the smallest accumulated data of the accumulators 27 and 28 is error data at a position close to the optimum sampling phase, and this is used as phase shift information of the sampling clock. It is something.
以下この発明の一実施例を図面を参照して説明
する。
An embodiment of the present invention will be described below with reference to the drawings.
第1図において、入力端子21には、複合ビデ
オ信号が入力され、この信号は、アナログデジタ
ル変換器22において、量子化される。ここで、
アナログデジタル変換器22に用いられるサンプ
リングクロツク(CKO)は、ビデオ信号に重畳
されているデータの伝送クロツク周波数の例えば
2倍の周波数が用いられる。 In FIG. 1, a composite video signal is input to an input terminal 21, and this signal is quantized in an analog-to-digital converter 22. here,
The sampling clock (CKO) used in the analog-to-digital converter 22 has a frequency that is, for example, twice the transmission clock frequency of data superimposed on the video signal.
デジタル化されたビデオ信号は、デジタルビデ
オ処理部(図示せず)に導かれるとともに、デジ
タルフイルタ23に入力される。このデジタルフ
イルタ23は、サンプリングされたデータを抽出
するためのもので、伝送データを波形整形する。 The digitized video signal is guided to a digital video processing section (not shown) and is input to a digital filter 23. This digital filter 23 is for extracting sampled data and shapes the waveform of the transmitted data.
この場合、デジタルフイルタを構成するには、
伝送クロツクの少なくとも2倍の周波数クロツク
が必要であるが、ここに入力するデータは、予じ
め伝送クロツクの2倍の周波数のサンプリングク
ロツク(CKO)でサンプリングされているので、
通常の整形フイルタ(例えばコサインロールオ
フ)特性のもので実現できる。デジタルフイルタ
23の出力は、多値データ判定回路24に入力さ
れ、レベル判定され、送信データの推定値が得ら
れる。次に、多値データ判定回路24の出力デー
タと、デジタルフイルタ23の出力データは、差
分器26に入力されて、差データが得られる。そ
して、差分器26の出力は、累積器27と累積器
28に入力される。この場合累積器27と28が
差データを取り込むときの位相は、それぞれクロ
ツク(CKA)が立ち上がる時点と、クロツク
(CKB)が立ち上がる時点である。クロツク
(CKA),(CKB)は、先のサンプリングクロツ
ク(CKO)がフリツプフロツプ回路38によつ
て1/2に分周されたものであり、その波形は、互
いに逆相関係にある。(第2図参照)
累積器27,28に累積されたデータは、コン
パレータ29にてその値の大小が判定される。コ
ンパレータ29は、累積データ(A)と(B)の絶対値の
大小を判定し、値の小さい方の累積データがセレ
クタ30で選択されるように、このセレクタ30
を切換える。従つて、値の小さい方の累積データ
は、セレクタ30を通つてデジタルアナログ変換
器31に入力される。このデジタルアナログ変換
器31の出力信号は、位相シフト回路32の位相
制御端子に入力され、サンプリングクロツク
(CKO)の位相を制御する。 In this case, to configure the digital filter,
A clock with a frequency at least twice that of the transmission clock is required, but since the data input here has been sampled in advance by a sampling clock (CKO) with a frequency twice that of the transmission clock,
This can be realized using a normal shaping filter (for example, cosine roll-off). The output of the digital filter 23 is input to a multi-value data determination circuit 24, where the level is determined and an estimated value of the transmission data is obtained. Next, the output data of the multi-value data determination circuit 24 and the output data of the digital filter 23 are input to a differentiator 26 to obtain difference data. The output of the differentiator 26 is then input to an accumulator 27 and an accumulator 28. In this case, the phases at which the accumulators 27 and 28 take in the difference data are the times when the clock (CKA) rises and the times when the clock (CKB) rises, respectively. The clocks (CKA) and (CKB) are obtained by dividing the previous sampling clock (CKO) into 1/2 by the flip-flop circuit 38, and their waveforms are in antiphase with each other. (See FIG. 2) The data accumulated in the accumulators 27 and 28 are judged by a comparator 29 as to whether the values are large or small. The comparator 29 determines the magnitude of the absolute values of the accumulated data (A) and (B), and selects the selector 30 so that the accumulated data with the smaller value is selected by the selector 30.
Switch. Therefore, the accumulated data with the smaller value is input to the digital-to-analog converter 31 through the selector 30. The output signal of this digital-to-analog converter 31 is input to a phase control terminal of a phase shift circuit 32 to control the phase of the sampling clock (CKO).
また、前記コンパレータ29の判定出力は、ラ
ツチパルス選択スイツチ39の制御端子にも与え
られる。このラツチパルス選択スイツチ39は、
前述したクロツク(CKA),(CKB)の何れか一
方を選択してラツチ回路25にラツチパルスとし
て供給するものである。 Further, the judgment output of the comparator 29 is also applied to a control terminal of a latch pulse selection switch 39. This latch pulse selection switch 39 is
Either one of the aforementioned clocks (CKA) and (CKB) is selected and supplied to the latch circuit 25 as a latch pulse.
例えばセレクタ30によつて、累積器27の累
積データが選択された場合は、ラツチパルス選択
スイツチ39は、累積器27に用いられるクロツ
ク(CKA)を選択し、逆に、セレクタ30によ
つて、累積器28の累積データが選択された場合
は、ラツチパルス選択スイツチ39は、累積器2
8に用いられるクロツク(CKB)を選択する。
ラツチ回路25は、多値データ判定回路24から
の出力データをラツチする。 For example, when the selector 30 selects the accumulated data of the accumulator 27, the latch pulse selection switch 39 selects the clock (CKA) used for the accumulator 27; When the accumulated data of the accumulator 28 is selected, the latch pulse selection switch 39 selects the accumulated data of the accumulator 28.
Select the clock (CKB) used for 8.
The latch circuit 25 latches the output data from the multi-value data determination circuit 24.
前記サンプリングクロツク(CKO)は、位相
同期ループを利用したクロツク発生回路によつて
発生されている。即ち、入力端子21に入力した
ビデオ信号の中から、そのデータ基準位相となる
クロツク成分が、クロツク成分抽出回路33で抽
出され、抽出されたクロツク成分は、位相比較器
34の一方の入力端子に供給される。電圧制御発
振器36は、伝送クロツクの2倍の周波数の発振
信号を出力しており、この発振信号は、位相シフ
ト回路32を通してサンプリングクロツク
(CKO)として利用されるとともに、1/2分周器
37を介して1/2に分周され、前述した位相比較
器34の他方の入力端子に供給される。位相比較
器34は、2入力信号の位相差信号を出力するも
ので、この位相差信号は、低域フイルタ35にて
平滑され、直流電圧となり、これが前記電圧制御
発振器36の周波数及び位相制御端子に入力され
る。 The sampling clock (CKO) is generated by a clock generation circuit using a phase locked loop. That is, from the video signal input to the input terminal 21, a clock component serving as the data reference phase is extracted by the clock component extraction circuit 33, and the extracted clock component is input to one input terminal of the phase comparator 34. Supplied. The voltage controlled oscillator 36 outputs an oscillation signal with twice the frequency of the transmission clock, and this oscillation signal is used as a sampling clock (CKO) through the phase shift circuit 32 and is also used as a 1/2 frequency divider. 37, the frequency is divided into 1/2, and the signal is supplied to the other input terminal of the phase comparator 34 mentioned above. The phase comparator 34 outputs a phase difference signal of two input signals, and this phase difference signal is smoothed by a low-pass filter 35 to become a DC voltage, which is applied to the frequency and phase control terminals of the voltage controlled oscillator 36. is input.
上記のように、この発明のデータ再生回路は、
クロツク成分によつて、システムの位相同期状態
を得る他に、更に、データサンプリング位相を正
確にするために、サンプリングデータを監視し、
サンプル値と所定値との差を累積をし、その累積
結果により、サンプリングクロツクの位相制御情
報を得るものである。 As mentioned above, the data reproducing circuit of the present invention is
In addition to obtaining the phase synchronization state of the system by the clock component, it also monitors the sampling data to make the data sampling phase accurate;
The difference between the sample value and a predetermined value is accumulated, and the phase control information of the sampling clock is obtained from the accumulated result.
以下その動作原理及び作用について、第2図を
参照して説明する。 The operating principle and effect will be explained below with reference to FIG.
今、伝送データが4値のデータであつた場合を
考える。入力信号のアナログ波形は、第2図aに
示すようなアイパターンを形成する。第2図b
は、サンプリングクロツクであり、同図d,eは
それぞれ先のクロツク(CKA),(CKB)であ
る。 Now, consider a case where the transmitted data is 4-value data. The analog waveform of the input signal forms an eye pattern as shown in FIG. 2a. Figure 2b
is a sampling clock, and d and e in the figure are the preceding clocks (CKA) and (CKB), respectively.
今、サンプリングクロツク(CKO)の立ち上
がり位相が、図に示すように、アイパターンの最
も大きい開口位置からずれているものとし、サン
プリングクロツク(CKO)に対してクロツク
(CKA),(CKB)の立ち上がり位相位置が図に
示すような位置にあるものとして説明する。この
ような場合、サンプル値は、期待される値D1〜
D4の何れにも該当ない。例えば、時点(to)で
D1のレベルのデータが送られていたとしても、
受信側でのその波形のサンプル値は、図に示す
A1のレベルとなる。もし、クロツク位置が最適
ならば、D1=A1となり、その差は零となるはず
である。差分器26は、この差を検出する回路で
ある。 Assume now that the rising phase of the sampling clock (CKO) is shifted from the largest aperture position of the eye pattern as shown in the figure, and the clocks (CKA), (CKB) are The explanation will be given assuming that the rising phase position of is at the position shown in the figure. In such a case, the sample value is the expected value D 1 ~
D None of 4 apply. For example, at a point in time (to)
Even if D 1 level data is sent,
The sample value of that waveform at the receiving end is shown in the figure
It will be at the level of A1 . If the clock position is optimal, D 1 =A 1 and the difference should be zero. The differentiator 26 is a circuit that detects this difference.
従つて、サンプル値と待期されるべきレベル
(例えばD1)の差を検出し、この差が零となるよ
うに、サンプリングクロツク(CKO)の位相を
制御すれば、最適サンプリング位相を設定するこ
とができる。この場合、アイパターンの中央のサ
ンプル点は意味あるデータとなるが、アイとアイ
の間のサンプル点は、不定となり意味を持たない
ので、第2図cに示すように、1つおきのサンプ
リング点のデータが採用される。 Therefore, by detecting the difference between the sample value and the expected level (for example, D 1 ) and controlling the phase of the sampling clock (CKO) so that this difference becomes zero, the optimal sampling phase can be set. can do. In this case, the sample point in the center of the eye pattern becomes meaningful data, but the sample points between the two eyes become indeterminate and have no meaning. Therefore, as shown in Figure 2c, every other sampling point is Point data is adopted.
今、サンプリング時点(to)で、例えばサンプ
リング値(A1)が得られたとする。このデータ
に対して、多値データ判定回路24は、サンプリ
ング値(A1)に最も近い期待値たとえばD1を決
定し、このレベルの判定データ値(D1)を出力
する。ここで差分器26は、D1―A1の演算を行
ないその誤差信号(D1―A1)を出力する。この
誤差信号の絶対値は、この場合は、累積器27に
入力される。このような処理が次々と行なわれる
と、累積器27内の累積データ(A)と、累積器28
内の累積データ(B)とには差が生じてくる。 Now, suppose that, for example, a sampled value (A 1 ) is obtained at the sampling point (to). For this data, the multilevel data determination circuit 24 determines the expected value, for example, D1 , which is closest to the sampled value ( A1 ), and outputs the determination data value ( D1 ) at this level. Here, the differentiator 26 performs the calculation of D 1 -A 1 and outputs the error signal (D 1 -A 1 ). The absolute value of this error signal is input into the accumulator 27 in this case. When such processing is performed one after another, the accumulated data (A) in the accumulator 27 and the accumulator 28
There will be a difference between the cumulative data (B) and the cumulative data (B).
つまり、第2図の位相関係のもとでは、クロツ
ク(CKA)の位相によるサンプル値が正しい値
に近く、クロツク(CKB)の位相によるサンプ
ル値はアイが開いていないのでほとんど意味のな
いものとなる。この結果、クロツク(CKB)に
るサンプリング点での誤差信号の累積値つまり累
積器28の出力は、ほぼ正しいサンプリング点で
の誤差信号を累積する累積器27の出力よりもは
るかに大きな値となる。したがつて、コンパレー
タ29は、値の小さい方のつまり累積器27の出
力がデジタルアナログ変換器31に入力されるよ
うにセレクタ30を切換えるとともに、スイツチ
39がクロツク(CKA)を選択するように設定
する。従つて、ラツチ回路25には、データの存
在する位相位置でラツチパルスが与えられる。ま
たデジタルアナログ変換器31からは、誤差信号
に応じた位相制御信号が得られ、この信号に基づ
いてサンプリングクロツク(CKO)の位相が、
アイの最も開いている位置となるように、つま
り、誤差信号(D1―A1)が零となるようにシフ
トされる。 In other words, under the phase relationship shown in Figure 2, the sample value based on the phase of the clock (CKA) is close to the correct value, and the sample value based on the phase of the clock (CKB) is almost meaningless because the eye is not open. Become. As a result, the cumulative value of the error signal at the sampling point of the clock (CKB), that is, the output of the accumulator 28, becomes a much larger value than the output of the accumulator 27, which accumulates the error signal at the approximately correct sampling point. . Therefore, the comparator 29 switches the selector 30 so that the smaller value, that is, the output of the accumulator 27, is input to the digital-to-analog converter 31, and also sets the switch 39 to select the clock (CKA). do. Therefore, a latch pulse is applied to the latch circuit 25 at a phase position where data exists. Further, a phase control signal corresponding to the error signal is obtained from the digital-to-analog converter 31, and the phase of the sampling clock (CKO) is adjusted based on this signal.
The eye is shifted to the most open position, that is, the error signal (D 1 −A 1 ) is zero.
この発明は上記の実施例に限定されるものでは
なく、サンプリングクロツク(CKO)の周波数
は、伝送データクロツク周波数の2倍に限らず、
n倍(nは任意の正整数)であつても良い。この
場合は、サンプリングクロツクCKOのn倍の周
期を有しそれぞれ位相の異なるn個のクロツクを
作り、各クロツクに対応したn個の累積器を用意
する。そして、各累積器の出力の最も小さいもの
を選択してサンプリングクロツクの位相制御情報
とすれば良い。もちろん、この場合は、ラツチパ
ルスをとりだすためのスイツチも、n個のクロツ
ク入力部を有し、何れか1つを選択できるように
する。このようにすれば、更に細かい位相調整が
可能となる。 The present invention is not limited to the above embodiment, and the frequency of the sampling clock (CKO) is not limited to twice the transmission data clock frequency.
It may be n times (n is any positive integer). In this case, n clocks having a period n times that of the sampling clock CKO and different phases are created, and n accumulators are prepared corresponding to each clock. Then, the smallest output of each accumulator may be selected and used as the phase control information of the sampling clock. Of course, in this case, the switch for taking out the latch pulse also has n clock input sections, any one of which can be selected. In this way, even finer phase adjustment becomes possible.
上記したように、この発明によれば、伝送され
てくデータのサンプリング値を監視することによ
つてサンプリングクロツクの最適位相を自動的に
得ることができる。従つて、受信特性のばらつ
き、PLL回路の位相誤差残留であつても、無調
整で誤り率の少ないデータ再生を得ることができ
る。また、本回路では、予じめ伝送データクロツ
クのn倍のサンプリングクロツクを用いるので、
デジタルフイルタで使用する新たなn倍のクロツ
ク発生手段を用いる必要がなく、構成を簡素化す
るのに有効である。さらに、従来は、アナログ部
品で構成されていたパルス整形フイルタ、多値判
定回路等がデジタル化されるので、LSI化により
部品点数削減、大幅な信頼性向上に有効となる。
As described above, according to the present invention, the optimum phase of the sampling clock can be automatically obtained by monitoring the sampling value of the transmitted data. Therefore, even if there are variations in reception characteristics or residual phase errors in the PLL circuit, data reproduction with a low error rate can be obtained without adjustment. In addition, this circuit uses a sampling clock n times the transmission data clock in advance, so
There is no need to use a new n-times clock generation means used in the digital filter, which is effective in simplifying the configuration. Furthermore, since pulse shaping filters, multi-value judgment circuits, etc., which were conventionally made up of analog parts, are now digitized, converting them to LSI will be effective in reducing the number of parts and significantly improving reliability.
第1図はこの発明の一実施例を示す構成説明
図、第2図は第1図の回路の動作を説明するのに
示したタイミング図、第3図は、ビデオ信号の波
形説明図、第4図、第5図はそれぞれアイパター
ンとサンプリングクロツクの同期関係説明図、第
6図は従来のデータ再生回路の説明図である。
22…アナログデジタル変換器、23…デジタ
ルフイルタ、24…多値データ判定回路、25…
ラツチ回路、26…差分器、27,28…累積
器、29…コンパレータ、30…セレクタ、31
…デジタルアナログ変換器、32…位相シフト回
路。
FIG. 1 is a configuration explanatory diagram showing an embodiment of the present invention, FIG. 2 is a timing diagram shown to explain the operation of the circuit in FIG. 1, and FIG. FIGS. 4 and 5 are explanatory diagrams of the synchronization relationship between the eye pattern and the sampling clock, respectively, and FIG. 6 is an explanatory diagram of a conventional data reproducing circuit. 22...Analog-to-digital converter, 23...Digital filter, 24...Multi-value data determination circuit, 25...
Latch circuit, 26...Differentiator, 27, 28...Accumulator, 29...Comparator, 30...Selector, 31
...Digital-to-analog converter, 32...Phase shift circuit.
Claims (1)
の整数)の周波数の基本クロツクを発生する発振
手段と、 前記発振手段から入力されるクロツクの位相シ
フトが可能であり、出力をサンプリングクロツク
として導出する位相シフト回路と、 前記サンプリングクロツクによつて入力信号を
サンプリングしてアナログデジタル変換出力を得
るアナログデジタル変換手段と、 前記アナログデジタル変換手段から出力された
デジタル入力信号のレベルを判定しその信号の本
来あるべき期待値の信号を出力するデータ判定手
段と、 前記データ判定手段の前記入力信号と前記期待
値の信号とのレベル差を演算する差分器と、 前記サンプリングクロツクのn倍の周期であつ
てそれぞれ位相が異なるn個のクロツクを発生す
る手段と、 それぞれが前記n個の各クロツクに対応し、各
クロツクによつてそれぞれ前記差分器の出力を累
積するn個の累積器と、 前記n個の累積器の累積データのうち絶対値の
最も少ない累積データを判定し、この累積データ
をデジタルアナログ変換器に入力する手段と、 前記デジタルアナログ変換器の出力を前記位相
シフト回路に位相シフト量制御信号として入力す
る手段とを具備したことを特徴とするデータ再生
回路。[Claims] 1. Oscillation means for generating a basic clock having a frequency n times (n is a positive integer) a data clock of transmission data, and a clock input from the oscillation means capable of phase shifting. , a phase shift circuit that derives an output as a sampling clock; an analog-to-digital conversion means for sampling an input signal using the sampling clock to obtain an analog-to-digital conversion output; and a digital input output from the analog-to-digital conversion means. data determining means for determining the level of a signal and outputting a signal with an expected value that the signal should have; a difference device calculating a level difference between the input signal of the data determining means and the expected value signal; means for generating n clocks having a period n times that of the sampling clock and each having a different phase; each clock corresponding to the n clocks; means for determining cumulative data having the smallest absolute value among the cumulative data of the n accumulators and inputting the cumulative data to a digital-to-analog converter; A data reproducing circuit comprising means for inputting an output to the phase shift circuit as a phase shift amount control signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59252304A JPS61129936A (en) | 1984-11-29 | 1984-11-29 | Data recovery circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59252304A JPS61129936A (en) | 1984-11-29 | 1984-11-29 | Data recovery circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61129936A JPS61129936A (en) | 1986-06-17 |
JPH025063B2 true JPH025063B2 (en) | 1990-01-31 |
Family
ID=17235383
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59252304A Granted JPS61129936A (en) | 1984-11-29 | 1984-11-29 | Data recovery circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61129936A (en) |
Families Citing this family (7)
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JP3288574B2 (en) * | 1996-02-26 | 2002-06-04 | 松下電器産業株式会社 | Data receiving device |
EP1657846A3 (en) * | 1996-07-22 | 2008-03-12 | Nippon Telegraph And Telephone Corporation | Clock timing recovery methods and circuits |
JP5243877B2 (en) * | 2008-08-04 | 2013-07-24 | ルネサスエレクトロニクス株式会社 | Communication device |
-
1984
- 1984-11-29 JP JP59252304A patent/JPS61129936A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS61129936A (en) | 1986-06-17 |
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