JPH0250363A - Digital signal processor - Google Patents
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は信号のジッタ成分の吸収を行うディジタル信号
処理装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a digital signal processing device that absorbs jitter components of a signal.
従来の技術
近年、ディジタル処理技術が音響、映像、情報処理の分
野で広く用いられている。特にディジタルオーディオの
分野においては、ディジタル信号の伝送系で生じなジッ
タ成分が音質に与える影響が非常に大きく、そのジッタ
成分を吸収するディジタル信号処理装置が使用されてい
る。第５図は従来のディジタル信号処理装置を示す０ｍ
ビットパラレルの入力ディジタル信号１およびこれに同
期した入力クロック信号２は第６図（ａＨｂ）に示す信
号波形のようにジッタを含んでおり、個々のｍビット入
力ディジタル信号１の周期Ｔｎ（ｎ＝０゜１．２・・・
）はデータごとに大きく異なっている。2. Description of the Related Art In recent years, digital processing technology has been widely used in the fields of audio, video, and information processing. Particularly in the field of digital audio, jitter components generated in a digital signal transmission system have a very large effect on sound quality, and digital signal processing devices that absorb the jitter components are used. Figure 5 shows a conventional digital signal processing device.
The bit-parallel input digital signal 1 and the input clock signal 2 synchronized therewith contain jitter as shown in the signal waveform shown in FIG. 6 (aHb), and the period Tn (n= 0°1.2...
) vary greatly depending on the data.
そしてこのような大きなジッタを持つパラレルデータ信
号をそのままＤ／Ａ変換器に入力してオーディオ信号に
変換すると、各信号周期Ｔｎ（ｎ＝０．１．２・・・）
のばらつきが時間軸方向の波形歪となり、オーディオ特
性に悪影響を与える。そこで第５図では入力クロック信
号２のジッタ成分を吸収してジッタの少ないデータラ・
ｙ子信号３を作るためのＰＬＬ回路４と、ｍビット入力
ディジタル信号１をＰＬＬ回路４の出力に発生したデー
タラッチ信号３によりラッチしてｍビットパラレルの出
力ディジタル信号５を出力するｍビットのレジスタ群６
とが設けられている。第６図（Ｃ）にデータラッチ信号
３を示す、第６図（ｂ）と（Ｃ）を比軟すると、データ
ラッチ信号３はＰＬＬ回路４を用いて入力クロック信号
２のジッタが吸収されているため、その周期は常にほぼ
一定値ｔとなる。If such a parallel data signal with large jitter is directly input to a D/A converter and converted into an audio signal, each signal period Tn (n=0.1.2...)
This variation causes waveform distortion in the time axis direction, which adversely affects audio characteristics. Therefore, in Fig. 5, the jitter component of input clock signal 2 is absorbed to create a data line with less jitter.
A PLL circuit 4 for creating a y-child signal 3, and an m-bit input digital signal 1 for latching the m-bit input digital signal 1 with a data latch signal 3 generated at the output of the PLL circuit 4 to output an m-bit parallel output digital signal 5. Register group 6
and is provided. FIG. 6(C) shows the data latch signal 3. Comparing FIGS. 6(b) and (C), the data latch signal 3 uses the PLL circuit 4 to absorb the jitter of the input clock signal 2. Therefore, the period is always a substantially constant value t.
そして第６図（ｄ）に示したｍビットパラレルの出力デ
ィジタル信号５は、データラッチ信号３の立ち上がりエ
ツジによりｍビット入力ディジタル信号１をラッチした
信号であるので、データラッチ信号３と同様にその周期
上はほぼ一定となり、出力ディジタル信号５はその周期
が一定しているため、非常にジッタが少なく、Ｄ／Ａ変
換の際に時間軸方向の波形歪が生じない。Since the m-bit parallel output digital signal 5 shown in FIG. 6(d) is a signal obtained by latching the m-bit input digital signal 1 by the rising edge of the data latch signal 3, it is the same as the data latch signal 3. Since the period is almost constant, and the output digital signal 5 has a constant period, it has very little jitter and no waveform distortion in the time axis direction occurs during D/A conversion.
発明が解決しようとする課題
このような従来の構成において、ＰＬＬ回路４の応答周
波数を非常に遅くし、データラッチ信号３のジッタがほ
とんどないと仮定した場合、ｍビット入力ディジタル信
号１のサンプリング周期をＴとしたとき、ｍビット入力
ディジタル信号１とデータラッチ信号３およびｍビット
出力ディジタル信号５の位相ずれ量が±（Ｔ／２）以上
になると、同期外れを起こし、誤まったデータがラッチ
される。Problems to be Solved by the Invention In such a conventional configuration, assuming that the response frequency of the PLL circuit 4 is made very slow and the data latch signal 3 has almost no jitter, the sampling period of the m-bit input digital signal 1 is When is T, if the amount of phase shift between m-bit input digital signal 1, data latch signal 3, and m-bit output digital signal 5 exceeds ±(T/2), synchronization will occur and incorrect data will be latched. be done.
本発明はｍビット入力ディジタル信号とｍビット出力デ
ィジタル信号の許容最大位相ずれ量がｍビット入力ディ
ジタル信号のサンプリング周期によって制限されないデ
ィジタル信号処理装置を提供することを目的とする。An object of the present invention is to provide a digital signal processing device in which the maximum permissible phase shift between an m-bit input digital signal and an m-bit output digital signal is not limited by the sampling period of the m-bit input digital signal.
課題を解決するための手段
本発明のディジタル信号処理装置は、入力信号と内部ク
ロック信号の位相状態を検出する位相検出器と、複数の
遅延素子を直列接続して構成され前記入力信号のうちの
入力ディジタル信号を逐次遅延させる遅延手段と、前記
位相検出器の出力に応じて前記遅延手段への入力ディジ
タル信号の書き込み位置を切り換えるアドレス制御回路
とを備え、最終段の遅延素子の出力信号をジッタ吸収済
の出力ディジタル信号として出力することを特徴とする
。Means for Solving the Problems The digital signal processing device of the present invention is constructed by connecting a phase detector that detects the phase state of an input signal and an internal clock signal, and a plurality of delay elements in series. It includes a delay means for successively delaying an input digital signal, and an address control circuit for switching the write position of the input digital signal to the delay means according to the output of the phase detector, and jitters the output signal of the final stage delay element. It is characterized in that it is output as an absorbed output digital signal.
作用
この構成によると、入力ディジタル信号に作用する遅延
手段の遅延量が、位相検出器とアドレス制御回路によっ
て切り換えられる。したがって、遅延量は、入力ディジ
タル信号と内部クロ・ｙりとの位相ずれ量によって決定
され、出力ディジタル信号は不連続になることなくジッ
タ吸収処理される。Effect: According to this configuration, the amount of delay of the delay means acting on the input digital signal is switched by the phase detector and the address control circuit. Therefore, the amount of delay is determined by the amount of phase shift between the input digital signal and the internal clock signal, and the output digital signal is subjected to jitter absorption processing without becoming discontinuous.
実施例
以下、本発明の一実施例を第１図〜第４図に基づいて説
明する。なお、従来例を示す第５図と同様の作用をなす
ものには同一の符号を付けて説明する。EXAMPLE Hereinafter, an example of the present invention will be described based on FIGS. 1 to 4. Components having the same functions as those in FIG. 5 showing the conventional example will be described with the same reference numerals.
第１図ではディジタルフィルタ部７の前段にジッタ吸収
の機能を有した本発明のディジタル信号処理装置８が設
けられている。ディジタル信号処理装置８の位相検出器
９は、入力クロック信号２と内部クロックとしてのデー
タラッチ信号３の位相状態を検出し、両者の位相差に応
じたアドレス制御信号ｉｏ、 ｉｌを出力する。また、
位相検出器９はリセット信号１２によりアドレス制御信
号１０．１１を初期値にリセットする。入力ディジタル
信号１を遅延させる遅延手段１３はｍビットパラレルの
遅延素子１４．１５．１６を直列接続して構成されてお
り、ここでは遅延素子１４と１５の間、遅延素子１５と
１６の間に切換スイッチ１７．１８が介装されている。In FIG. 1, a digital signal processing device 8 of the present invention having a jitter absorption function is provided upstream of the digital filter section 7. The phase detector 9 of the digital signal processing device 8 detects the phase states of the input clock signal 2 and the data latch signal 3 as an internal clock, and outputs address control signals io and il according to the phase difference between the two. Also,
Phase detector 9 uses reset signal 12 to reset address control signals 10 and 11 to initial values. The delay means 13 for delaying the input digital signal 1 is composed of m-bit parallel delay elements 14, 15, and 16 connected in series. Changeover switches 17, 18 are interposed.
切換スイッチ１７．１８はアドレス制御信号１０．１１
によって切り換えられており、位相検出器９の出力に応
じて遅延手段１３への入力ディジタル信号１の書き込み
位置を切り換えるアドレス制御回路１９として作用して
いる。ここでは遅延素子１４．１６はデータラッチ信号
３の立ち下がりエツジによりデータをラッチし、遅延素
子１５はデータラッチ信号３の立ち上がりエツジにより
データをラッチする。Changeover switches 17 and 18 are address control signals 10 and 11.
It functions as an address control circuit 19 that switches the writing position of the input digital signal 1 to the delay means 13 in accordance with the output of the phase detector 9. Here, delay elements 14 and 16 latch data at the falling edge of data latch signal 3, and delay element 15 latches data at the rising edge of data latch signal 3.
なお、ディジタルフィルタ部７はフィルタリング演算に
利用されるｍビットパラレルの遅延素子２０〜２３と乗
算器２４〜２８およびアキュムレータ２９で構成されて
いる。遅延素子２０〜２３はデータラッチ信号３の立ち
上がりエツジでデータをラッチする。The digital filter section 7 is composed of m-bit parallel delay elements 20 to 23, multipliers 24 to 28, and an accumulator 29, which are used for filtering calculations. Delay elements 20-23 latch data at the rising edge of data latch signal 3.
乗算器２４〜２８の出力を加算するアキュムレータ２９
の出力にはディジタルフィルタ部７の演算結果３０がρ
ビットで出力される。第２図は入力ディジタル信号１を
遅延手段１３へ書き込むアドレスをリセット信号１２に
よって初期リセットしたときのタイミングを示す、リセ
ット信号１２により初期リセットされた直後は、入力デ
ータ書き込みアドレスが遅延素子１５にセットされてお
り、第１図における切換スイッチ１７は上側、切換スイ
ッチ１８は下側にセットされ、入力ディジタル信号１は
まず遅延素子１５に書き込まれる。その後、遅延素子１
６、遅延素子２０へと順次シフトされて行く０次に第２
図に示した状態から入力クロック信号２の位相がデータ
ラッチ信号３の位相よりも徐々に進んで行き、Ｔ／２以
上進んだ状態を第３図に示す、この第３図より明らかな
ように遅延素子１５はデータラッチ信号３の立ち上がり
エッヂで入力ディジタル信号１をラッチしているため、
第３図に示すようなタイミングの際には、入力データ書
き込みアドレスを変更しないと、ｍ番目のデータＤｍが
ラッチされず抜けてしまう、このため、データラッチ信
号３の立ち上がりから立ち上がりまでの１周期の間Ａに
入力クロック信号２が２回立ち下がったことを位相検出
器９で検出し、アドレス制御信号１０゜１１により切換
スイッチ１７．１８を共に下側にセットして、データ書
き込みアドレスを遅延素子１５から遅延素子１４へ切り
換える。これにより人力ディジタル信号１はまず遅延素
子１４に書き込まれ、遅延素子１５、遅延素子１６、遅
延素子２０〜２３へと順次シフトされて行く、そして上
記のように入力データ書き込みアドレスを切り換えるこ
とによりＤｍが抜けることなく、後段の遅延素子２０〜
２３へと転送される。an accumulator 29 that adds the outputs of the multipliers 24 to 28;
The calculation result 30 of the digital filter section 7 is output as ρ
Output in bits. FIG. 2 shows the timing when the address for writing the input digital signal 1 to the delay means 13 is initially reset by the reset signal 12. Immediately after the initial reset by the reset signal 12, the input data write address is set to the delay element 15. The changeover switch 17 in FIG. 1 is set to the upper side, the changeover switch 18 is set to the lower side, and the input digital signal 1 is first written to the delay element 15. After that, delay element 1
6. The second zero-order signal is sequentially shifted to the delay element 20.
From the state shown in the figure, the phase of the input clock signal 2 gradually advances the phase of the data latch signal 3, and the state in which it has advanced by more than T/2 is shown in Figure 3.As is clear from this figure, Since the delay element 15 latches the input digital signal 1 at the rising edge of the data latch signal 3,
At the timing shown in FIG. 3, if the input data write address is not changed, the m-th data Dm will not be latched and will be missed. Therefore, one cycle from the rise to the rise of the data latch signal 3 The phase detector 9 detects that the input clock signal 2 falls twice during the period A, and sets the changeover switches 17 and 18 to the lower side by the address control signal 10°11 to delay the data write address. Switching from element 15 to delay element 14 is performed. As a result, the human-powered digital signal 1 is first written to the delay element 14, and then sequentially shifted to the delay element 15, the delay element 16, and the delay elements 20 to 23. Then, by switching the input data write address as described above, the Dm without missing the delay element 20~
Transferred to 23.
第２図に示した状態から入力クロック信号２の位相がデ
ータラッチ信号３の位相よりも徐々に遅れてＴ／２以上
遅れた場合には、第４図に示すようになる。この場合に
は、データ書き込みアドレスを遅延素子１５のままにし
ておくと入力ディジタル信号１のΩ番目のデータＤ、を
２度ラッチしてしまうため、データの並びが不連続とな
ってしまう、このため、データラッチ信号３の立ち上が
りから立ち上がりまでの１周期の間Ｂに入力クロック信
号２が１度も立ち下がらなかったことを位相検出器９で
検出し、アドレス制御信号１１によって切換スイッチ１
８を上側にセットしてデータ書き込みアドレスを遅延素
子１５から遅延素子１６へと切り換える。これにより入
力ディジタル信号１はまず遅延素子１６に書き込まれ、
遅延素子２０〜２３へと順にシフトされて行く、そして
上記のように入力データ書き込みアドレスを切り換える
ことにより、データの並びが不連続になることなく入力
ディジタル信号１がディジタルフィルタ部７へと転送さ
れる。When the phase of the input clock signal 2 gradually lags behind the phase of the data latch signal 3 by more than T/2 from the state shown in FIG. 2, the state shown in FIG. 4 occurs. In this case, if the data write address is left as the delay element 15, the Ω-th data D of the input digital signal 1 will be latched twice, resulting in a discontinuous data arrangement. Therefore, the phase detector 9 detects that the input clock signal 2 did not fall even once during one cycle from the rise to the rise of the data latch signal 3, and the changeover switch 1 is detected by the address control signal 11.
8 to the upper side to switch the data write address from delay element 15 to delay element 16. As a result, the input digital signal 1 is first written to the delay element 16,
The input digital signal 1 is sequentially shifted to the delay elements 20 to 23, and by switching the input data write address as described above, the input digital signal 1 is transferred to the digital filter section 7 without discontinuous data arrangement. Ru.
このような動作を繰り返すことにより、入力クロック信
号２とデータラッチ信号３の位相ずれ量が±Ｔ／２以上
になった場合でも、データが不連続になることなくディ
ジタルフィルタ部７へと転送される。そしてディジタル
フィルタ部７の内部では遅延素子２０〜２３、乗算器２
４〜２８、アキュムレータ２９によりフィルタリング演
算が行われる。By repeating this operation, even if the phase shift between the input clock signal 2 and the data latch signal 3 exceeds ±T/2, the data can be transferred to the digital filter section 7 without becoming discontinuous. Ru. Inside the digital filter section 7, delay elements 20 to 23 and a multiplier 2
4 to 28, filtering calculations are performed by the accumulator 29.
上記の実施例では、ディジタルフィルタ部７で使用され
るｍビットパラレルの遅延素子２０〜２３と同じ別のｍ
ビットパラレルの遅延素子１４〜１６を使用してジッタ
吸収を行うことができ、ＲＡ Ｍを遅延素子としてディ
ジタルフィルタ部７を形成しているような場合に、その
集積回路の残りのＲＡＭ部分を有効に利用して構成する
ことができる。In the above embodiment, the same m-bit parallel delay elements 20 to 23 used in the digital filter section 7 are used.
Bit-parallel delay elements 14 to 16 can be used to absorb jitter, and when RAM is used as a delay element to form the digital filter section 7, the remaining RAM portion of the integrated circuit can be used effectively. It can be used and configured.
上記の実施例ではジッタ吸収用の遅延素子の数が３個の
場合について説明したが、遅延素子の数を増やずことに
より許容最大位相ずれ量を大きくすることが可能である
。In the above embodiment, a case has been described in which the number of delay elements for absorbing jitter is three, but it is possible to increase the allowable maximum phase shift amount by not increasing the number of delay elements.
上記の実施例の位相比較器は、入力クロック信号２とＰ
ＬＬ回路４によって作られたデータラッチ信号３とを比
較していたが、入力ディジタル信号１の変化の様子を検
出した信号と内部クロック信号としてのデータラッチ信
号などと比較しても同様である。The phase comparator of the above embodiment has input clock signal 2 and P
Although the data latch signal 3 generated by the LL circuit 4 was compared, the same is true when comparing the signal obtained by detecting the state of change of the input digital signal 1 with the data latch signal as an internal clock signal.
発明の効果
以上のように本発明によれば、入力信号と内部クロック
信号の位相状態を検出する位相検出器と、複数の遅延素
子を直列接続して構成され前記入力信号のうちの入力デ
ィジタル信号を逐次遅延させる遅延手段と、前記位相検
出器の出力に応じて前記遅延手段への入力ディジタル信
号の書き込み位置を切り換えるアドレス制御回路とを備
え、最終段の遅延素子の出力信号をジッタ吸収済の出力
ディジタル信号として出力したため、入力ディジタル信
号に作用する遅延手段の遅延量が、入力ディジタル信号
と内部クロックとの位相ずれ量によって決定され、許容
最大位相ずれ量が入力信号のサンプリング周期により制
限されないものであって、極めて広範囲にわたるジッタ
吸収を行い、非常にジッタの少ない出力データ信号を得
ることができる。Effects of the Invention As described above, according to the present invention, the phase detector configured to detect the phase state of an input signal and an internal clock signal, and a plurality of delay elements connected in series, is configured to detect the input digital signal of the input signal. and an address control circuit that switches the writing position of the input digital signal to the delay means according to the output of the phase detector, and the output signal of the final stage delay element is outputted from a jitter-absorbed circuit. Since it is output as an output digital signal, the delay amount of the delay means that acts on the input digital signal is determined by the amount of phase shift between the input digital signal and the internal clock, and the maximum allowable phase shift amount is not limited by the sampling period of the input signal. Therefore, it is possible to perform jitter absorption over a very wide range and obtain an output data signal with very little jitter.
第１図は本発明のディジタル信号処理装置の構成図、第
２図と第３図および第４図は同装置の各状態における各
信号のタイミングチャート図、第５図は従来のディジタ
ル信号処理装置の構成図、第６図は同装置のタイミング
チャート図である。
１・・・入力ディジタル信号、２・・・入力クロック信
号、３・・・データラッチ信号〔内部クロック〕、５・
・・出力ディジタル信号、９・・・位相検出器、１３・
・・遅延手段、１４〜１６・・・遅延素子、１９・・・
アドレス制御回路。
代理人 森 本 義 弘FIG. 1 is a configuration diagram of the digital signal processing device of the present invention, FIGS. 2, 3, and 4 are timing charts of each signal in each state of the device, and FIG. 5 is a conventional digital signal processing device. FIG. 6 is a timing chart of the same device. 1... Input digital signal, 2... Input clock signal, 3... Data latch signal [internal clock], 5...
... Output digital signal, 9... Phase detector, 13.
...Delay means, 14-16...Delay element, 19...
Address control circuit. Agent Yoshihiro Morimoto
Claims (1)
位相検出器と、複数の遅延素子を直列接続して構成され
前記入力信号のうちの入力ディジタル信号を逐次遅延さ
せる遅延手段と、前記位相検出器の出力に応じて前記遅
延手段への入力ディジタル信号の書き込み位置を切り換
えるアドレス制御回路とを備え、最終段の遅延素子の出
力信号をジッタ吸収済の出力ディジタル信号として出力
するディジタル信号処理装置。1. A phase detector that detects the phase state of an input signal and an internal clock signal; a delay means that is configured by connecting a plurality of delay elements in series and sequentially delays an input digital signal among the input signals; and the phase detector. and an address control circuit that switches the writing position of the input digital signal to the delay means according to the output of the delay element, and outputs the output signal of the final stage delay element as an output digital signal with jitter absorbed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20074888A JPH0250363A (en) | 1988-08-11 | 1988-08-11 | Digital signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20074888A JPH0250363A (en) | 1988-08-11 | 1988-08-11 | Digital signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250363A true JPH0250363A (en) | 1990-02-20 |
Family
ID=16429517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20074888A Pending JPH0250363A (en) | 1988-08-11 | 1988-08-11 | Digital signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0250363A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06134346A (en) * | 1990-04-06 | 1994-05-17 | Foster Wheeler Energy Corp | Horizontal cyclone separator for fluid bed reactor |
| US6125089A (en) * | 1997-04-09 | 2000-09-26 | Ricoh Company, Ltd. | Recording timing control circuit for optical disk driving device |
-
1988
- 1988-08-11 JP JP20074888A patent/JPH0250363A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06134346A (en) * | 1990-04-06 | 1994-05-17 | Foster Wheeler Energy Corp | Horizontal cyclone separator for fluid bed reactor |
| US6125089A (en) * | 1997-04-09 | 2000-09-26 | Ricoh Company, Ltd. | Recording timing control circuit for optical disk driving device |
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