JPH0250258A - Vector processing device - Google Patents
Vector processing deviceInfo
- Publication number
- JPH0250258A JPH0250258A JP63201600A JP20160088A JPH0250258A JP H0250258 A JPH0250258 A JP H0250258A JP 63201600 A JP63201600 A JP 63201600A JP 20160088 A JP20160088 A JP 20160088A JP H0250258 A JPH0250258 A JP H0250258A
- Authority
- JP
- Japan
- Prior art keywords
- vector
- counter
- increment
- selection section
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000013598 vector Substances 0.000 title claims abstract description 123
- 238000000034 method Methods 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 11
- 230000006835 compression Effects 0.000 description 5
- 238000007906 compression Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本願発明は、科学技術計算用の高速計算機、特にベクト
ル計算機と称するパイプライン並列動作を基本とする計
算機に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a high-speed computer for scientific and technical calculations, and particularly to a computer based on pipeline parallel operation called a vector computer.
（従来の技術）
従来よりベクトル計算機は科学技術計算に特化した高速
計算機として技術計算に幅広く使用されている。特にベ
クトルの積ｌ和等の演算に対して高い性能を得ることが
可能であり、最近では、その応用を広める上でデータの
分類処理等に対しても高速処理が必要となっている。(Prior Art) Vector computers have been widely used in technical calculations as high-speed computers specialized for scientific and technical calculations. In particular, it is possible to obtain high performance for calculations such as vector product l-sum, and recently, in order to spread its application, high-speed processing is also required for data classification processing and the like.
まず、ベクトル計算機で高速処理を行いたい典型的なデ
ータ分類を図を参照して説明する。第９図は典型的なデ
ータの分類処理を示している。図において、配列Ａは分
類キー・ベクトル、配列Ｂは分類対象データ・ベクトル
である。分類キー・ベクトルの値ｒａ Ｊ、 ｒｂ Ｊ
、 ｒｅ Ｊは、実際には数値ｒＯＪ 、 Ｉｌｌ 、
ｒ２Ｊにそれぞれ対応する。分類対象データとの区別
を容易にするために、分類キー・データに対してはアル
ファベットを代用する。このベクトルＡ、Ｈに対して分
類処理を行った結果必要とされるのは、配列Ｂ１には分
類キーの値がｒａＪである分類対象データ・ベクトルの
要素、配列Ｂ２には分類キーの値がｒｂＪである分類対
象データ・ベクトルの要素配列Ｂ３には分類キーの値が
ｒｃＪである分類対象データ・ベクトルの要素である。First, typical data classifications for which high-speed processing is desired using a vector computer will be explained with reference to figures. FIG. 9 shows a typical data classification process. In the figure, array A is a classification key vector, and array B is a classification target data vector. Classification key vector values ra J, rb J
, re J is actually the number rOJ , Ill ,
Each corresponds to r2J. In order to easily distinguish it from the data to be classified, alphabets are substituted for the classification key data. As a result of performing classification processing on these vectors A and H, what is required is an element of the data vector to be classified whose classification key value is raJ in array B1, and an element of the classification target data vector whose classification key value is raJ in array B2. The element array B3 of the classification target data vector which is rbJ contains the elements of the classification target data vector whose classification key value is rcJ.
次に前記のデータ分類処理を、従来、ベクトル計算機に
おいて処理する技術を図を参照して説明する。第１０図
は第９図において説明したデータ分類処理をベクトル計
算機で処理する従来技術を説明している。まず、分類対
象データ・ベクトルと分類対象キー・ベクトルをベクト
ルレジスタにロードした後、分類キーｒａＪに対する分
類から処理を開始する。Next, a technique for conventionally processing the data classification process in a vector computer will be explained with reference to the drawings. FIG. 10 illustrates a conventional technique in which the data classification process explained in FIG. 9 is processed by a vector computer. First, after loading the classification target data vector and the classification target key vector into the vector register, processing starts with classification for the classification key raJ.
■分類キーｒａＪと分類対象キー・ベクトルを比較し、
マスクベクトルを生成する。処理結果として得られたマ
スクベクトルは、分類キー、ベクトルの要素中、値がｒ
ａＪに等しかったベクトル要素に対応する位置のみ「１
」が立つことになる。■Compare the classification key raJ and the classification target key vector,
Generate a mask vector. The mask vector obtained as a processing result has a classification key, and among the elements of the vector, the value is r
Only the position corresponding to the vector element that was equal to aJ is “1”.
” will stand.
■前記の比較結果のマスクベクトルと分類対象ベクトル
・データにベクトル圧縮処理を行う。処理結果として得
られたベクトル・データは、マスクベクトルの要素中、
マスクが立っていたベクトル要素に対応する分類対象デ
ータを集めたものになる。(2) Perform vector compression processing on the mask vector and the classification target vector data resulting from the above comparison. The vector data obtained as a result of processing consists of the elements of the mask vector,
It is a collection of data to be classified that corresponds to the vector element on which the mask was placed.
■前記の圧縮結果のベクトルを連続ベクトルとしてメモ
リ中の配列Ｂ１に格納する。(2) Store the compression result vector as a continuous vector in the array B1 in the memory.
■〜■の一連の処理を分類キーｒａＪに対して行った後
、分類キーをｒｂＪ 、 ｒｃＪに変えて同様の処理を
行うことで分類処理が行われる。After performing a series of processes from (1) to (4) on the classification key raJ, the classification process is performed by changing the classification keys to rbJ and rcJ and performing the same process.
以上説明したように、従来、ベクトル計算機ではベクト
ルの比較と圧縮処理の繰り返しによりデータの分類処理
を行うことが可能である。As explained above, conventional vector computers can perform data classification processing by repeating vector comparison and compression processing.
（発明が解決しようとする問題点）
本願発明が解決しようとする問題点は、従来のベクトル
処理装置でデータ分類行う場合の処理性能問題である。(Problems to be Solved by the Invention) The problems to be solved by the present invention are processing performance problems when data classification is performed using a conventional vector processing device.
従来のベクトル処理装置では、キーｒａＪに対する処理
、キーｒｂＪに対する処理、キーｒｃＪに対する処理・
・・、と複数のキーに対する処理を順番に処理しなけれ
ばならない。また、各キーに対する１回の分類処理が複
雑であり、特にベクトルの圧縮といった複雑かつ高速に
処理することが難しい命令を用いている。本願発明では
、これらの複数キーに対する分類を同時に行い、また、
処理コストの高いベクトル圧縮命令を多数回用いる代わ
りに１回の間接ベクトル処理でこれを置き換え、高速に
処理させることを目的としている。Conventional vector processing devices perform processing on key raJ, processing on key rbJ, processing on key rcJ, etc.
..., processing for multiple keys must be performed in order. Furthermore, one-time classification processing for each key is complicated, and in particular, instructions such as vector compression, which are complicated and difficult to process at high speed, are used. In the present invention, classification of these multiple keys is performed simultaneously, and
The purpose of this method is to perform high-speed processing by performing indirect vector processing once instead of using vector compression instructions that are expensive to process multiple times.
（問題点を解決する為の手段）
前述の問題点を解決するために本願の第１の発明１つ以
上のベクトル演算器と複数のベクトルレジスタと、該ベ
クトル演算器と該ベクトルレジスタを結合するネットワ
ークから構成されるベクトル処理装置において、複数の
インクリメントカウンタと、カウンタ選択部と、カウン
タ出力選択部を前記ベクトル演算器内に備え、前記ベク
トルレジスタからの入力データをデコードして該カウン
タ選択部は前記複数のインクリメントカウンタの中から
特定のカウンタを選択してインクリメント指示の信号を
送り、該複数のインクリメントカウンタはカウンタ選択
部からのインクリメント信号に上りカウンタ出力選択部
への出力データをインクリメントし、該カウンタ出力選
択部は該カウンタ選択部からの指示信号に従い該複数の
インクリメントカウンタからの入力信号の内１つを選択
して前記のベクトルレジスタに出力することにより、ベ
クトルデータの多項目分類をパイプライン並列により同
時処理する手段を備える。(Means for Solving the Problems) In order to solve the above-mentioned problems, the first invention of the present application includes one or more vector computing units and a plurality of vector registers, and combining the vector computing units and the vector registers. A vector processing device constituted by a network, which includes a plurality of increment counters, a counter selection section, and a counter output selection section in the vector arithmetic unit, and decodes input data from the vector register to select the counter selection section. A specific counter is selected from the plurality of increment counters and an increment instruction signal is sent thereto, and the plurality of increment counters increment the output data to the counter output selection section based on the increment signal from the counter selection section. The counter output selection section selects one of the input signals from the plurality of increment counters according to the instruction signal from the counter selection section and outputs it to the vector register, thereby performing multi-item classification of vector data in a pipeline. It is equipped with means for simultaneous processing in parallel.
また本願第２の発明は；
１つ以上のベクトル演算器と複数のベクトルレジスタと
、該ベクトル演算器と該ベクトルレジスタを結合するネ
ットワークから構成されるベクトル処理装置において、
複数のインクリメントカウンタと、キー照合判定部と、
カウンタ出力選択部を前記ベクトル演算器内に備え、キ
ー照合判定部は複数のキーデータと前記のベクトルレジ
スタからの入力データとを比較して該複数のインクリメ
ントカウンタ中から特定のインクリメントカウンタに対
してインクリメント指示の信号を送り、インクリメント
カウンタはカウンタ選択部からのインクリメント信号に
よりカウンタ出力選択部への出力データをインクリメン
トし、該カウンタ出力選択部は該カウンタ選択部からの
指示信号に従い該複数のインクリメントカウンタからの
入力信号の内１つを選択して前記のベクトルレジスタに
出力することにより、ベクトルデータの多項目分類をパ
イプライン並列により同時処理する手段を備えることを
特徴とする。A second invention of the present application is: A vector processing device comprising one or more vector arithmetic units, a plurality of vector registers, and a network connecting the vector arithmetic units and the vector registers,
A plurality of increment counters, a key verification determination section,
A counter output selection section is provided in the vector arithmetic unit, and a key matching determination section compares a plurality of key data and input data from the vector register to select a specific increment counter from among the plurality of increment counters. An increment instruction signal is sent, and the increment counter increments the output data to the counter output selection section according to the increment signal from the counter selection section, and the counter output selection section selects the plurality of increment counters according to the instruction signal from the counter selection section. The present invention is characterized by comprising means for simultaneously processing multi-item classification of vector data in pipeline parallelism by selecting one of the input signals from and outputting it to the vector register.
（実施例）
以下、本願発明の一実施例を図を用いて説明する。第１
図は本発明によるベクトル装置の一実施例である。図に
おいて、１はベクトルレジスタであり入力データを供給
する。２はカウンタ選択部、３はインクリメントカウン
タ、４はカウンタ出力選択部、５は結果を出力するベク
トルレジスタである。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings. 1st
The figure shows an embodiment of a vector device according to the present invention. In the figure, 1 is a vector register that supplies input data. 2 is a counter selection section, 3 is an increment counter, 4 is a counter output selection section, and 5 is a vector register that outputs the result.
６は１のベクトルレジスタから２のカウンタ選択部への
入力データ信号、７は２のカウンタ選択部から４のカウ
ンタ出力選択部へ伝えられるインクリメントカウンタか
らの出力に対する選択指示信号、８は２のカウンタ選択
部から３のインクリメントカウンタに伝えられるインク
リメント指示信号、９は３のインクリメントカウンタか
ら４のカウンタ出力選択部伝えられるインクリメントカ
ウンタの出力データ信号、１０はカウンタ出力選択部か
ら演算結果を格納するベクトルレジスタに送られる出力
データ信号である。6 is an input data signal from the vector register 1 to the counter selection unit 2; 7 is a selection instruction signal for the output from the increment counter transmitted from the counter selection unit 2 to the counter output selection unit 4; 8 is the counter selection signal 2 An increment instruction signal 9 is transmitted from the selection section to the increment counter 3, an output data signal of the increment counter 9 is transmitted from the increment counter 3 to the counter output selection section 4, and a vector register 10 stores the calculation result from the counter output selection section. is the output data signal sent to the
第１図における２のカウンタ選択部の詳細を第２図に示
す。図において、１１は入力データレジスタ、１２は入
力データの全ビットが−であるかどうかを判定する回路
、１３はエンコーダ、１４はデコーダ回路、１５はＡＮ
Ｄゲート、１６はＮＯＴゲート、１７はＯＲゲートであ
る。１１の入力レジスタの下位３ｂｉｔがデコーダに、
下位３ｂｉｔを除く上位ｂｉｔがＡＬＬ Ｏ判定回路に
入力される。FIG. 2 shows details of the counter selection section 2 in FIG. 1. In the figure, 11 is an input data register, 12 is a circuit that determines whether all bits of input data are -, 13 is an encoder, 14 is a decoder circuit, and 15 is an AN
A D gate, 16 a NOT gate, and 17 an OR gate. The lower 3 bits of the 11 input registers are sent to the decoder,
The upper bits excluding the lower 3 bits are input to the ALL O determination circuit.
第１図における３のインクリメントカウンタの詳細を第
３図に示す。図において、１８は加算器、１９はラッチ
回路である。カウンタ選択部がらの信号８は１９のラッ
チ回路に対してラッチを指示する信号として使用される
。また１９のラッチ回路が保持しているデータは９の出
力信号としてカウンタ出力選択部に送られる。Details of the increment counter 3 in FIG. 1 are shown in FIG. 3. In the figure, 18 is an adder and 19 is a latch circuit. Signal 8 from the counter selection section is used as a signal to instruct 19 latch circuits to latch. Further, the data held by the latch circuit 19 is sent to the counter output selection section as the output signal 9.
第１図に置ける４のカウンタ出力選択部の詳細を第４図
に示す。図において２０はデコーダ回路、２１はセレク
タ回路である。FIG. 4 shows details of the counter output selection section 4 in FIG. 1. In the figure, 20 is a decoder circuit, and 21 is a selector circuit.
第１図〜第５図を参照して動作を説明する。第５図では
第１図〜第３図を用いて説明した本願発明のベクトル処
理装置の構成に用いられている各種のレジスタ、信号の
値の中から動作を説明する上で必要とされるもの部分的
に示している。図において１のベクトルレジスタ第１図
の１のベクトルレジスタに対応し、１１のレジスタは第
２図の１１のレジスタに対応し、１９のレジスタは第３
図のラッチに保持されているデータに対応し、１０の信
号値は第１図の信号１０に対応し、５のベクトルレジス
タは第１図の５のベクトルレジスタに対応する。１９の
レジスタの初期値としてｒＯＪ 、 ｒｌＯＪ 、 ｒ
２０Ｊ 、 ｒ３０Ｊ 、・・・が設定されているもの
とする。The operation will be explained with reference to FIGS. 1 to 5. FIG. 5 shows values of various registers and signals used in the configuration of the vector processing device of the present invention explained using FIGS. 1 to 3, which are necessary for explaining the operation. Partially shown. In the figure, vector register 1 corresponds to vector register 1 in FIG. 1, register 11 corresponds to register 11 in FIG. 2, and register 19 corresponds to vector register 1 in FIG.
Corresponding to the data held in the latches shown, the signal value 10 corresponds to signal 10 in FIG. 1, and the vector register 5 corresponds to vector register 5 in FIG. The initial values of the 19 registers are rOJ, rlOJ, r
It is assumed that 20J, r30J, . . . are set.
動作は、まず１のベクトルレジスタから分類キーベクト
ルが順次カウンタ選択部に送られてくることから開始さ
れる。１１のレジスタにベクトルの先頭要素ｒａＪがセ
ットされると１４のデコーダ回路は一定クロック時間入
力データのデコード結果としてインクリメントカウンタ
１へのインクリメント指示信号を出力する。また、どの
インクリメントカウンタ１へインクリメント指示信号が
送られたことは、１３のエンコーダ回路を通じてカウン
タ出力選択部にも伝えられる。本実施例の場合、インク
リメントカウンタを８個容易しているため、−度のベク
トル処理において分類可能なキーは７種類（値ｒＯＪ
、 ｒｌＪ 、 ｒ２Ｊ 、 ｒ３Ｊ 、 ｒ４Ｊ 、
ｒ５Ｊ 、 ｒ６Ｊ ）とその他の集合である１種類
であり、各入力値に対応してインクリメントカウンタ１
．２．３．４．５．６．７へのインクリメント信号が生
成される。インクリメントカウンタ８へのインクリメン
ト信号は前記の値「０］〜「６」以外のデータが１１の
レジスタにセットされた場合に生成されるものであり、
１１のレジスタの下位３ｂｉｔが２進数値として７の場
合と、１１のレジスタの下位３ｂｉｔを除く上位に「１
」が立っているｂｉｔが１つ以上存在する場合である。The operation starts with the classification key vectors being sequentially sent from the first vector register to the counter selection section. When the first element raJ of the vector is set in the register 11, the decoder circuit 14 outputs an increment instruction signal to the increment counter 1 as a result of decoding the input data for a fixed clock time. Further, which increment counter 1 the increment instruction signal has been sent to is also transmitted to the counter output selection section through the encoder circuit 13. In the case of this embodiment, since eight increment counters are provided, there are seven types of keys that can be classified in -degree vector processing (value rOJ
, rlJ, r2J, r3J, r4J,
r5J, r6J) and other sets, and an increment counter 1 is set corresponding to each input value.
．． An increment signal to 2.3.4.5.6.7 is generated. The increment signal to the increment counter 8 is generated when data other than the above-mentioned values "0" to "6" is set in the register 11,
When the lower 3 bits of the 11 register are 7 as a binary value, and when the upper 3 bits of the 11 register except for the lower 3 bits are ``1''.
This is a case where there is one or more bits with "" set.
次にカウンタ出力選択部はカウンタ選択部からの信号７
によりインクリメントカウンタ１が選択されたことを知
り、セレクタ回路により、インクリメントカウンタ１の
出力信号０を選択して出力ベクトルレジスタに送出する
。Next, the counter output selection section receives the signal 7 from the counter selection section.
Knowing that the increment counter 1 has been selected, the selector circuit selects the output signal 0 of the increment counter 1 and sends it to the output vector register.
最後に、インクリメントカウンタ１はカウンタ選択部か
らのインクリメント指示信号８を受けて１９のレジスタ
のランチ信号を生成し、１９のレジスタの出力を値「０
」から「１］に変化させる。Finally, the increment counter 1 receives the increment instruction signal 8 from the counter selection section, generates a launch signal for the register 19, and converts the output of the register 19 to the value "0".
” to “1”.
以上の処理をベクトルレジスタ１からの入力データに対
して順次パイプライン処理することで動作は完了する。The operation is completed by sequentially performing pipeline processing on the input data from the vector register 1.
以上、本願発明のベクトル処理装置の動作を説明したが
、さらに第６図を用いて本願発明のベクトル処理装置に
よるデータの分類処理全体を説明する。分類対象データ
、ベクトルと分類対象キー・ベクトルをベクトルレジス
タにロードされた状態から処理を説明する。The operation of the vector processing device of the present invention has been described above, and the entire data classification process by the vector processing device of the present invention will be further explained using FIG. The processing will be explained starting from a state in which the data to be classified, the vector, and the key vector to be classified are loaded into the vector register.
■インクリメントカウンタの初期値を設定し、本願発明
によるベクトル処理装置に対して分類キーベクトルを入
力し、項目分類結果データを得る。インクリメントカウ
ンタの初期値は分類後データの格納配列の先頭アドレス
を配列要素の大きさで割ったものであり、第６図では配
列Ｂｌ、 Ｂ２． Ｂ３の開始アドレスであるＱ、 ４
０．８０を配列要素の記憶サイズ４で割った０、 １０
．２０を設定している。(2) Set the initial value of the increment counter, input the classification key vector to the vector processing device according to the present invention, and obtain item classification result data. The initial value of the increment counter is the first address of the storage array for classified data divided by the size of the array element, and in FIG. Q, which is the starting address of B3, 4
0.80 divided by array element storage size 4, 10
．． 20 is set.
■前記項目分類結果データに対して配列要素の記憶サイ
ズ４を乗じ、分類対象データを格納すべきメモリアドレ
スを指示するリストアドレスを得る。この処理は従来の
ベクトル処理装置の機能を利用する。(2) Multiply the item classification result data by the storage size 4 of the array element to obtain a list address indicating the memory address where the classification target data should be stored. This processing utilizes the functionality of conventional vector processing devices.
■前記のリストアドレスを用いて分類対象ベクトルをメ
モリに書き込む（ベクトルの拡散処理）この処理も従来
のベクトル処理装置の機能を利用する。(2) Writing the vector to be classified into the memory using the above-mentioned list address (vector diffusion processing) This processing also utilizes the functions of the conventional vector processing device.
以上本願発明によるベクトル処理装置においてデータの
分類処理全体の処理過程を説明した。The entire process of data classification processing in the vector processing device according to the present invention has been described above.
次に、第７図、第８図を用いてキー照合を用いた本願発
明の一実施例を説明する。第７図は本発明によるベクト
ル処理装置の一実施例である。図において２２はキー照
合半１１定部であり、他の部分は前述した第１図による
本発明によるベクトル処理装置の実施例と同じ構成とな
っている。第８図はキー照合判定部の詳細な説明図であ
る。図において、２３は分類ｌ収集するキーを指定する
レジスタ、２４はベクトルレジスタから入力される分類
対象キーデータと分類ｌ収集するキーとの一致検出を行
うコンパレータ、２５はＮＯＲゲート、２６はエンコー
ダである。第８図のキー照合部は、第１図により説明し
た実施例におけるカウンタ選択部の機能が強化されたも
のである。機能上の差異は第１図の実施例におけるカウ
ンタ選択部は第２図に示したように、入力データをデコ
ードしてインクリメントカウンタを選択する信号を生成
しているため分類ｌ収集されるキーが値ｒＯＪ ｒｌ
」ｒ２Ｊ、・・・・・「６］とその他に固定される。こ
れに対して第８図に示した実施例においてはキー照合部
は２３のレジスタと入力ベクトルとの比較をとることで
インクリメントカウンタを選択しており、２３のレジス
タに設定する値したいで分類ｌ収集するキーを任意なも
のに設定することが可能となっている。Next, an embodiment of the present invention using key matching will be described with reference to FIGS. 7 and 8. FIG. 7 shows an embodiment of a vector processing device according to the present invention. In the figure, reference numeral 22 denotes a key matching section 11, and the other parts have the same structure as the embodiment of the vector processing device according to the present invention shown in FIG. 1 described above. FIG. 8 is a detailed explanatory diagram of the key matching determination section. In the figure, 23 is a register that specifies the key to be collected in classification l, 24 is a comparator that detects a match between the classification target key data input from the vector register and the key to be collected in classification l, 25 is a NOR gate, and 26 is an encoder. be. The key collation section shown in FIG. 8 is an enhanced version of the counter selection section in the embodiment described with reference to FIG. The functional difference is that the counter selection section in the embodiment of FIG. 1 decodes input data and generates a signal for selecting an increment counter, as shown in FIG. value rOJ rl
"r2J, ..."6] and others are fixed.On the other hand, in the embodiment shown in FIG. The counter is selected, and the key to be collected can be set to any value based on the value set in the 23 registers.
なお、以上ではインクリメントカウンタを用いた例につ
いてのみ説明していた。デクリメントカウンタを用いて
も、本発明は全く同様に実現することができるが、以上
の説明からその態様は自明であるので、説明は省略する
。Note that only an example using an increment counter has been described above. The present invention can be implemented in exactly the same way even if a decrement counter is used, but since the aspect is obvious from the above explanation, the explanation will be omitted.
（発明の効果）
以上説明したように、本願発明のベクトル処理装置は、
ベクトルデータの多項目分類をパイプライン並列により
同時処理することが可能である。(Effects of the Invention) As explained above, the vector processing device of the present invention has the following features:
It is possible to simultaneously process multi-item classification of vector data using pipeline parallelism.
第１図は本願発明の一実施例を示すブロック図、第２図
はカウンタ選択部の詳細を説明するブロック図、第３図
はインクリメントカウンタの詳細を説明するブロック図
、第４図はカウンタ出力選択部の詳細を説明するブロッ
ク図、第５図は本願発明の詳細な説明した図、第６図は
本願発明のベクトル処理装置を用いてデータの分類処理
を行う流れを説明した図、第７図は本願の第２の発明の
一実施例を示すブロック図、第８図はキー章が負う判定
部の詳細を説明するブロック図、第９図はデータの分類
処理を説明した図、第１０図は従来の技術によるベクト
ル処理装置を用いたデータ分類処理を説明した図である
。
図において、１は入力ベクトルレジスタ、２はカウンタ
選択部、３はインクリメントカウンタ、４はカウンタ出
力選択部、５は結果を出力するベクトルレジスタである
。６は１のベクトルレジスタから２のカウンタ選択部へ
の入力データ信号、７は２のカウンタ選択部から４のカ
ウンタ出力選択部へ伝えられるインクリメントカウンタ
からの出力に対する選択指示信号、８は２のカウンタ選
択部から３のインクリメントカウンタに伝えられるイン
クリメント指示信号、９は３のインクリメントカウンタ
から４のカウンタ出力選択部に伝えられるインクリメン
トカウンタの出力データ信号、１０はカウンタ出力選択
部から演算結果を格納するベクトルレジスタに送られる
出力データ信号、１１は入力データレジスタ、１２は入
力データの全ビットが−であるかどうかを判定する回路
、１３はエンコーダ、１４はデコーダ回路、１５はＡＮ
Ｄゲート、１６はＮＯＴゲート、１７はＯＲゲート、１
８は加算器、１９はラッチ回路、２０はデコーダ回路、
２１はセレクタ回路、２２はキー照合判定部、２３はキ
ーデータを保持するレジスタ、２４は比較一致を検出し
て条件の成立ｌ不成立を出力するコンパレータ、２５は
ＮＯＲゲート、２６はエンコーダである。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram explaining the details of the counter selection section, FIG. 3 is a block diagram explaining the details of the increment counter, and FIG. 4 is the counter output. FIG. 5 is a block diagram explaining the details of the selection unit, FIG. 5 is a diagram explaining the details of the present invention, FIG. 6 is a diagram explaining the flow of data classification processing using the vector processing device of the present invention, and FIG. The figure is a block diagram showing an embodiment of the second invention of the present application, FIG. 8 is a block diagram explaining the details of the determination section carried by the key chapter, FIG. 9 is a diagram explaining data classification processing, and FIG. The figure is a diagram illustrating data classification processing using a conventional vector processing device. In the figure, 1 is an input vector register, 2 is a counter selection section, 3 is an increment counter, 4 is a counter output selection section, and 5 is a vector register that outputs the result. 6 is an input data signal from the vector register 1 to the counter selection unit 2; 7 is a selection instruction signal for the output from the increment counter transmitted from the counter selection unit 2 to the counter output selection unit 4; 8 is the counter selection signal 2 An increment instruction signal 9 is transmitted from the selection section to the increment counter 3, an output data signal of the increment counter 9 is transmitted from the increment counter 3 to the counter output selection section 4, and 10 is a vector that stores the calculation result from the counter output selection section. Output data signal sent to the register, 11 is an input data register, 12 is a circuit that determines whether all bits of input data are -, 13 is an encoder, 14 is a decoder circuit, 15 is an AN
D gate, 16 is NOT gate, 17 is OR gate, 1
8 is an adder, 19 is a latch circuit, 20 is a decoder circuit,
21 is a selector circuit, 22 is a key comparison determination unit, 23 is a register that holds key data, 24 is a comparator that detects a comparison match and outputs whether or not a condition is satisfied, 25 is a NOR gate, and 26 is an encoder.
Claims (4)
スタと、該ベクトル演算器と該ベクトルレジスタを結合
するネットワークから構成されるベクトル処理装置にお
いて、複数のインクリメントカウンタと、カウンタ選択
部と、カウンタ出力選択部を前記ベクトル演算器内に備
え、前記ベクトルレジスタからの入力データをデコード
して該カウンタ選択部は前記複数のインクリメントカウ
ンタの中から特定のカウンタを選択してインクリメント
指示の信号を送り、該複数のインクリメントカウンタは
カウンタ選択部からのインクリメント信号によりカウン
タ出力選択部への出力データをインクリメントし、該カ
ウンタ出力選択部は該カウンタ選択部からの指示信号に
従い該複数のインクリメントカウンタからの入力信号の
内１つを選択して前記のベクトルレジスタに出力するこ
とにより、ベクトルデータの多項目分類をパイプライン
並列により同時処理することを特徴とするベクトル処理
装置。(1) A vector processing device comprising one or more vector computing units, a plurality of vector registers, and a network connecting the vector computing units and the vector registers, including a plurality of increment counters, a counter selection unit, and a counter an output selection section is provided in the vector arithmetic unit, the counter selection section decodes input data from the vector register, selects a specific counter from the plurality of increment counters, and sends an increment instruction signal; The plurality of increment counters increment the output data to the counter output selection section according to the increment signal from the counter selection section, and the counter output selection section increments the input signal from the plurality of increment counters according to the instruction signal from the counter selection section. 1. A vector processing device characterized in that multi-item classification of vector data is simultaneously processed in pipeline parallelism by selecting one of them and outputting it to the vector register.
ンタに置きかえたことを特徴とする請求項（１）記載の
ベクトル処理装置。(2) The vector processing device according to claim (1), wherein the increment counter is replaced with a decrement counter.
スタと、該ベクトル演算器と該ベクトルレジスタを結合
するネットワークから構成されるベクトル処理装置にお
いて、複数のインクリメントカウンタと、キー照合判定
部と、カウンタ出力選択部を前記ベクトル演算器内に備
え、キー照合判定部は複数のキーデータと前記のベクト
ルレジスタからの入力データとを比較して該複数のイン
クリメントカウンタ中から特定のインクリメントカウン
タに対してインクリメント指示の信号を送り、インクリ
メントカウンタはカウンタ選択部からのインクリメント
信号によりカウンタ出力選択部への出力データをインク
リメントし、該カウンタ出力選択部は該カウンタ選択部
からの指示信号に従い該複数のインクリメントカウンタ
からの入力信号の内１つを選択して前記のベクトルレジ
スタに出力することにより、ベクトルデータの多項目分
類をパイプライン並列により同時処理することを特徴と
するベクトル処理装置。(3) A vector processing device comprising one or more vector arithmetic units, a plurality of vector registers, and a network connecting the vector arithmetic units and the vector registers, including a plurality of increment counters, a key matching determination unit, A counter output selection section is provided in the vector arithmetic unit, and a key matching determination section compares a plurality of key data and input data from the vector register to select a specific increment counter from among the plurality of increment counters. An increment instruction signal is sent, and the increment counter increments the output data to the counter output selection section according to the increment signal from the counter selection section, and the counter output selection section selects the plurality of increment counters according to the instruction signal from the counter selection section. A vector processing device characterized in that it simultaneously processes multi-item classification of vector data in pipeline parallelism by selecting one of the input signals from and outputting it to the vector register.
ンタに置きかえたことを特徴とする請求項（３）記載の
ベクトル処理装置。(4) The vector processing device according to claim (3), wherein the increment counter is replaced with a decrement counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201600A JPH06105459B2 (en) | 1988-08-11 | 1988-08-11 | Vector processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201600A JPH06105459B2 (en) | 1988-08-11 | 1988-08-11 | Vector processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250258A true JPH0250258A (en) | 1990-02-20 |
| JPH06105459B2 JPH06105459B2 (en) | 1994-12-21 |
Family
ID=16443740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201600A Expired - Fee Related JPH06105459B2 (en) | 1988-08-11 | 1988-08-11 | Vector processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105459B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016527650A (en) * | 2013-08-06 | 2016-09-08 | インテル・コーポレーション | Methods, apparatus, instructions, and logic for providing vector population counting functionality |
| JP2016529617A (en) * | 2013-08-06 | 2016-09-23 | インテル・コーポレーション | Methods, apparatus, instructions, and logic providing population counting functionality for genome sequencing and sequence comparison |
| JP2017527886A (en) * | 2014-07-25 | 2017-09-21 | クアルコム，インコーポレイテッド | Parallelization of scalar operations by vector processors using data indexing accumulators in vector register files, related circuits, methods and computer readable media |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511612A (en) * | 2002-12-19 | 2006-04-06 | ザ スクリップス リサーチ インスティテュート | Compositions and methods for stabilization of transthyretin and inhibition of transthyretin misfolding |
| JP5869677B2 (en) * | 2011-09-16 | 2016-02-24 | ファイザー・インク | Solid form of transthyretin dissociation inhibitor |
-
1988
- 1988-08-11 JP JP63201600A patent/JPH06105459B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511612A (en) * | 2002-12-19 | 2006-04-06 | ザ スクリップス リサーチ インスティテュート | Compositions and methods for stabilization of transthyretin and inhibition of transthyretin misfolding |
| JP5869677B2 (en) * | 2011-09-16 | 2016-02-24 | ファイザー・インク | Solid form of transthyretin dissociation inhibitor |
Non-Patent Citations (2)
| Title |
|---|
| JPN5014010628; ＭＡＲＫ ＲＡＴＮＥＲ: ＮＡＴＵＲＥ ＢＩＯＴＥＣＨＮＯＬＯＧＹ Ｖ２７ Ｎ１０, 20091001, Ｐ８７４ * |
| JPN5014010629; ＳＩＭＯＮ Ｅ． ＫＯＬＳＴＯＥ: ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ ＮＡＴＩＯＮＡＬ ＡＣＡＤＥＭＹ ＯＦ ＳＣＩＥＮＣＥＳ （ＰＮＡＳ） Ｖ１０７ Ｎ４７, 20101123, Ｐ２０４８３-２０４８８ * |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016527650A (en) * | 2013-08-06 | 2016-09-08 | インテル・コーポレーション | Methods, apparatus, instructions, and logic for providing vector population counting functionality |
| JP2016529617A (en) * | 2013-08-06 | 2016-09-23 | インテル・コーポレーション | Methods, apparatus, instructions, and logic providing population counting functionality for genome sequencing and sequence comparison |
| US10223120B2 (en) | 2013-08-06 | 2019-03-05 | Intel Corporation | Methods, apparatus, instructions and logic to provide population count functionality for genome sequencing and alignment |
| JP2019050039A (en) * | 2013-08-06 | 2019-03-28 | インテル・コーポレーション | Methods, apparatus, instructions and logic to provide population count functionality for genome sequencing and alignment comparison |
| US10678546B2 (en) | 2013-08-06 | 2020-06-09 | Intel Corporation | Methods, apparatus, instructions and logic to provide population count functionality for genome sequencing and alignment |
| JP2017527886A (en) * | 2014-07-25 | 2017-09-21 | クアルコム，インコーポレイテッド | Parallelization of scalar operations by vector processors using data indexing accumulators in vector register files, related circuits, methods and computer readable media |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105459B2 (en) | 1994-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6334176B1 (en) | Method and apparatus for generating an alignment control vector | |
| EP0208870B1 (en) | Vector data processor | |
| US5996057A (en) | Data processing system and method of permutation with replication within a vector register file | |
| US6675235B1 (en) | Method for an execution unit interface protocol and apparatus therefor | |
| US6009451A (en) | Method for generating barrel shifter result flags directly from input data | |
| US5226171A (en) | Parallel vector processing system for individual and broadcast distribution of operands and control information | |
| US4128880A (en) | Computer vector register processing | |
| US4270181A (en) | Data processing system having a high speed pipeline processing architecture | |
| US3943494A (en) | Distributed execution processor | |
| US4228498A (en) | Multibus processor for increasing execution speed using a pipeline effect | |
| US10372451B2 (en) | Sequence alignment method of vector processor | |
| US6587864B2 (en) | Galois field linear transformer | |
| JPH0719244B2 (en) | Array processor | |
| JPH02227769A (en) | Data processing system | |
| JP2000503427A (en) | Image processing processor | |
| US4967343A (en) | Pipelined parallel vector processor including parallel configured element processors for processing vector elements in parallel fashion | |
| US5274777A (en) | Digital data processor executing a conditional instruction within a single machine cycle | |
| JPH06242953A (en) | Data processor | |
| US5940625A (en) | Density dependent vector mask operation control apparatus and method | |
| US4761753A (en) | Vector processing apparatus | |
| US20100115232A1 (en) | Large integer support in vector operations | |
| JPH0250258A (en) | Vector processing device | |
| US6240540B1 (en) | Cyclic redundancy check in a computer system | |
| JPH0345420B2 (en) | ||
| US5446909A (en) | Binary multiplication implemented by existing hardware with minor modifications to sequentially designate bits of the operand |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |