JPH0247726A - Information processor - Google Patents
Information processorInfo
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- JPH0247726A JPH0247726A JP19836088A JP19836088A JPH0247726A JP H0247726 A JPH0247726 A JP H0247726A JP 19836088 A JP19836088 A JP 19836088A JP 19836088 A JP19836088 A JP 19836088A JP H0247726 A JPH0247726 A JP H0247726A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は複数の命令を並列に実行することのできる情
報処理装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device that can execute a plurality of instructions in parallel.
［従来の技術］
第３図に、従来の情報処理装置の構成の図の一例を示す
。[Prior Art] FIG. 3 shows an example of a diagram of the configuration of a conventional information processing device.
図において、１は記憶装置や入出力装置等とデータや命
令をやりとりするシステムバス、２は命令バッファ等を
含む命令ユニット、３は命令のデコーダ、４は命令のデ
コード内容により、マイクロプログラム等を起動して諸
々の制御を行う制御ユニット、５はＡＬＵ、乗算器、シ
フタ、除算器等から成る演算ユニット、６は演算したデ
ータ等を格納する演算レジスタ群である。In the figure, 1 is a system bus that exchanges data and instructions with storage devices, input/output devices, etc., 2 is an instruction unit including an instruction buffer, etc., 3 is an instruction decoder, and 4 is a microprogram, etc., depending on the decoded contents of the instruction. A control unit is activated and performs various controls; 5 is an arithmetic unit consisting of an ALU, a multiplier, a shifter, a divider, etc.; and 6 is a group of arithmetic registers for storing computed data and the like.
次に動作について説明する。Next, the operation will be explained.
制御ユニット４によって出されたリクエストによって、
システムバス１を通じて命令ユニット２に取り込まれた
一つの命令は、命令デコーダ３によって各種制御情報に
解読される。制御ユニット４は、解読された各種制御情
報により、オペランドアクセス等の為のアドレス計算を
行う他、オペランドアクセスそのものを行ったり、マイ
クロプログラムを起動し、実際の演算をオペランドと演
算レジスタ間や、あるいは演算レジスタ間同志で行う事
により、命令を実行する。By the request issued by the control unit 4,
One instruction taken into the instruction unit 2 through the system bus 1 is decoded by the instruction decoder 3 into various control information. The control unit 4 uses the decoded various control information to calculate addresses for operand accesses, perform operand accesses themselves, start microprograms, and perform actual operations between operands and operation registers, or Instructions are executed by performing operations between registers.
ここで、−例として下記の様な命令ストリームを考える
。Here, consider the following instruction stream as an example.
■レジスタＲ１の内容とレジスタＲＯの内容を加算し、
ＲＯに格納する。■ Add the contents of register R1 and the contents of register RO,
Store in RO.
■レジスタＲ２で示されるアドレスの内容と、レジスタ
Ｒ３の内容を乗算しＲ３に格納する。(2) Multiply the contents of the address indicated by register R2 by the contents of register R3 and store the result in R3.
■レジスタＲＤの内容をシフトし、ＲＤに格納する。(2) Shift the contents of register RD and store it in RD.
■レジスタＲＤの内容をレジスタＲＦで示されるアドレ
スに格納する。(2) Store the contents of register RD at the address indicated by register RF.
この時の動作を考えると、■の命令を実行するに当たっ
ては、レジスタＲ１とレジスタＲＯがアクセスされ、加
算器が用いられる。その実行が終わり、■の命令を実行
するが、この時はレジスタＲ２及び、その内容によって
作動するリクエスト制御、レジスタＲ３，乗算器が用い
られる。同様に■の命令の実行は、■の命令実行終了後
にシフタとレジスタＲＤを用いて行われる。■の命令の
実行に関しても同様である。Considering the operation at this time, when executing the instruction (2), register R1 and register RO are accessed and an adder is used. When the execution is finished, the instruction (3) is executed, but at this time, register R2, a request control operated according to its contents, register R3, and a multiplier are used. Similarly, the instruction (2) is executed using the shifter and register RD after the instruction (2) has been executed. The same applies to the execution of the instruction (2).
ここで、上記例では■〜■まではそれぞれの命令実行に
必要な演算器、レジスタは互いに排反である。Here, in the above example, the arithmetic units and registers necessary for executing each instruction are mutually exclusive from (1) to (2).
［発明が解決しようとする課題］
従来の情報処理装置は以上の様に、命令単位での実行と
いう考え方に基づいて構成されているので、ある一つの
実行サイクル中では、一つの命令しか実行されず、すな
わち単一の命令に必要なハードウェアのみ動作しており
、動いていない上記のハードウェアがいかに沢山あって
も、実行時間は命令側々の実行時間の一意的な和として
表され、処理能力の限界となっていた。[Problems to be Solved by the Invention] As described above, conventional information processing devices are configured based on the idea of execution in units of instructions, so only one instruction is executed during one execution cycle. In other words, only the hardware necessary for a single instruction is running, and no matter how much of the above hardware is not running, the execution time is expressed as the unique sum of the execution times of each instruction. This was the limit of processing power.
この発明は、上記のような問題点を解消するためになさ
れたもので、命令の実行に必要なハードウェアが競合を
起こさない命令群においては、同時に命令を実行出来る
情報処理装置を得る事を目的とする。This invention was made to solve the above-mentioned problems, and it is possible to obtain an information processing device that can simultaneously execute instructions in a group of instructions in which the hardware required to execute the instructions does not cause conflict. purpose.
［課題を解決するための手段コ
この発明に係る情報処理装置は、システムバス１を通じ
て命令を取り込む複数の命令ユニット２ａ、２ｂと、上
記各命令ユニット２ａ、２ｂがら出力される命令を各種
制御情報に解読する上記命令ユニット２ａ、２ｂに対応
して設けられた命令デコーダ３ａ、３ｂと、命令デコー
ダ３ａ、３ｂの内容によりマイクロプログラムを起動し
て諸々の制御を行う制御ユニット４と、上記制御ユニッ
ト４と複数のデータバスを介して接続され、演算及び演
算したデータ等を格納する演算ユニット５及び演算レジ
スタ群６と、上記命令デコーダ３ａ。[Means for Solving the Problems] The information processing device according to the present invention includes a plurality of instruction units 2a, 2b that take in instructions through a system bus 1, and instructions outputted from each of the instruction units 2a, 2b, and various control information. instruction decoders 3a, 3b provided corresponding to the instruction units 2a, 2b, which decode the instruction units 2a, 2b; a control unit 4, which starts a microprogram according to the contents of the instruction decoders 3a, 3b and performs various controls; 4 and a plurality of data buses, an arithmetic unit 5 and a group of arithmetic registers 6 that store arithmetic operations and calculated data, and the instruction decoder 3a.
３ｂによって解読された各種制御情報を実行する場合に
ハードウェアリソースの競合が生ずるが否か認識し、競
合が生ずる時は各種制御情報を順番に実行し、競合が生
じない時は各種制御情報を同時に並列に実行するように
上記制御ユニット４に制御信号を送る優先制御機構７を
備えたことを特徴とするものである。When executing the various control information decoded by 3b, it is recognized whether or not a hardware resource conflict occurs, and when a conflict occurs, the various control information is executed in order, and when no conflict occurs, the various control information is executed. The present invention is characterized in that it includes a priority control mechanism 7 that sends control signals to the control unit 4 so that they are executed simultaneously and in parallel.
［作用］
システムバス１を介して各々の命令ユニット２ａ、２ｂ
に命令が取り込まれ、各命令ユニット２ａ、２ｂに対応
して設けられた命令デコーダ３ａ。[Operation] Each instruction unit 2a, 2b via the system bus 1
An instruction decoder 3a is provided corresponding to each instruction unit 2a, 2b.
３ｂから各種制御情報が出力されると、優先制御１ｉ！
１７は各種制御情報を実行する場合にハードウェアリソ
ースの競合が生ずるか否か確認し、競合が生ずる時には
各種制御情報を順番に実行し、競合が生じない時には各
種制御情報を同時に並列に実行するように制御ユニット
４に制御信号を送る。When various control information is output from 3b, priority control 1i!
17 checks whether or not a hardware resource conflict occurs when executing various control information, and when a conflict occurs, executes the various control information in order, and when no conflict occurs, executes the various control information simultaneously and in parallel. A control signal is sent to the control unit 4 as shown in FIG.
ここに制御ユニット４は優先制御機構７の制御信号によ
ってハードウェアリソースの競合が生じなければ、演算
ユニット５、演算レジスタ群６との間で複数のデータバ
スを介してデータのやりとりを行い、並列に各種制御情
報の実行を行う。Here, the control unit 4 exchanges data with the arithmetic unit 5 and the arithmetic register group 6 via a plurality of data buses, if no hardware resource conflict occurs due to the control signal of the priority control mechanism 7, and Executes various control information.
［発明の実施例コ
以下、この発明の一実施例を図について説明する。第１
図において、１は記憶装置や入出力装置と命令やデータ
をやりとりするシステムバス、２ａは命令バッファ等を
含む第１の命令ユニット、２ｂは同様な構造の第２の命
令ユニット、３ａは第１の命令ユニットの命令を解読す
る第１の命令デコーダ、３ｂは第２の命令ユニットの命
令を解読する第２の命令デコーダ、７は第１．第２の命
令デコーダ３ａ、３ｂによって解読された各種制御情報
に従って命令を実行する場合にハードウェアの競合が生
じる時に、どちらの命令を先に実行すべきかを制御する
優先制御機構、４は命令のデコード内容及び優先制御機
構からの制御信号によりマイクロプログラム等を起動し
て、諸々の制御′を行う制御ユニット、５ａはＡＬＵ、
５ｂはシフタ、５ｃは乗算器等の演算器、６は演算した
データ等を格納する演算レジスタ群である。ここでＡＬ
Ｕ５ａ、シフタ５ｂ、演算器５Ｃは演算ユニット５を構
成している。[Embodiment of the Invention] An embodiment of the invention will be described below with reference to the drawings. 1st
In the figure, 1 is a system bus that exchanges instructions and data with storage devices and input/output devices, 2a is a first instruction unit including an instruction buffer, etc., 2b is a second instruction unit with a similar structure, and 3a is a first instruction unit. A first instruction decoder decodes the instructions of the instruction unit 3b, a second instruction decoder 3b decodes the instructions of the second instruction unit, and 7 decodes the instructions of the first instruction unit. A priority control mechanism 4 controls which instruction should be executed first when a hardware conflict occurs when executing instructions according to various control information decoded by the second instruction decoders 3a and 3b; 5a is an ALU;
5b is a shifter, 5c is a computing unit such as a multiplier, and 6 is a group of computing registers for storing computed data and the like. AL here
U5a, shifter 5b, and arithmetic unit 5C constitute an arithmetic unit 5.
次に動作について説明する。Next, the operation will be explained.
まず、第１．第２の命令ユニット２ａ、２ｂはハードウ
ェアとして許すかぎりの命令をシステムバス１からプロ
グラムの順に取り込む。これは、第１図においては第１
．第２の命令ユニット２ａ。First, 1. The second instruction units 2a and 2b take in as many instructions as the hardware allows from the system bus 1 in program order. In Figure 1, this is the first
．． Second instruction unit 2a.
２ｂの２つである。したがって第１．第２の命令ユニッ
ト２ａ、２ｂには、実行すべき順序で連続した命令が入
る。2b. Therefore, the first. The second instruction units 2a, 2b receive consecutive instructions in the order in which they are to be executed.
次に、それぞれの命令群は、第１．第２のデコーダ３ａ
、及び３ｂによってデコードされ、それぞれの命令実行
に必要なハードウェアリソースを認識する。この時、そ
れぞれの命令実行に必要なハードウェアリソースの競合
を優先制御機構７が監視していて、競合を起こしている
ならば、命令実行はプログラム順にシーケンシャルに行
われる様に、片方の命令ユニット内の命令実行を待たせ
る様な制御信号を制御ユニットに送る。Next, each instruction group is divided into the first . Second decoder 3a
, and 3b to recognize the hardware resources required to execute each instruction. At this time, the priority control mechanism 7 monitors conflicts in the hardware resources necessary for executing each instruction, and if a conflict occurs, one instruction unit will execute the instructions sequentially in the order of the program. Sends a control signal to the control unit that causes it to wait for execution of an instruction within the control unit.
ここでハードウェアリソースの競合を起こしていなけれ
ば、演算レジスタ群とそれぞれ独立に結ばれた演算ユニ
ット群を用いて２つの命令を同時に実行する。If there is no hardware resource conflict, the two instructions are simultaneously executed using arithmetic register groups and independently connected arithmetic unit groups.
ここで従来例で用いた命令ストリームについて考えてみ
る。Let us now consider the instruction stream used in the conventional example.
■レジスタＲ１の内容とレジスタＲＯの内容を加算して
、ＲＯに格納する。(2) Add the contents of register R1 and the contents of register RO and store the result in RO.
■レジスタＲ２で示されるアドレスの内容とレジスタＲ
３の内容を乗算し、Ｒ３に格納。■Contents of the address indicated by register R2 and register R
Multiply the contents of 3 and store in R3.
■レジスタＲＤの内容をシフトし、ＲＤに格納。■Shift the contents of register RD and store it in RD.
■レジスタＲＤの内容をレジスタＲＦに示されるアドレ
スに格納。■Stores the contents of register RD to the address indicated by register RF.
これらにおいて、それぞれの命令実行に必要なハードウ
ェアリソースを考えると次のようになる。In these cases, considering the hardware resources required to execute each instruction, it is as follows.
■に関しては、レジスタＲ１，ＲＯ及び加算器■に関し
ては、レジスタＲ２，Ｒ３及び乗算器及びメモリリクエ
スト装置（これは制御ユニット内に有ると考える）
■に関しては、レジスタＲＤ及びシフタ■に関しては、
レジスタＲＤ及びメモリリクエスト装置
これらの実行において、第１の命令ユニット２ａに■の
命令が取り込まれ、第２の命令ユニット２ｂには■の命
令が取り込まれているとする。Regarding (2), regarding registers R1, RO and adder (2), registers R2, R3, multiplier, and memory request device (assuming this is in the control unit), regarding (2), register RD and shifter (2),
Register RD and Memory Request Device In these executions, it is assumed that the first instruction unit 2a takes in the instruction ``■'' and the second instruction unit 2b takes in the instruction ``■''.
それぞれの命令実行に必要なハードウェアリソースは全
て排反であるので、同時に実行が可能であるとし、制御
ユニットは２の命令を同時に実行する。Since the hardware resources required to execute each instruction are all mutually exclusive, it is assumed that they can be executed simultaneously, and the control unit executes the two instructions simultaneously.
やがて命令の処理が進み、■の命令が先に終わったとす
ると第１の命令ユニットに■の命令が取り込まれるが、
これはやはり■の命令とハードウェアリソース上の競合
を起こさないので、■の命令の終了を待たずに直ちに実
行を開始する。Eventually, the processing of the instructions progresses, and if the instruction ``■'' is completed first, the instruction ``■'' will be taken into the first instruction unit.
Since this also does not cause any conflict on hardware resources with the instruction (2), execution starts immediately without waiting for the instruction (2) to finish.
やがて■の命令の実行が終わり、■の命令が第２の命令
ユニット２ａに取り込まれるが、これはレジスタＲＤが
■の命令において競合を起こすので、実行は■の命令が
終了するまで待たされる。Eventually, the execution of the instruction ``■'' is completed, and the instruction ``■'' is taken into the second instruction unit 2a, but since the register RD causes a conflict with the instruction ``■'', execution is delayed until the instruction ``■'' is completed.
この様にして、プログラム上のコヒーレンシー及び因果
律を破壊する事なく、特別な並列制御命令を用いる事な
く、複数命令を同時に実行する。In this way, multiple instructions can be executed simultaneously without destroying program coherency and causality, and without using special parallel control instructions.
なお、上記実施例では、命令ユニット及びデコーダを２
ケとしたが、命令ユニットとデコーダの対応さえとれる
のならば、更に数を増やす事により、より大きな効果を
奏する。Note that in the above embodiment, the instruction unit and decoder are
However, as long as the correspondence between instruction units and decoders can be established, further increasing the number will produce a greater effect.
また、演算器群に関しても、上記実施例ではＡＬＵ、シ
フタ、乗算器の３ケのみの場合を記したが、除算器、浮
動小数点演算器等、多種の演算器を更に設けても良い。Regarding the arithmetic unit group, although the above embodiment describes the case where there are only three arithmetic units, ALU, shifter, and multiplier, various types of arithmetic units such as a divider, a floating point arithmetic unit, etc. may be further provided.
また、本実施例ではハードウェアリソースの競合を命令
のデコード時としたが、演算器群に関しては、ある命令
実行サイクル（マイクロ命令による実行タイミング等）
における競合を検知し、その段階での競合制御とすれば
、より実行効率の向上を図る事が可能である。In addition, in this embodiment, the hardware resource conflict occurred during instruction decoding, but regarding the arithmetic unit group, there is a certain instruction execution cycle (execution timing by microinstruction, etc.)
By detecting conflicts at that stage and controlling the conflicts at that stage, it is possible to further improve execution efficiency.
第２図はこの場合の動作タイミングを示している。FIG. 2 shows the operation timing in this case.
この例の場合、プログラムにＡ−＋Ｂ−＋Ｃの順序で書
かれているものとすると、命令ＢのＡＬＵオペレーショ
ンは、タイミング的に命令ＡＬニア）ＡＬＵオペレーシ
ョンと競合は起こさないので、サイクル１及びサイクル
２が同時に実行され、命令ＣのＡＬＵオペレーションは
タイミング的に命令ＢのＡＬＵオペレーションと競合を
起こすので、次のサイクルまで待たされることになる。In this example, assuming that the program is written in the order of A-+B-+C, the ALU operation of instruction B does not conflict with the ALU operation of instruction AL (near) in terms of timing, so cycle 1 and cycle 2 are executed at the same time, and the ALU operation of instruction C conflicts with the ALU operation of instruction B in terms of timing, so it is forced to wait until the next cycle.
［発明の効果］
以上説明したようにこの発明に係る情報処理装置によれ
ばシステムバスを通じて命令を取り込む複数の命令ユニ
ットと、上記各命令ユニットから出力される命令を各種
制御情報に解読する上記命令ユニットに対応して設けら
れた命令デコーダと、命令デコーダの内容によりマイク
ロプログラムを起動して諸々の制御を行う制御ユニット
と、上記制御ユニットと複数のデータバスを介して接続
され、演算及び演算したデータ等を格納する演算ユニッ
ト及び演算レジスタ群と、上記命令デコーダによって解
読された各種制御情報を実行する場合にハードウェアリ
ソースの競合が生ずるか否か認識し、競合が生ずる時は
各種制御情報を順番に実行し、競合が生じない時は各種
制御情報を同時に並列に実行するように上記制御ユニッ
トに制御信号を送る優先制御機構を備えたので、ハード
ウェアの競合が生じない命令に対しては同時に命令を実
行することが可能となる。[Effects of the Invention] As explained above, the information processing device according to the present invention includes a plurality of instruction units that take in instructions through a system bus, and the instructions that decode the instructions output from each of the instruction units into various control information. An instruction decoder provided corresponding to the unit, a control unit that activates a microprogram according to the contents of the instruction decoder and performs various controls, and a control unit that is connected to the above control unit via multiple data buses and performs calculations and calculations. It recognizes whether or not a hardware resource conflict occurs when executing various control information decoded by the arithmetic unit and arithmetic register group that stores data, etc., and the above-mentioned instruction decoder, and when a conflict occurs, various control information is The system is equipped with a priority control mechanism that sends control signals to the control unit so that the instructions are executed sequentially and when there is no conflict, the various control information are simultaneously executed in parallel. It becomes possible to execute instructions simultaneously.
第１図はこの発明の一実施例による情報処理装置の構成
概念図、第２図は他の実施例による動作タイミングの概
念図、第３図は従来の情報処理装置の構成概念図である
。
１・・・・・・システムバス、２・・・・・・命令ユニ
ット、２ａ・・・・・・第１の命令ユニット、２ｂ・・
・・・・第２の命令ユニット、３・・・・・・命令デコ
ーダ、３ａ・・・・・・第１の命令デコーダ、３ｂ・・
・・・・第２の命令デコーダ、４・・・・・・制御ユニ
ット、５・・・・・・演算ユニット、なお、図中同一符
号は同一、又は相当部分を示す。FIG. 1 is a conceptual diagram of the configuration of an information processing apparatus according to one embodiment of the present invention, FIG. 2 is a conceptual diagram of operation timing according to another embodiment, and FIG. 3 is a conceptual diagram of the configuration of a conventional information processing apparatus. 1...System bus, 2...Instruction unit, 2a...First instruction unit, 2b...
...Second instruction unit, 3...Instruction decoder, 3a...First instruction decoder, 3b...
. . . second instruction decoder, 4 . . . control unit, 5 .
Claims (1)
トと、上記各命令ユニットから出力される命令を各種制
御情報に解読する上記命令ユニットに対応して設けられ
た命令デコーダと、この命令デコーダの内容によりマイ
クロプログラムを起動して諸々の制御を行う制御ユニッ
トと、上記制御ユニットと複数のデータバスを介して接
続され、演算及び演算したデータ等を格納する演算ユニ
ット及び演算レジスタ群と、上記命令デコーダによって
解読された各種制御情報を実行する場合にハードウェア
リソースの競合が生ずるか否か認識し、競合が生ずる時
は各種制御情報を順番に実行し、競合が生じない時は各
種制御情報を同時に並列に実行するように上記制御ユニ
ットに制御信号を送る優先制御機構を備えたことを特徴
とする情報処理装置。A plurality of instruction units that take in instructions through the system bus, an instruction decoder provided corresponding to the instruction unit that decodes the instructions output from each instruction unit into various control information, and a microprogram based on the contents of the instruction decoder. a control unit that starts up and performs various controls; an arithmetic unit and a group of arithmetic registers that are connected to the control unit via a plurality of data buses and store arithmetic operations and calculated data; and a control unit that is decoded by the instruction decoder. Recognizes whether hardware resource conflicts occur when executing various types of control information, and when conflicts occur, executes various types of control information in order, and when no conflicts occur, executes various types of control information simultaneously and in parallel. An information processing device comprising: a priority control mechanism that sends a control signal to the control unit so as to control the control unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19836088A JPH0247726A (en) | 1988-08-09 | 1988-08-09 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19836088A JPH0247726A (en) | 1988-08-09 | 1988-08-09 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247726A true JPH0247726A (en) | 1990-02-16 |
Family
ID=16389814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19836088A Pending JPH0247726A (en) | 1988-08-09 | 1988-08-09 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247726A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894226B2 (en) | 1998-04-06 | 2005-05-17 | Sumitomo Electric Industries, Ltd. | Coaxial cables, multicore cables, and electronic apparatuses using such cables |
-
1988
- 1988-08-09 JP JP19836088A patent/JPH0247726A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894226B2 (en) | 1998-04-06 | 2005-05-17 | Sumitomo Electric Industries, Ltd. | Coaxial cables, multicore cables, and electronic apparatuses using such cables |
| US7034228B2 (en) | 1998-04-06 | 2006-04-25 | Sumitomo Electric Industries, Ltd. | Coaxial cables, multicore cables, and electronic apparatuses using such cables |
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