JPH0244777A - Eprom - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、チャネル領域上のゲート酸化膜上にフローテ
ィングゲートが設けられ、その上に層間絶縁膜を介して
コントロールゲートが設けられているＦＡＭＯ８型ＥＰ
ＲＯＭに関するものである。Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a FAMO8 in which a floating gate is provided on a gate oxide film on a channel region, and a control gate is provided on the floating gate via an interlayer insulating film. Type EP
It is related to ROM.
（従来の技術）
第３図に一般的に使われているＥＰＲＯＭであるチャネ
ル注入型ＦＡＭＯ８を示す。(Prior Art) FIG. 3 shows a channel injection type FAMO8 which is a commonly used EPROM.
１はＰ型シＩＬコン基板、２はＮ０拡散領域であるドレ
イン、３はＮ０拡散領域であるソースである。両拡散領
域２，３間のチャネル領域４上にはゲート酸化膜５上に
フローティングゲート６が設けられ、その上に層間絶縁
膜を介してコントロールゲート７が設けられている。８
はフィールド酸化膜、９は層間絶縁膜、１０はメタル配
線である。1 is a P-type silicon IL substrate, 2 is a drain which is an N0 diffusion region, and 3 is a source which is an N0 diffusion region. A floating gate 6 is provided on a gate oxide film 5 on a channel region 4 between both diffusion regions 2 and 3, and a control gate 7 is provided thereon via an interlayer insulating film. 8
9 is a field oxide film, 9 is an interlayer insulating film, and 10 is a metal wiring.
このようなＦＡＭＯ８に情報を書き込むには、コントロ
ールゲート７とドレイン２に高電圧を印加し、ソース３
とドレイン２間に飽和チャネル電流を流す。ドレイン２
近傍のピンチオフ領域では、高いエネルギーをもつ電子
がフローティングゲート６にアバランシェ注入される。To write information to such a FAMO 8, a high voltage is applied to the control gate 7 and the drain 2, and the source 3 is
A saturated channel current is caused to flow between the drain 2 and the drain 2. drain 2
In the nearby pinch-off region, electrons with high energy are injected into the floating gate 6 by avalanche.
このアバランシェ注入はドレイン端でのチャネル領域４
の不純物濃度が高いほど起こりやすく、書込み特性が向
上する。そこで、チャネル領域４の不純物濃度が高くさ
れることがある。This avalanche implantation is performed in the channel region 4 at the drain end.
The higher the impurity concentration, the more likely this will occur, and the write characteristics will improve. Therefore, the impurity concentration of channel region 4 may be increased.
（発明が解決しようとする課題）
チャネル領域４全体の不純物濃度を高くするとしきい値
電圧も高くなるため、不純物濃度を高くしてＥＰＲＯＭ
の書込み特性を向上させることには限界がある。(Problem to be Solved by the Invention) If the impurity concentration of the entire channel region 4 is increased, the threshold voltage also increases.
There are limits to improving the writing characteristics of.
本発明は従来のＦＡＭＯ３よりもさらに書込み特性を向
上させることのできるＥＰＲＯＭを提供することを目的
とするものである。An object of the present invention is to provide an EPROM whose write characteristics can be further improved than that of the conventional FAMO3.
（課題を解決するための手段）
本発明ではチャネル領域のドレイン端近傍での不純物濃
度をチャネル領域の他の部分の不純物濃度より高くする
ことにより、しきい値電圧が高くなることを防ぎなから
ＥＰＲＯＭの書込み特性を向上させる。(Means for Solving the Problems) In the present invention, the threshold voltage is prevented from increasing by making the impurity concentration near the drain end of the channel region higher than the impurity concentration in other parts of the channel region. To improve the write characteristics of EPROM.
本発明のＥＰＲＯＭでは、フローティングゲート上のト
レイン側の一端部にはコントロールゲートの存在しない
部分があり、その部分下のチャネル領域の不純物濃度が
チャネル領域の他の部分の不純物濃度より高くなってい
る。In the EPROM of the present invention, there is a part where the control gate does not exist at one end of the floating gate on the train side, and the impurity concentration of the channel region under that part is higher than the impurity concentration of the other part of the channel region. .
（作用）
書込み特性に影響があるのはドレイン端近傍のチャネル
領域である。したがって、そのドレイン端近傍の不純物
濃度を高くすることにより、アバランシェ注入を起こり
やすくし、書込み特性を向上させる。(Function) It is the channel region near the drain end that affects the write characteristics. Therefore, by increasing the impurity concentration near the drain end, avalanche injection is made easier to occur and the write characteristics are improved.
一方、チャネル領域のうち不純物濃度が高くなっている
のはドレイン端近傍の一部分であるので、しきい値電圧
は殆んど高くならない。On the other hand, since the impurity concentration in the channel region is high in a portion near the drain end, the threshold voltage hardly increases.
（実施例） 第１図は一実施例を表わす。(Example) FIG. 1 represents one embodiment.
１２はＰ型シリコン基板であり、Ｎ型不純物拡散領域に
よってドレイン１４とソース１６が形成されている。両
拡散領域１４．１６間のチャネル領域１８のうち、ドレ
イン１４の端部近傍領域１８ａの不純物濃度はチャネル
領域１８の他の部分より高濃度になるように、例えばボ
ロンＢが注入されてＰ″″拡散領域となっている。例え
ば、チャネル１８の不純物濃度が１０１′′／ｃｍ″程
度であるとすれば、領域１８ａの不純物濃度を１０１７
〜１０”／ｃｍ３程度とする。Reference numeral 12 denotes a P-type silicon substrate, on which a drain 14 and a source 16 are formed by N-type impurity diffusion regions. In the channel region 18 between both diffusion regions 14 and 16, boron B, for example, is implanted so that the impurity concentration of the region 18a near the end of the drain 14 is higher than that of the other portions of the channel region 18. ``It has become a diffusion area. For example, if the impurity concentration of the channel 18 is about 101''/cm'', the impurity concentration of the region 18a is 1017
~10”/cm3.
チャネル領域１８．１８ａ上にはゲート酸化膜２０を介
してフローティングゲート２２が形成されており、その
上には層間絶縁膜２４を介してコントロールゲート２６
が形成されている。コントロールゲート２６はフローテ
ィングゲート２２上を全て被うのではなく、ソース１６
方向にずれた位置に形成されることにより、フローティ
ンググー１〜２２上ではドレイン１４側の端部にコント
ロールゲート２６が存在しない部分２８があり、また、
コントロールゲート２６の一部はソース１６側のゲート
酸化膜２０上まで延びている。A floating gate 22 is formed on the channel region 18.18a via a gate oxide film 20, and a control gate 26 is formed on the floating gate 22 via an interlayer insulating film 24.
is formed. The control gate 26 does not completely cover the floating gate 22, but the source 16
By being formed at a position shifted in the direction, there is a portion 28 on the floating goo 1 to 22 where the control gate 26 does not exist at the end on the drain 14 side, and
A portion of the control gate 26 extends onto the gate oxide film 20 on the source 16 side.
フローティングゲート２２の長さＬに対してコントロー
ルゲートの存在しない部分２８の長さρはＬ／２以下程
度が適当である。It is appropriate that the length ρ of the portion 28 where no control gate exists with respect to the length L of the floating gate 22 is about L/2 or less.
３０はフィールド酸化膜、３２は層間絶縁膜、３４はメ
タル配線である。30 is a field oxide film, 32 is an interlayer insulating film, and 34 is a metal wiring.
コントロールゲート２６がソース１６側にずれて配置さ
れ、フローティングゲート２２上でコントロールゲート
２６の存在しない部分２８がらイオン注入法によってチ
ャネル領域１８にボロンを注入することにより、チャネ
ル領域１８の他の部分より高濃度のＰ゛拡散領域１８ａ
が形成されたものであるため、Ｐ′″拡散領域１８ａと
コントロールゲート２６の存在しない部分２８の平面上
の位置が対応している。The control gate 26 is disposed to be shifted toward the source 16 side, and boron is implanted into the channel region 18 by ion implantation into the portion 28 of the floating gate 22 where the control gate 26 does not exist, so that the control gate 26 is shifted from the other portions of the channel region 18. High concentration P diffusion region 18a
Since the P'' diffusion region 18a and the portion 28 where the control gate 26 is not present correspond to each other on the plane.
次に、本実施例の製造方法を第２図を参照して説明する
。Next, the manufacturing method of this example will be explained with reference to FIG.
（Ａ）通常のＭＯＳデバイスの製造プロセスに従ってＰ
型シリコン基板１２に選択酸化法でフィールド酸化膜３
０を形成してフィールド領域を形成し、ゲート酸化膜２
０を形成する。(A) P according to the normal MOS device manufacturing process
Field oxide film 3 is formed on the mold silicon substrate 12 by selective oxidation method.
0 is formed to form a field region, and a gate oxide film 2 is formed.
form 0.
フィールド領域にはチャネルドープとしてイオン注入に
よってボロンを注入してチャネル領域の不純物濃度を１
０”／ｃｍ３程度にしておく。Boron is implanted into the field region as a channel dope by ion implantation to reduce the impurity concentration of the channel region to 1.
Keep it at around 0"/cm3.
多結晶シリコン膜を堆積し、写真製版とエツチングによ
りパターン化を施してフローティングゲート２２を形成
する。A polycrystalline silicon film is deposited and patterned by photolithography and etching to form a floating gate 22.
その後、フローティングゲート２２の周りを例えば１０
５０℃、酸素中で酸化処理してシリコン酸化膜２４を形
成する。シリコン酸化膜２４はフローティングゲート２
２とコントロールゲート２６の間の層間絶縁膜となる。After that, for example, 10
A silicon oxide film 24 is formed by oxidation treatment at 50° C. in oxygen. Silicon oxide film 24 is floating gate 2
This serves as an interlayer insulating film between the control gate 2 and the control gate 26.
（Ｂ）第２の多結晶シリコン膜を堆積し、写真製版によ
ってレジストパターン４ｏを形成し、そのレジストパタ
ーン４０をマスクにして多結晶シリコン膜にエツチング
を施してコントロールゲート２６を形成する。このとき
、コントロールゲート２６はソース側にずれるように位
置合わせし、ドレイン側ではフローティングゲート２２
上にコントロールゲート２６の存在しない、部分２８を
設ける。一方、これによりコントロールゲート２６はフ
ローティングゲート２２からソース側にずれてゲート酸
化膜２０上に一部が存在するようになる。(B) A second polycrystalline silicon film is deposited, a resist pattern 4o is formed by photolithography, and the control gate 26 is formed by etching the polycrystalline silicon film using the resist pattern 40 as a mask. At this time, the control gate 26 is aligned so as to be shifted toward the source side, and the floating gate 22 is positioned on the drain side.
A portion 28 is provided above which no control gate 26 is present. On the other hand, as a result of this, the control gate 26 is shifted from the floating gate 22 toward the source side, and a portion thereof comes to exist on the gate oxide film 20.
レジストパターン４ｏを残した状態で全面にボロンを注
入する。このボロンはコントロールゲート２６の存在し
ない部分２８からフローティングゲート２２を経て基板
１２に注入されるが、レジスト４０のある部分では基板
１２に注入されないように、例えば５０〜１００ＫｅＶ
の注入エネルギーで行ない、注入量は約Ｉ Ｘ １０”
／ ａ ｍ”とする。これにより、ボロンが注入された
領域の不純物濃度は１０１７〜１０”／ｃｍ’程度とな
る。Boron is implanted into the entire surface with the resist pattern 4o remaining. This boron is implanted into the substrate 12 from the part 28 where the control gate 26 does not exist, via the floating gate 22, but at a voltage of, for example, 50 to 100 KeV, in order to prevent it from being implanted into the substrate 12 in the part where the resist 40 is present.
The implantation energy was approximately 1×10”.
/ am". As a result, the impurity concentration in the region into which boron is implanted is about 1017 to 10"/cm'.
（Ｃ）レジストパターン４０を除去した後、コントロ−
ルゲート２６の表面を酸化する。(C) After removing the resist pattern 40, the control
The surface of the rug gate 26 is oxidized.
その後、フローティングゲート２２とコントロールゲー
ト２６をマスクにしてセルファラインで砒素又はリンを
注入し、ドレイン１４とソース１６を形成する。Thereafter, using the floating gate 22 and the control gate 26 as masks, arsenic or phosphorus is implanted through a self-alignment line to form the drain 14 and the source 16.
その後、通常のＭＯＳデバイスのプロセスに従って層間
絶縁膜３２、コンタクトホール、メタル配線３４及びパ
ッシベーション膜の形成を行なう。After that, an interlayer insulating film 32, a contact hole, a metal wiring 34, and a passivation film are formed according to a normal MOS device process.
（発明の効果）
本発明ではＥＰＲＯＭにおいてチャネル領域のうちドレ
イン端近傍の不純物濃度がチャネル領域の他の部分の不
純物濃度より高くなっているので、ＥＦＲＯＭの書込み
特性が向上する。しかも、チャネル領域のうち不純物濃
度が高くなっているのはドレイン端近傍の一部分である
ので、しきい値電圧は殆んど高くならない。(Effects of the Invention) In the present invention, in the EPROM, the impurity concentration near the drain end of the channel region is higher than the impurity concentration in other parts of the channel region, so that the write characteristics of the EFROM are improved. Furthermore, since the impurity concentration in the channel region is high in a portion near the drain end, the threshold voltage hardly increases.
コントロールゲートがフローティングゲート上から一部
ずれた位置に配置されるので、フローティングゲートの
エツジ部とコントロールゲートのエツジ部が一致せず、
したがって、両ゲートによる段差が緩和され、段差部で
のメタル配線切れが減少する。Since the control gate is placed at a position partially shifted from above the floating gate, the edge of the floating gate and the edge of the control gate do not match.
Therefore, the difference in level caused by both gates is alleviated, and metal wiring breaks at the difference in level are reduced.
第１図は一実施例を示す断面図、第２図（Ａ）から同図
（Ｃ）は同実施例の製造方法を示す断面図、第３図は従
来のＥＦＲＯＭを示す断面図である。
１４・・・・・・ドレイン、１６・・・・・・ソース、
１８・・・・・・チャネル領域、１８ａ・・・・・・高
濃度領域、２０・・・・・・ゲート酸化膜、２２・・・
・・・フローティングゲート、２４・・・・・・層間絶
縁膜、２６・・・・・・コントロールゲート、２８・・
・・・・コントロールゲートの存在しない部分・FIG. 1 is a sectional view showing one embodiment, FIGS. 2(A) to 2(C) are sectional views showing a manufacturing method of the same embodiment, and FIG. 3 is a sectional view showing a conventional EFROM. 14...Drain, 16...Source,
18... Channel region, 18a... High concentration region, 20... Gate oxide film, 22...
...Floating gate, 24...Interlayer insulating film, 26...Control gate, 28...
・・・Part where there is no control gate・
Claims (1)
ングゲートが設けられ、その上に層間絶縁膜を介してコ
ントロールゲートが設けられているＥＰＲＯＭにおいて
、フローティングゲート上のドレイン側の一端部にはコ
ントロールゲートの存在しない部分があり、その部分下
のチャネル領域の不純物濃度がチャネル領域の他の部分
の不純物濃度より高くなっていることを特徴とするＥＰ
ＲＯＭ。(1) In an EPROM in which a floating gate is provided on the gate oxide film above the channel region, and a control gate is provided above it via an interlayer insulating film, one end of the floating gate on the drain side is provided with a control gate. An EP characterized in that there is a portion where no gate exists, and the impurity concentration of the channel region under that portion is higher than the impurity concentration of the other portion of the channel region.
ROM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19627288A JPH0244777A (en) | 1988-08-05 | 1988-08-05 | Eprom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19627288A JPH0244777A (en) | 1988-08-05 | 1988-08-05 | Eprom |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244777A true JPH0244777A (en) | 1990-02-14 |
Family
ID=16355045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19627288A Pending JPH0244777A (en) | 1988-08-05 | 1988-08-05 | Eprom |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244777A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290727B1 (en) * | 1995-09-12 | 2001-09-17 | 클라크 3세 존 엠. | Structure and fabrication of field effect transistors with local threshold adjustment doping |
| KR100319617B1 (en) * | 1999-04-19 | 2002-01-05 | 김영환 | Semiconductor device and fabrication method thereof |
| KR100614658B1 (en) * | 2005-04-18 | 2006-08-22 | 삼성전자주식회사 | High voltage-transistor of a semiconductor device and method of the same |
-
1988
- 1988-08-05 JP JP19627288A patent/JPH0244777A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290727B1 (en) * | 1995-09-12 | 2001-09-17 | 클라크 3세 존 엠. | Structure and fabrication of field effect transistors with local threshold adjustment doping |
| KR100319617B1 (en) * | 1999-04-19 | 2002-01-05 | 김영환 | Semiconductor device and fabrication method thereof |
| KR100614658B1 (en) * | 2005-04-18 | 2006-08-22 | 삼성전자주식회사 | High voltage-transistor of a semiconductor device and method of the same |
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