JPH0244431A - 保護命令取出し装置 - Google Patents

保護命令取出し装置

Info

Publication number
JPH0244431A
JPH0244431A JP63194382A JP19438288A JPH0244431A JP H0244431 A JPH0244431 A JP H0244431A JP 63194382 A JP63194382 A JP 63194382A JP 19438288 A JP19438288 A JP 19438288A JP H0244431 A JPH0244431 A JP H0244431A
Authority
JP
Japan
Prior art keywords
signal
cpu
instruction
microprocessor
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63194382A
Other languages
English (en)
Inventor
Kiyoshi Kase
清 加瀬
Minoru Suzuki
稔 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Japan Ltd
Original Assignee
Nippon Motorola Ltd
Motorola Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Motorola Ltd, Motorola Japan Ltd filed Critical Nippon Motorola Ltd
Priority to JP63194382A priority Critical patent/JPH0244431A/ja
Priority to US07/370,980 priority patent/US5057999A/en
Priority to EP19890112835 priority patent/EP0353519A3/en
Publication of JPH0244431A publication Critical patent/JPH0244431A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/004—Error avoidance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Quality & Reliability (AREA)
  • Debugging And Monitoring (AREA)
  • Executing Machine-Instructions (AREA)
  • Storage Device Security (AREA)
  • Advance Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はマイクロプロセッサおよびそれに関連したメモ
リに関し、特にシングルチップ・マイクロコントロール
ユニットと共に用いるのが有用である。シングルチップ
ＭＣｔＪは、銀行カード、クレジットカードなどのＩＣ
カードにおいて利用される。
［従来の技術］ マイクロプロセッサを暴走から保護する最近の装置は、
いわゆるウォッチドッグタイマである。
基本的に、タイムアウトタイマがマイクロプロセッサの
ＣＰＵに接続され、タイマがタイムアウトを許される場
合にＣＰｔＪをリセットする。ＣＰＩＪが関連メモリか
ら新しい命令を取出すごとに、タイマはリセットされる
。その命令がタイマのタイムアウト時間内にＣＰＵによ
って完了されない場合は、何かが不具合であるものとみ
なし、タイマはＣＰＵをリセットする。
［発明が解決しようとする課題］ ウォッチドッグタイマによって引起こされる主な課題は
未定義命令の実行が禁止されることである。また、ＩＣ
カードの場合は頻繁に容易に起こる低電源電圧状態の場
合は、タイマは実行されるべき第１の回路の１つで、従
って、これらの状態の下で動作は実際に禁止されてしま
う。
本発明が解決しようとする他の課題は、コピーの防止と
信頼性を増大させ、誤った命令取出しの可能性を減少さ
せようとするものである。
［課題を解決するための手段］ 第１図は、アドレスデコーダ１２、ランダムアクセスメ
モリ（ＲＡＭ）、１４、データリードオンリメモリ（Ｒ
ＯＭ）１６、およびＲＯＭ１６にアドレスバス２０．デ
ータバス２２を介して接続された命令ＲＯＭ１８を有す
る中央処理′ｌＡ置（ＣＰＵ）１０を示す。システムク
ロック（図示せず）はタイミングパルスをＣＰＵｌ０お
よびアドレスデコーダ１２に供給する。ＣＰＵ１０は、
各命令の動作が終了したとき命令取出し信号を命令ラッ
チ２６に供給するタイミングシーケンサ２４を含む。命
令ランチ２６は命令ＲＯＭ１８から次の命令を受ける（
取出す）。命令は、アドレスバス２０を介してアドレス
デコーダ１２およびメモリ１４．１６．１８にアドレス
を送ることによって取出される。アドレスデコーダ１２
はそのアドレスが命令ＲＯＭ１８用のアドレスであるこ
とを判別し、チップイネーブル信＠ＣＥを命令ＲＯＭ１
８に送る。イネーブル信号およびアドレスが命令ＲＯＭ
１８に送られると、選択された命令かデータバス２２を
介して命令ラッチ２６に供給される。
問題は、電源電圧降下、到来雑音、ソフＩ〜ウェアエラ
ー等が誤動作を生じさせることがある、ということであ
る。このような誤動作が生じると、マイクロプロセッサ
はオーバランし、誤った命令で動作を継続することがあ
る。これが起ると、マイクロプロセッサは機能をはずれ
て動作し、正しい機能に戻らなくなる。このような場合
、マイクロプロセッサは破壊することもめる。また、命
令の内容を知りたい者がメモリ１４．１６．１８にアク
セスしたりまた誤った命令を挿入したりすることができ
る場合がある。
このような問題を解決するために、論理回路３０がＣＰ
ｔＪ　１０およびアドレスデコーダ１２に接続される。
論理回路３０はＯＲゲート３２およびＡＮＤゲート３４
を含む。ＯＲゲート３２の出力はＣＰＬｌｌｏのリセッ
ト入力端子に接続される。
ＯＲゲート３２の第１入力端子は外部のハードウェアか
ら通常の態様でリセット信号を受けるように接続される
。ＡＮＤゲート３４の第１入力端子はタイミングシーケ
ンサ２４から命令取出し信号を受けるように接続される
。ＡＮＤゲート３４の第２入力端子はアドレスデコーダ
１２からチップイネーブル信号を受けるように接続され
る。
第３図は本発明の第２の実施例を示す。第１図と接続、
動作が同じ部分は同じ番号で示されているが、別の実施
例であることを示すためにダッシュ（′）が加えられて
いる。本実施例では、情報ＲＯＭ１８’　は複数の命令
および複数バイトのデータを含むことができ、また付加
メモリ１８Ａを有する。この付加メモリは同じＲＯＭの
一部でもよいし、別の部品でもよい。命令ビットデコー
ダ３６は、情報ＲＯＭ１８’の情報バイトがアクセスさ
れるごとに付加メモリ１８Ａから識別ビットを受は取る
。デコーダ３６は識別ビットからそれが既にアクセスさ
れた命令かどうかを判別し、そうである場合はＡＮＤゲ
ート３４′の第２入力端子に信号を送る。ＡＮＤゲート
３４′のこの入力端子は、本実施例ではアドレスデコー
ダ１２′に接続されない。
［作用］ 第１図において、タイミングシーケンサ２４が命令ラッ
チ２６に取出し信号を送るとぎ、その取出し信号はＡＮ
Ｄゲート３４の第１入力端子にも供給される。同時に、
選択された命令のアドレスはアドレスバス２０によって
アドレスデコーダ１２およびメモリ１４．１６．１８に
送られる。
アドレスデコーダ１２はそのアドレスをデコードし、Ｃ
Ｅ倍信号命令ＲＯＭ１８、およびＡＮＤゲート３４の第
２入力端子に送る。この時点で、その命令はＣＰＵ１０
’による取出しのために利用できるようになる。ＲＯＭ
１８はＣＥ倍信号よってイネーブルされ、選択された命
令をデータバス２２を介して命令ラッチ２６に送る。同
時に、ＣＥ倍信号これは低レベル信号−第２図参照）は
ＡＮＤゲート３４がエラー信号をＯＲゲート３２に供給
するのを防止する。
ＣＰＵ１０が取出し信号を送り、正しいアドレスがアド
レスデコーダ１２によってデコード（検出）されない場
合、ＣＥ倍信号発生されず、ＡＮＤグー１−３４はエラ
ー信号を発生し、ＣＰＵ１０をリセットする。意図的で
あれ、偶然であれ、データや命令を不適当に並べようと
する企てがあるとＣＰＵ１０の動作は禁止されることに
なる。従って、オーバランその他不適当な動作は禁止さ
れる。
第３図において、タイミングシーケンサ２４′はＡＮＤ
ゲート３４′に取出し信号を供給する。
同時に、選択された命令のアドレスはアドレスデコーダ
１２′およびＲＯＭ１８’　に送られる。アドレスデコ
ーダ１２′　はＲＯＭ１８’をイネーブルし、選択され
た命令はデータバス２２′を介してＣＰＵ１０’　に供
給される。また、選択された命令に関連した少なくとも
１個の識別ビットが付加メモリ１８Ａから命令ビットデ
コーダ３６に送られる。識別ビットが命令バイトを識別
するものとして検出されると（すなわち命令が利用可能
）、デコーダ（検出器）３６がＡＮＤゲート３４′に低
レベル信号を送り、それがＯＲゲート３２′にエラー信
号を送るのを防ぐ。識別ビットは命令バイト（データバ
イト等でないもの）がＲＯＭ１８′によって送られた事
実を識別するなら所望のどんなコードでもよい。
［実施例」 第１図および第３図は本発明の２つの実施例（その作用
は上述した）を示す。
［発明の効果］ 上述したように、本発明はマイクロプロセッサのオーバ
ランおよび所定の機能をはずれた動作を防止する。適切
な命令が正しい時点に供給されない場合、ＣＰＵはリセ
ットされるので、本発明はコピーの防止と信頼性を増大
させる。また、電源電圧降下、到来ノイズ、ソフトウェ
アエラーなどがＣＰＵと関連メモリ間の誤動作を引き起
す場合、ＣＰＵはリセットされる。本発明は、ＩＣカー
ドのようなシングルチップ・マイクロプロセッサと共に
用いるのに特に好適である。
【図面の簡単な説明】
第１図は本発明を実施したマイクロプロセッサのブロッ
ク図、第２図は第１図のマイクロプロセッサの異なった
時点で得られる種々の波形のタイミングを示すタイミン
グ図、第３図は本発明の別の実施例を含むマイクロプロ
セッサのブロック図である。 １０．１０’・・・中央処理装置、 １２．１２’・・・アドレスデコーダ、１８．１８’　
・・・リードオンリメモリ、１８Ａ・・・付加メモリ、 ０．３０’　・・・論理回路、 ２．３２’　　・・・ＯＲゲート、 ４．３４’　　・・・ＡＮＤゲート、 ６・・・命令ビットデコーダ。

Claims (1)

  1. 【特許請求の範囲】 １、保護命令取出し装置を有するマイクロプロセッサで
    あつて、 選択された命令を取出し、命令が取出されるごとに第１
    の信号を与える装置を含む中央処理装置（ＣＰＵ）、 前記ＣＰＵに結合され、複数個の命令を記憶し、所定の
    信号に応答して前記ＣＰＵに選択された命令を供給する
    メモリ、 前記メモリに結合され、１つの選択された信号が前記メ
    モリから前記ＣＰＵによる取出しのために利用できると
    き、第２の信号を与える信号回路、および 前記第１および第２信号を受けるように接続され、また
    、前記ＣＰＵに接続され、前記第１および第２信号が共
    に存在しないとき前記ＣＰＵの動作を禁止する信号を前
    記ＣＰＵに供給する論理回路、 を含むマイクロプロセッサ。 ２、前記信号回路は、イネーブル信号発生回路を含む、
    特許請求の範囲第１項に記載された、保護命令取出し装
    置を有するマイクロプロセッサ。 ３、前記信号回路は、前記メモリ内の記憶情報に関連し
    た識別ビットをその中に記憶した付加的メモリを有する
    、特許請求の範囲第１項に記載された、保護命令取出し
    装置を有するマイクロプロセッサ。 ４、前記メモリ内の情報は、複数バイトのデータおよび
    命令を有し、記憶情報ビットは、データバイトを命令バ
    イトから識別する、各バイトのデータおよび命令に関連
    した少なくとも１ビットを有する、特許請求の範囲第３
    項に記載された、保護命令取出し装置を有するマイクロ
    プロセッサ。 ５、前記信号回路は、複数バイトの命令を検出し、それ
    に応答して出力信号を与える検出器を含む、特許請求の
    範囲第４項に記載された、保護命令取出し装置を有する
    マイクロプロセッサ。 ６、保護命令取出し装置を有するマイクロプロセッサで
    あつて、 命令取出し信号を与えるタイミング回路およびアドレス
    信号を与える回路を含む中央処理装置（ＣＰＵ）、 前記ＣＰＵの動作用の複数の命令を記憶し、イネーブル
    信号入力端子および命令出力端子を有するメモリ、 システムクロックパルスおよびアドレス信号を受信する
    ように接続され、前記メモリに供給されるイネーブル信
    号を所定の時点で発生するイネーブル信号発生装置、お
    よび 前記ＣＰＵによって供給された命令取出し信号および前
    記イネーブル信号発生装置によつて発生されたイネーブ
    ル信号を受けるように接続され、命令取出し信号および
    イネーブル信号が共に存在しないときに、前記ＣＰＵに
    禁止信号を供給する論理回路、 を備えた、命令取出し装置を有するマイクロプロセッサ
    。
JP63194382A 1988-08-05 1988-08-05 保護命令取出し装置 Pending JPH0244431A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP63194382A JPH0244431A (ja) 1988-08-05 1988-08-05 保護命令取出し装置
US07/370,980 US5057999A (en) 1988-08-05 1989-06-26 Microprocessor having a protection circuit to insure proper instruction fetching
EP19890112835 EP0353519A3 (en) 1988-08-05 1989-07-13 Protective instruction fetch apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63194382A JPH0244431A (ja) 1988-08-05 1988-08-05 保護命令取出し装置

Publications (1)

Publication Number Publication Date
JPH0244431A true JPH0244431A (ja) 1990-02-14

Family

ID=16323670

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63194382A Pending JPH0244431A (ja) 1988-08-05 1988-08-05 保護命令取出し装置

Country Status (3)

Country Link
US (1) US5057999A (ja)
EP (1) EP0353519A3 (ja)
JP (1) JPH0244431A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5251304A (en) * 1990-09-28 1993-10-05 Motorola, Inc. Integrated circuit microcontroller with on-chip memory and external bus interface and programmable mechanism for securing the contents of on-chip memory
JP3357514B2 (ja) * 1995-09-20 2002-12-16 シャープ株式会社 暴走検出復帰方式
US5642480A (en) * 1995-09-28 1997-06-24 Motorola, Inc. Method and apparatus for enhanced security of a data processor
US6789187B2 (en) * 2000-12-15 2004-09-07 Intel Corporation Processor reset and instruction fetches
KR100410557B1 (ko) * 2001-11-19 2003-12-18 주식회사 하이닉스반도체 프로그램 수정 가능한 마이크로컨트롤러 및 구동방법
US7788433B2 (en) 2008-05-24 2010-08-31 Via Technologies, Inc. Microprocessor apparatus providing for secure interrupts and exceptions
US8819839B2 (en) * 2008-05-24 2014-08-26 Via Technologies, Inc. Microprocessor having a secure execution mode with provisions for monitoring, indicating, and managing security levels

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62126448A (ja) * 1985-11-27 1987-06-08 Fuji Electric Co Ltd メモリの管理・保護方式

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54147747A (en) * 1978-05-12 1979-11-19 Hitachi Ltd Data processor
EP0139080B1 (en) * 1980-02-25 1989-08-30 Kabushiki Kaisha Toshiba An information-processing system
US4402044A (en) * 1980-11-24 1983-08-30 Texas Instruments Incorporated Microprocessor with strip layout of busses, ALU and registers
US4441154A (en) * 1981-04-13 1984-04-03 Texas Instruments Incorporated Self-emulator microcomputer
US4590552A (en) * 1982-06-30 1986-05-20 Texas Instruments Incorporated Security bit for designating the security status of information stored in a nonvolatile memory
US4534030A (en) * 1982-12-20 1985-08-06 International Business Machines Corporation Self-clocked signature analyzer
US4534018A (en) * 1983-04-29 1985-08-06 Pitney Bowes Inc. Non-volatile memory protection circuit with microprocessor interaction
US4685056A (en) * 1985-06-11 1987-08-04 Pueblo Technologies, Inc. Computer security device
GB2177241B (en) * 1985-07-05 1989-07-19 Motorola Inc Watchdog timer
US4791557A (en) * 1985-07-31 1988-12-13 Wang Laboratories, Inc. Apparatus and method for monitoring and controlling the prefetching of instructions by an information processing system
US4727549A (en) * 1985-09-13 1988-02-23 United Technologies Corporation Watchdog activity monitor (WAM) for use wth high coverage processor self-test
US4874935A (en) * 1986-03-10 1989-10-17 Data Card Coprporation Smart card apparatus and method of programming same
US4667087A (en) * 1986-03-31 1987-05-19 Max A. Quintana Secure credit card

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62126448A (ja) * 1985-11-27 1987-06-08 Fuji Electric Co Ltd メモリの管理・保護方式

Also Published As

Publication number Publication date
EP0353519A2 (en) 1990-02-07
US5057999A (en) 1991-10-15
EP0353519A3 (en) 1992-04-29

Similar Documents

Publication Publication Date Title
US5860099A (en) Stored program system with protected memory and secure signature extraction
US4388695A (en) Hardware memory write lock circuit
JP2597153B2 (ja) 書込み保護装置
US4458315A (en) Apparatus and method for preventing unauthorized use of computer programs
US5283792A (en) Power up/power down controller and power fail detector for processor
US5237616A (en) Secure computer system having privileged and unprivileged memories
US4298934A (en) Programmable memory protection logic for microprocessor systems
US5576650A (en) Reset circuit of electronic device
JPH0317133B2 (ja)
US4903194A (en) Storage addressing error detection circuitry
US4348722A (en) Bus error recognition for microprogrammed data processor
JPS5992500A (ja) デ−タ処理装置の保護システム
EP0094140A1 (en) Data processing system with system bus for transfer of information
JPH0244431A (ja) 保護命令取出し装置
JPS63187353A (ja) バスを介して信号を伝送することを阻止するためのデータ保護回路
US7891556B2 (en) Memory access controller and method for memory access control
US4093986A (en) Address translation with storage protection
US4731748A (en) Pocket computer with means for checking the detachable memory module before and after power interruption
EP1066567B1 (en) Method and apparatus for secure address re-mapping
EP0335494B1 (en) Watchdog timer
US5359719A (en) Address range setting method and apparatus for a computer expansion card
JPH0159610B2 (ja)
US7806319B2 (en) System and method for protection of data contained in an integrated circuit
JP3234959B2 (ja) マイクロコンピュータおよびこれを内蔵するカード
GB2129586A (en) Improvements in or relating to memory systems