JPH0243608A - Method for pealing with disconnection of system clock - Google Patents
Method for pealing with disconnection of system clockInfo
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
端末インタフェースにおけるシステムクロック断時の対
応方法に関し、
外部からのシステムクロック断時に自動的に装置の内部
クロックに切替えることを目的とし、該端末インタフェ
ースカードは、端末装置とデータバス間でデータの中継
を行うバスインタフェースと、システム制御用の装置制
御カードからの信号により端末インタフェースカードを
制御する制御ブロックと、外部からのシステムクロック
断を監視するクロック断検出回路とを備え、該クロック
断検出回路はクロック切替部とクロック断検出部とから
なり、外部からのシステムクロック断時に、上記クロッ
ク断検出部からのクロツク断検出信号により、クロック
切替部を制御して上記システムクロックを内部クロック
に切替えて制御ブロックに供給すると共に、上記クロッ
ク断検出信号をバスイネーブルに送出してバスインタフ
ェースをマスク制御するよう構成する。[Detailed Description of the Invention] [Summary] Regarding a method for dealing with system clock interruption in a terminal interface, the purpose of this terminal interface card is to automatically switch to the internal clock of the device when the external system clock is interrupted. A bus interface that relays data between the terminal device and the data bus, a control block that controls the terminal interface card using signals from the device control card for system control, and a clock disconnection detection circuit that monitors disconnection of the system clock from the outside. The clock interruption detection circuit includes a clock switching section and a clock interruption detection section, and controls the clock switching section by a clock interruption detection signal from the clock interruption detection section when the external system clock is interrupted. The system clock is switched to an internal clock and supplied to the control block, and the clock disconnection detection signal is sent to the bus enable to perform mask control on the bus interface.
御される。システムクロック信号も各端末インタフェー
スカードに共通に接続され、各カード毎のタイミング信
号を制御している。したがって従来はこのシステムクロ
ックが障害等で断絶してしまうと、各カードの制御が行
われない状態になる。be controlled. A system clock signal is also commonly connected to each terminal interface card, and controls the timing signal for each card. Therefore, conventionally, if this system clock is interrupted due to a failure or the like, each card cannot be controlled.
本発明は、端末インタフェースにおけるシステムクロッ
ク断時の対応方法に関する。The present invention relates to a method for dealing with system clock interruption in a terminal interface.
通信装置は通常基本となるクロックにより動作する。こ
のクロックはシステムクロック(SCLK)と呼ばれ、
装置を構成する端末インタフェースカードのデータ通信
、制御を行うためのタイミングをとるために使用される
。Communication devices usually operate based on a basic clock. This clock is called the system clock (SCLK).
It is used to set the timing for data communication and control of the terminal interface cards that make up the device.
通信装置のシステム構成図の一例を第4図に示す。図に
おいて、通信装置を構成するカードとして端末インクフ
ェースがあり、各端末インタフェースカードは端末装置
と個々に接続されて、データバスにより通信回線にディ
ジタル接続され、各カードは装置制御カードにより共通
にシステム制〔従来の技術〕
従来の端末インタフェースの回路構成図を第5図に示す
。図において、1は端末インタフェースカード、2は端
末装置、3は装置制御カード、4は制御ブロック、5は
内部クロック、6はバスインタフェースを示す。An example of a system configuration diagram of the communication device is shown in FIG. In the figure, there is a terminal interface card as a card that constitutes the communication device, each terminal interface card is individually connected to the terminal device and digitally connected to the communication line by a data bus, and each card is commonly connected to the system by the device control card. [Prior Art] A circuit diagram of a conventional terminal interface is shown in FIG. In the figure, 1 is a terminal interface card, 2 is a terminal device, 3 is a device control card, 4 is a control block, 5 is an internal clock, and 6 is a bus interface.
システムクロック信号5CLKはシステム制御用のクロ
ック信号として各端末インタフェースカード1の制御ブ
ロック4に供給され、各カードに共通の装置制御カード
3の制御により各カードのデータ通信、制御を行うため
のタイミング信号が作成される。内部クロック5は装置
共通電源の数Mllzクラスのクロック信号で、制御ブ
ロック4のフリップフロップ回路やメモリ回路等にクロ
ックを供給する。制御ブロフク4はメモリ、カウンタ等
よりなる制御装置で、バスインタフェース6を制御して
各端末装置2とデータバスとの間のデータの送受信の方
向制御を行う。The system clock signal 5CLK is supplied to the control block 4 of each terminal interface card 1 as a clock signal for system control, and is a timing signal for data communication and control of each card under the control of the device control card 3 common to each card. is created. The internal clock 5 is a clock signal of the number Mllz class of the device common power supply, and supplies clocks to the flip-flop circuit, memory circuit, etc. of the control block 4. The control block 4 is a control device including a memory, a counter, etc., and controls the bus interface 6 to control the direction of data transmission and reception between each terminal device 2 and the data bus.
上記回路において、システムクロック信号5CLKと内
部クロック信号5とは別個のクロック信号であり、シス
テムクロック信号5CLKが止まると内部クロック信号
5があっても、各カードのシステム制御を行うことがで
きない。In the above circuit, the system clock signal 5CLK and the internal clock signal 5 are separate clock signals, and if the system clock signal 5CLK stops, even if the internal clock signal 5 is present, system control of each card cannot be performed.
以上のように従来のカードでは、システムクロック信号
5CLKが断絶してしまうと、そのカードのシステム制
御も一切行えないという状態になる。As described above, in a conventional card, if the system clock signal 5CLK is interrupted, the system of the card cannot be controlled at all.
そこで本発明では、システムクロック信号5CLKが断
絶してしまった場合でも、そのカードの持つ内部クロッ
クによりカードの制御を行えるようにすることを目的と
する。Therefore, it is an object of the present invention to enable the card to be controlled using the internal clock of the card even if the system clock signal 5CLK is interrupted.
本発明の原理構成図を第1図に示す。図において、1は
端末インタフェースカード、2は端末装置、3は装置制
御カード、4は制御ブロック、5は内部クロック、6は
ハ゛スインタフエースで、フはバスイネーブル、8はク
ロック切替部、9はクロック断検出部を示し、点線で示
したクロック断検出回路10が本発明により付加された
回路で、システムクロック信号5CLKの断を検出して
内部クロック5に切替えて制御ブロック4に供給すると
共に、バスイネーブル7にクロック断検出信号を送出す
る。FIG. 1 shows the principle configuration diagram of the present invention. In the figure, 1 is a terminal interface card, 2 is a terminal device, 3 is a device control card, 4 is a control block, 5 is an internal clock, 6 is a bus interface, 5 is a bus enable, 8 is a clock switching unit, and 9 is a A clock disconnection detection circuit 10 shown by a dotted line is a circuit added according to the present invention, which detects disconnection of the system clock signal 5CLK, switches to the internal clock 5, and supplies it to the control block 4. A clock disconnection detection signal is sent to the bus enable 7.
システムクロック5CIJをクロック断検出部9で監視
し、システムクロック5CLKが入っている場合は、シ
ステムクロック5CLKをそのままクロック切替部8を
通して制御ブロック4に挿入する。システムクロック5
CLKがクロック断を生じた場合は、内部クロック5を
クロック切替部8を通して制御ブロック4へ入れてやり
、同時にクロック断検出部9からのクロック断検出信号
でバスイネーブル7を制御して、バスのイネーブルをマ
スクし、端末インタフェースカード1自体をシステムか
ら切り離す。即ちバスインタフェース6を非稼動にして
データバスからのデータの送受信を行えなくする。シス
テムクロック5CLKが止まっている間は上記の状態を
保持し続ける。The system clock 5CIJ is monitored by the clock disconnection detection section 9, and if the system clock 5CLK is present, the system clock 5CLK is directly inserted into the control block 4 through the clock switching section 8. system clock 5
When a clock interruption occurs in CLK, the internal clock 5 is input to the control block 4 through the clock switching section 8, and at the same time, the bus enable 7 is controlled by the clock interruption detection signal from the clock interruption detection section 9. Enable is masked and the terminal interface card 1 itself is disconnected from the system. That is, the bus interface 6 is made inactive so that data cannot be sent or received from the data bus. The above state continues to be maintained while the system clock 5CLK is stopped.
クロック断検出信号はレベル信号としてクロック断検出
部9のレジスタに保持され、−度保持されたレベル信号
はクロック断クリアパルスを入れることにより解除され
る。これは装置制御カード3で制御を行っている時に、
システムクロック信号がきてカードが誤動作することを
防ぐためである。The clock loss detection signal is held as a level signal in the register of the clock loss detection section 9, and the level signal held by -degrees is released by inputting a clock loss clear pulse. This happens when controlling with device control card 3.
This is to prevent the card from malfunctioning due to the system clock signal.
本発明の実施例のクロック断検出回路構成図を第2図に
示す。図において、8はクロック切替部、9はクロック
断検出部
を示す。A block diagram of a clock disconnection detection circuit according to an embodiment of the present invention is shown in FIG. In the figure, reference numeral 8 indicates a clock switching section, and reference numeral 9 indicates a clock disconnection detection section.
クロック断検出部9はフリップフロップ11〜16.1
8とナンド回路17とから構成され、システムクロック
5CIJとカード内クロックCCLKを入力して、シス
テムクロックが断した場合クロック断検出信号をバスイ
ネーブル7に送出すると共に、クロック切替部8を制御
してカード内クロック信号CCLKを制御ブロック4に
入力する。またリセット信号のHR5Tをフリップフロ
ップ12に挿入して、クロック断検出信号としてレジス
タに保持されているレベル信号を解除する。The clock disconnection detection unit 9 includes flip-flops 11 to 16.1.
8 and a NAND circuit 17, it inputs the system clock 5CIJ and the internal card clock CCLK, and when the system clock is disconnected, sends a clock disconnection detection signal to the bus enable 7, and also controls the clock switching unit 8. Input the card internal clock signal CCLK to the control block 4. Further, a reset signal HR5T is inserted into the flip-flop 12 to release the level signal held in the register as a clock interruption detection signal.
実施例のタイムチャートを第3図に示す。第2図と第3
図により実施例の動作を説明する。A time chart of the embodiment is shown in FIG. Figures 2 and 3
The operation of the embodiment will be explained with reference to the drawings.
通常フレーム単位で通信するため周期の長いフレームパ
ルスFRPAで同期をとる。フリップフロップ12の出
力■はシステムクロック5CLKの2分周された値が出
力され、フリップフロップ12の出力■にはその反転さ
れた信号が送出される。したがってシステムクロック5
CLKが止まった場合、必然的にフリップフロップ11
の出力が止まり、フリップフロップ12の出力■と■も
止まってしまう。出力信号のが“11”で止まった場合
は出力信号■は常に“L”であり、フリップフロップ1
3と14が動作し、フレームパルスFRPAの立ち下が
りが2回きたところでフリップフロップ14の出力■信
号が“じになりクロック断検出が行われる。フリップフ
ロップ15と16とは常にクリアされ“H”の状態であ
るので、ナンド回路17からクロック断検出信号■が“
I+”で送出される。フリップフロップ12の出力■力
< 11L11で止まった場合は、フリップフロップ1
5と16が動作し、フリップフロップ13と14とがク
リアされている。したがって前記動作とは逆に■信号が
“L″になり、■信号が“H”の状態であるので、ナン
ド回路17からクロック断検出信号■が“H”で送出さ
れる。即ちシステムクロック5CLKが断の場合、クロ
ック状態が°H”であっても“L”であっても、フリッ
プフロップ14か16の出力■か■によりクロック断検
出信号■が必ず送出されるので、このクロック断検出信
号により2−1セレクタよりなるクロック切替部8を切
替え制御して、カード内クロック信号CCLKを制御ブ
ロック4に挿入し、またノ<スイネーブル部7に制御信
号を送出してハスインタフェース6をマスクして、端末
2のデータをハスに送出しないようにする。次にシステ
ムクロックが入ってきた時に断検出クリアパルスをフリ
ップフロップ18に入れることによりクロ、り断検出信
号を解除することができる。Normally, communication is performed in frame units, so synchronization is achieved using a long-cycle frame pulse FRPA. The output (2) of the flip-flop 12 is a value obtained by dividing the system clock 5CLK by two, and the output (2) of the flip-flop 12 is an inverted signal. Therefore the system clock 5
If CLK stops, flip-flop 11 will inevitably
The output of the flip-flop 12 stops, and the outputs ■ and ■ of the flip-flop 12 also stop. When the output signal stops at “11”, the output signal ■ is always “L” and the flip-flop 1
3 and 14 are activated, and when the frame pulse FRPA falls twice, the output ■ signal of the flip-flop 14 becomes "Signal", and clock interruption detection is performed.Flip-flops 15 and 16 are always cleared and set to "H". Therefore, the clock disconnection detection signal ■ from the NAND circuit 17 is “
If the output of flip-flop 12 stops at <11L11, the output of flip-flop 1
5 and 16 are operating, and flip-flops 13 and 14 are cleared. Therefore, contrary to the above operation, the signal (2) becomes "L" and the signal (2) is in the "H" state, so that the clock interruption detection signal (2) is sent out from the NAND circuit 17 at "H". That is, when the system clock 5CLK is disconnected, the clock disconnection detection signal ■ is always sent out by the output ■ or ■ of the flip-flop 14 or 16, regardless of whether the clock state is H or L. This clock disconnection detection signal controls the switching of the clock switching unit 8 consisting of a 2-1 selector, inserts the card internal clock signal CCLK into the control block 4, and sends a control signal to the switch enable unit 7 to The interface 6 is masked to prevent data from the terminal 2 from being sent out to the terminal 2. Next, when the system clock comes in, a disconnection detection clear pulse is input to the flip-flop 18, thereby canceling the disconnection detection signal. be able to.
なお本発明により端末インタフーーースカードだけを個
々にテストする時にも用いられ、システムクロックを断
にしてバスとの接続を切って、内部クロックだけで各カ
ード独立にテストを行うことができる。The present invention can also be used to test terminal interface cards individually, and by cutting off the system clock and disconnecting from the bus, each card can be tested independently using only the internal clock.
システムクロックが断した時に、自動的にカードがシス
テムから電気的に切り離され、カード内部のクロックで
自走し始める。したがってカードの持つタイミングでカ
ード内の制御が可能となる。When the system clock is disconnected, the card is automatically electrically disconnected from the system and starts running on its own internal clock. Therefore, it is possible to control the inside of the card at the timing that the card has.
第1図は本発明の原理構成図、第2図は本発明の実施例
のクロック断検出回路構成図、第3図は実施例のタイム
チャート、第4図は通信装置のシステム構成側図、第5
図は従来例の回路構成図を示す。
図において、1は端末インタフェースカード、2は端末
装置、3は装置制御カード、4は制御ブロック、5は内
部クロック、6はバスインタフェース、7はバスイネー
ブル、8はクロック切替部、9はクロック断検出部、1
0はクロック断検出回路、11〜16.18はフリップ
フロップ、17はナンド回路を示す。FIG. 1 is a diagram of the principle configuration of the present invention, FIG. 2 is a diagram of a clock disconnection detection circuit according to an embodiment of the present invention, FIG. 3 is a time chart of the embodiment, and FIG. 4 is a side view of the system configuration of a communication device. Fifth
The figure shows a circuit configuration diagram of a conventional example. In the figure, 1 is a terminal interface card, 2 is a terminal device, 3 is a device control card, 4 is a control block, 5 is an internal clock, 6 is a bus interface, 7 is a bus enable, 8 is a clock switching unit, and 9 is a clock disconnection unit. Detection part, 1
0 indicates a clock interruption detection circuit, 11 to 16.18 indicate flip-flops, and 17 indicates a NAND circuit.
Claims (1)
応方法において、 該端末インタフェースカード(1)は、端末装置とデー
タバス間でデータの中継を行うバスインタフェース(6
)と、システム制御用の装置制御カード(3)からの信
号により端末インタフェースを制御する制御ブロック(
4)と、外部からのシステムクロック断を監視するクロ
ック断検出回路(10)とを備え、 該クロック断検出回路(10)はクロック切替部(8)
とクロック断検出部(9)とからなり、外部からのシス
テムクロック断時に、上記クロック断検出部(9)から
のクロック断検出信号により、クロック切替部(8)を
制御して上記システムクロックを内部クロック(5)に
切替えて制御ブロック(4)に供給すると共に、上記ク
ロック断検出信号をバスイネーブル(7)に送出してバ
スインタフェース(6)をマスク制御することを特徴と
するシステムクロック断対応方法。[Claims] In a method for dealing with a system clock interruption in a terminal interface, the terminal interface card (1) is a bus interface (6) that relays data between a terminal device and a data bus.
) and a control block (
4) and a clock disconnection detection circuit (10) that monitors disconnection of the system clock from the outside, and the clock disconnection detection circuit (10) is connected to a clock switching section (8).
and a clock disconnection detection section (9), and when the system clock is disconnected from the outside, the clock switching section (8) is controlled by the clock disconnection detection signal from the clock disconnection detection section (9) to switch the system clock. A system clock disconnection system characterized in that the clock disconnection detection signal is switched to an internal clock (5) and supplied to the control block (4), and the clock disconnection detection signal is sent to a bus enable (7) to mask-control the bus interface (6). How to respond.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63195665A JPH0243608A (en) | 1988-08-04 | 1988-08-04 | Method for pealing with disconnection of system clock |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63195665A JPH0243608A (en) | 1988-08-04 | 1988-08-04 | Method for pealing with disconnection of system clock |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0243608A true JPH0243608A (en) | 1990-02-14 |
Family
ID=16344958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63195665A Pending JPH0243608A (en) | 1988-08-04 | 1988-08-04 | Method for pealing with disconnection of system clock |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0243608A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0330125U (en) * | 1989-07-31 | 1991-03-25 |
-
1988
- 1988-08-04 JP JP63195665A patent/JPH0243608A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0330125U (en) * | 1989-07-31 | 1991-03-25 |
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