JPH0242516A - Wrong clock detecting system - Google Patents

Abstract

PURPOSE:To detect a wrong clock pulse with an information processor by inputting a prescribed pattern to a shift register consisting of FFs and correcting the wrong of the output pattern. CONSTITUTION:A shift register consists of FF 7-11. When the value of a register 22 is equal to '9', a fact that a special pattern signal received from a generator 12 made of a round of a shift pulse 15 is shown. Then a reset signal 26 is outputted from a control part 25 so that the register 22 is cleared. The register 22 varies repetitively within a range of '0'-'4'. At the same time, the part 25 monitors an output signal 32 of a gate 24 and outputs a holding signal 27 when '1' is detected. Thus the part 25 stops the update of the value of the register 22. Then the wrong clock pulses of units 2-6 are calculated from the value of the register 22.

Description

【発明の詳細な説明】 逸血欠１ 本発明は不正クロック検出システムに関し、特に情報処
理装置に利用されるタロツクパルスの不正クロック検出
システムに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an irregular clock detection system, and more particularly to an irregular clock pulse detection system for use in an information processing device.

従」」１歪 従来、クロックパルスをもとに同期して動作する情報処
理装置においては、タロツクパルスに同期することによ
りデータの移動時に発生する不正等を検出する手段を有
しているが、クロックパルスそのものの不正を検出する
手段は有していなかった。1 Distortion Conventionally, information processing devices that operate synchronously based on clock pulses have a means of detecting irregularities that occur during data movement by synchronizing with tarok pulses. There was no means to detect irregularities in the pulse itself.

そのため、一般に情報処理装置に゛おいてよく使用され
ているデータの移動時に発生するデータの不正等の検出
回路には、データにパリティ情報を付加してデータとそ
のパリティ情報とをタロツクパルスに同期して検証する
方式が採られている。Therefore, circuits that detect data irregularities that occur during data movement, which are commonly used in information processing equipment, add parity information to data and synchronize the data and its parity information with tarok pulses. A method of verification is adopted.

しかし、この方式では、クロックパルス自体に不正があ
ると意味を無さないという欠点があった。However, this method has the drawback that it is meaningless if the clock pulse itself is incorrect.

すなわち、クロックパルスが不正である場合にはデータ
が不正であるにもかかわらず検出することができなかっ
たり、また、データが正しいのにもかかわらず不正を検
出してしまうという危険性があった。In other words, if the clock pulse is incorrect, there is a risk that it may not be detected even though the data is incorrect, or that incorrect data may be detected even though the data is correct. .

また、クロックパルス信号に不正があると同期した動作
が全く保証されないため、タロツクパルスの不正を検出
する手段が情報処理装置内に無いと障害発生時の解析が
非常に困難になるという欠点もあった。Furthermore, if there is an irregularity in the clock pulse signal, synchronized operation cannot be guaranteed at all, so if there is no means within the information processing device to detect irregularities in the tarokk pulse, it will be extremely difficult to analyze when a failure occurs. .

九匪Ω亘工 本発明の目的は、情報処理装置内におけるタロツクパル
スの不正を検出することができる不正クロック検出シス
テムを提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide an irregular clock detection system that can detect irregularities in tarock pulses within an information processing device.

１吸ゑ璽メ 本発明の不正クロック検出システムは、発振器から送出
されるクロックパルスに同期して動作する保持手段を有
する複数のユニットからなる情報処理装置の不正クロッ
ク検出システムであって、前記保持手段により構成され
、前記クロックパルスに同期してシフト動作を行うシフ
トレジスタと、前記シフトレジスタに所定のパターンを
入力するパターン入力手段と、前・記シフトレジスタか
らの出力パターンの不正を判定する判定手段とを有する
ことを特徴とする。1. The illegal clock detection system of the present invention is an illegal clock detection system for an information processing device that is composed of a plurality of units having a holding means that operates in synchronization with clock pulses sent out from an oscillator. a shift register that performs a shift operation in synchronization with the clock pulse; a pattern input means that inputs a predetermined pattern into the shift register; and a determination that determines whether the output pattern from the shift register is incorrect. It is characterized by having a means.

Ｋ簾勇 以下、図面を用いて本発明の詳細な説明する。K-Sen Yu Hereinafter, the present invention will be explained in detail using the drawings.

第１図は本発明による不正クロック検出システムの一実
施例の構成を示すブロック図である０図において本発明
の一実施例による不正クロック検出システムは、クロッ
クパルス生成部１と、５つのユニット２〜６とから構成
されている。FIG. 1 is a block diagram showing the configuration of an embodiment of an incorrect clock detection system according to the present invention. In FIG. ~6.

クロックパルス生成部１は発振器などによりクロックパ
ルスを生成するものであり、ここで生成されるクロック
パルスはクロック信号線１４を介して各ユニット２〜６
に分配されている。The clock pulse generator 1 generates clock pulses using an oscillator or the like, and the clock pulses generated here are transmitted to each unit 2 to 6 via a clock signal line 14.
are distributed to.

クロックパルスが分配されている各ユニット２〜６内に
はクロックパルスの不正を検出する診断ユニット２を起
点とし、他のユニット３〜６を通過して再び診断ユニッ
ト２を終点とするシフトパス１５を形成するフリップフ
ロップ（Ｆ／Ｆ）７〜１１を夫々有している。つまり、
フリップフロップ７〜１１によりシフトレジスタが構成
されることになる。なお、これらフリップフロップ７〜
１１は初期設定時には「Ｏ」にクリアされる。Within each unit 2 to 6 to which clock pulses are distributed, there is a shift path 15 starting from the diagnostic unit 2 that detects irregularity in the clock pulse, passing through the other units 3 to 6, and ending at the diagnostic unit 2 again. It has flip-flops (F/F) 7 to 11 to form, respectively. In other words,
Flip-flops 7 to 11 constitute a shift register. In addition, these flip-flops 7~
11 is cleared to "O" at initial setting.

１２．１３は診断ユニット２内に設けられており、夫々
シフトパス１５に入力する特殊パターン信号を生成する
特殊パターン信号生成器、不正クロック信号を検出する
不正クロック信号検出器である。Reference numerals 12 and 13 are provided in the diagnostic unit 2, and are a special pattern signal generator that generates a special pattern signal to be input to the shift path 15, and an illegal clock signal detector that detects an illegal clock signal.

特殊パターン信号生成器１２は、例えば１クロツクサイ
クル毎に論理「１」と論理「０」とを交互に発生し、シ
フトパス１５に入力するように構成される。The special pattern signal generator 12 is configured to alternately generate a logic "1" and a logic "0", for example, every clock cycle, and input them to the shift path 15.

ここで、シフトパス１５に故障がないものと仮定すると
、各ユニット２〜６に分配されているクロックパルスが
正常であれば、シフトパス１５を経由して診断ユニット
２に再入力される信号は１クロツクサイクル毎に論理「
１」と「０」とを交互に繰返す信号となるはずである。Here, assuming that there is no failure in the shift path 15, if the clock pulses distributed to each unit 2 to 6 are normal, the signal re-inputted to the diagnostic unit 2 via the shift path 15 is 1 clock. Logic “
The signal should be a signal that alternately repeats "1" and "0".

また、逆に分配されたクロックパルスのいずれかに不正
があれば、前記診断ユニット２に再入力される信号は連
続した２つのクロックサイクル内で論理「１」のままと
なるか、論理「０」のままとなるはずである、したがっ
て、不正クロック信号検出器１３でシフトパス１５を通
過した信号の連続した２つのクロックサイクル間を監視
することにより、クロックパルスの不正を検出すること
ができるのである。Conversely, if any of the distributed clock pulses is incorrect, the signal re-input to the diagnostic unit 2 will either remain at logic "1" within two consecutive clock cycles or remain at logic "0". Therefore, by monitoring the signal passed through the shift path 15 between two consecutive clock cycles with the incorrect clock signal detector 13, it is possible to detect an incorrect clock pulse. .

以上述べたクロックパルスの不正の検出方法はシフトパ
ス１５に故障がないことを前提としている。この場合、
パターン信号生成器１２により入力される特殊パターン
信号が少なくとも１周（各ユニット２〜７内に存在する
不正クロック監視用のフリップフロップ７〜１１の総数
（つまり、５クロツクサイクル）だけシフトアウトされ
たとき、異常が検出されなければ、シフトパス１５には
故障がないと判断できる。The above-described method for detecting incorrect clock pulses is based on the premise that there is no failure in the shift path 15. in this case,
The special pattern signal inputted by the pattern signal generator 12 is shifted out at least one cycle (the total number of flip-flops 7 to 11 for monitoring illegal clocks existing in each unit 2 to 7 (that is, 5 clock cycles)). If no abnormality is detected at this time, it can be determined that there is no failure in the shift path 15.

また、さらにこの場合にはシフトパス１５のみならず特
殊パターン信号生成器１２、不正クロック検出器１３も
故障がないと判断できることになる。Furthermore, in this case, it can be determined that not only the shift path 15 but also the special pattern signal generator 12 and the illegal clock detector 13 are free of failure.

次に第２図を用いて、診断ユニット２内の不正クロック
検出器１３の構成について説明する。第２図は第１図中
に示されている不正クロック信号検出器１３の内部の構
成を示すブロック図である。Next, the configuration of the irregular clock detector 13 in the diagnostic unit 2 will be explained using FIG. 2. FIG. 2 is a block diagram showing the internal configuration of the illegal clock signal detector 13 shown in FIG. 1.

図において、２１は加算器、２２は加算器２１で加算し
た結果を保持するレジスタ（ＲＥＧ）。In the figure, 21 is an adder, and 22 is a register (REG) that holds the result of addition by the adder 21.

２３はフリップフロップ、２４は排他的否定論理和（Ｅ
ｘｃｌｕｓｉｖｅ−ＮＯＲ＞のゲート、２５は制御部で
ある。23 is a flip-flop, 24 is an exclusive NOR (E
xclusive-NOR> gate 25 is a control unit.

また、図において、２６．２７は夫々レジスタ２２に対
するリセット信号、ホールド信号、２８はレジスタ２２
の出力信号、２９は第１図中のシフトパス１５を通過し
、不正クロック信号検出器１３への入力信号、３０はタ
ロツクパルス、３１゜３２は夫々フリップ７０ツブ２３
の出力信号、ゲート２４の出力信号である。In the figure, 26 and 27 are reset signals and hold signals for the register 22, respectively, and 28 is a register 22 signal.
The output signal 29 passes through the shift path 15 in FIG.
The output signal of the gate 24 is the output signal of the gate 24.

以下、第１図及び第２図を用いて不正クロックの検出動
作について最初に初期設定径特殊パターン信号がシフト
パス１５を１周するまでの間に、不正クロック信号検忠
器１３においてシフトパス１５の故障の有無を調べる手
順をクロックパルスが分配されるユニットが、診断ユニ
ットを含めて５ユニツトある場合（つまり、第１図の場
合）について述べる。Hereinafter, with reference to FIGS. 1 and 2, the malfunction of the shift path 15 will be explained in the malfunction clock signal detector 13 until the initial setting diameter special pattern signal goes around the shift path 15 once. The procedure for checking the presence or absence of clock pulses will be described assuming that there are five units to which clock pulses are distributed, including the diagnostic unit (that is, the case shown in FIG. 1).

まず、初期設定後、最初に制御部２５からレジスタ２１
に対しリセット信号２６を入力し、レジスタ２１を「０
」にクリアする０次に制御部２５はリセット信号２６を
解除した後カウンタ２１により「０」から＋１ずつ加算
されてセットされるレジスタ２２の出力信号２８を監視
する。First, after the initial setting, the control unit 25 first sets the register 21.
input the reset signal 26 to the register 21 and set it to “0”.
"0" Next, the control unit 25 releases the reset signal 26 and then monitors the output signal 28 of the register 22, which is incremented by +1 from "0" by the counter 21 and set.

レジスタ２２の値が「０」〜「４」までの間は、フリッ
プフロップ７〜１１の初期値が「０」であるため、シフ
トパス１５を通過した信号２９は常に論理「０」である
はずである、このため、信号２９がこの間に１度でも論
理「１」になれば、シフトパス１５または不正クロツク
検出器１３に故障があると判断されることになる。When the value of the register 22 is between "0" and "4", the initial values of the flip-flops 7 to 11 are "0", so the signal 29 that has passed through the shift path 15 should always be logic "0". Therefore, if the signal 29 becomes logic "1" even once during this period, it will be determined that there is a failure in the shift path 15 or the illegal clock detector 13.

次に、レジスタ２２の値が「０」〜「４」までの間に異
常が検出されなかった場合、さらにカウンタの値を進ま
せ、「５」〜「９」までの間ゲート２４の出力信号１２
を監視する。Next, if no abnormality is detected while the value of the register 22 is between "0" and "4", the value of the counter is further advanced, and the output signal of the gate 24 is increased between "5" and "9". 12
monitor.

すなわち、特殊パターン信号生成器１２より入力された
特殊パターン信号がシフトパス１５を最初に通過するま
での間、特殊パターン信号生成器１２、シフトパス１５
、不正クロック信号検出器１３（以上を以下検出回路系
と呼ぶ）及び各ユニット２〜６に分配されるクロックパ
ルスの異常の有無を監視するのである。That is, until the special pattern signal input from the special pattern signal generator 12 passes through the shift path 15 for the first time, the special pattern signal generator 12 and the shift path 15
, the illegal clock signal detector 13 (hereinafter referred to as the detection circuit system) and the clock pulses distributed to each unit 2 to 6 are monitored for abnormalities.

シフトパス１５を通過した信号９はフリップフロップ２
３に保持されると同時にゲート２４に入力される。ゲー
ト２４にはさらにフリップフロップ２３の出力信号３１
が入力され、入力された２つの信号が同一の値を示せば
論理「ｌ」の信号３２を制御部２５に送出し、異なる値
であれば論理ｒ□、の信号３２を制御部２５に入力する
。すなわち、シフトパス１５から入力される信号２９を
フリップフロップ２３で保持した信号３１とシフトパス
１５から入力される信号２９そのものとを連続した２つ
のクロックサイクルの間、ゲート２４により比較するの
である。The signal 9 that has passed through the shift path 15 is sent to the flip-flop 2.
3 and input to the gate 24 at the same time. The gate 24 also receives the output signal 31 of the flip-flop 23.
is input, and if the two input signals show the same value, a logic "l" signal 32 is sent to the control unit 25, and if they are different values, a logic r□ signal 32 is input to the control unit 25. do. That is, the signal 31 obtained by holding the signal 29 input from the shift path 15 in the flip-flop 23 and the signal 29 itself input from the shift path 15 are compared by the gate 24 during two consecutive clock cycles.

ここで、クロックパルスその釦検出回路系すべてが正常
であればシフトパス１５に入力された特殊パターン信号
が１タロツクサイクル毎に論理「１」と「０」とを交互
に繰返す信号となるため、シフトパス１５を通過した信
号２９も連続した２つのクロックサイクルの間に論理「
１」から「０」または論理「０」から「１」に変化する
はずである。したがって、この場合は、ゲート２４に入
力される２つの信号の値が異なっているため信号３２は
論理「０」となるのである。Here, if the clock pulse and the button detection circuit system are all normal, the special pattern signal input to the shift path 15 becomes a signal that alternately repeats logic "1" and "0" every one tarlock cycle. The signal 29 that has passed through the shift path 15 also changes to the logic '' during two consecutive clock cycles.
It should change from ``1'' to ``0'' or from logical ``0'' to ``1''. Therefore, in this case, since the values of the two signals input to the gate 24 are different, the signal 32 becomes logic "0".

一方、クロックパルス及び検出回路系に異常があれば、
シフトパス１５を通過した信号２９が連続した２つのク
ロックサイクルの間に論理「１」のまま又は論理「０」
のままとなる、したがって、ゲート２４に入力される２
つの信号の値が同一であるために信号３２は論理「１」
となるのである。On the other hand, if there is an abnormality in the clock pulse and detection circuit system,
The signal 29 passed through the shift path 15 remains at logic "1" or logic "0" for two consecutive clock cycles.
Therefore, the 2 input to gate 24 remains
Since the values of the two signals are the same, the signal 32 is a logic "1"
It becomes.

以上の診断動作により、検出回路系に異常がないと判断
された場合には、以後の診断動作は各ユニット２〜６に
分配されているクロック信号の不正を検出するために以
下のように行われる。If it is determined that there is no abnormality in the detection circuit system through the above diagnostic operations, the following diagnostic operations will be performed to detect irregularities in the clock signals distributed to each unit 2 to 6. be exposed.

レジスタ２２の値が「９」になると特殊パターン信号生
成器１２より入力された特殊パターン信号が、シフトパ
ス１５を１周したことを示しているため、制御部２５か
らリセット信号２６を出力してレジスタ２２を「０」に
クリアする。When the value of the register 22 becomes "9", it indicates that the special pattern signal inputted from the special pattern signal generator 12 has passed through the shift path 15 once, so the control unit 25 outputs the reset signal 26 and resets the register. 22 is cleared to "0".

レジスタ２２は１クロツクサイクル毎に加算器２１によ
り加算され、その出力信号２８は制御部２５にて監視さ
れる。制御部２５はレジスタ２２の値がｒ４．になった
ことを検知すると、再びリセット信号２６を出力しレジ
スタ２２を「ＯＪにクリアする。すなわち、レジスタ２
２の値は以後「０」〜「４」の値に繰返し変化すること
になる。Addition is made to the register 22 by an adder 21 every clock cycle, and its output signal 28 is monitored by a control section 25. The control unit 25 determines that the value of the register 22 is r4. When it detects that
Thereafter, the value of 2 will repeatedly change to the values of "0" to "4".

また、制御部２５は前述した診断動作と同様にゲート２
４の出力信号３２を監視し、論理「１」を検知すると、
直ちにホールド信号２７を出力し、レジスタ２２の値の
更新を抑止する。ゲート２４の出力信号３２が論理「１
」になることは、すなわち各ユニット２〜６に分配され
ているクロックパルスに不正があったために、シフトパ
ス１５を通過した信号２９が連続した２つのクロックサ
イクルの間で論理「１」からｒ□、または論理「ＯＪか
らｒｌ、に変化しなかったと考えられる。Further, the control unit 25 also controls the gate 2 in the same way as in the above-described diagnostic operation.
4's output signal 32 and detects logic "1",
A hold signal 27 is immediately output to suppress updating of the value of the register 22. The output signal 32 of the gate 24 is a logic "1"
In other words, the signal 29 passing through the shift path 15 changes from logic "1" to r , or the logic "OJ to rl" is considered not to have changed.

さらにまた、このときどのユニットに分配されているク
ロックパルスが不正であるのかについてはホールドされ
たレジスタ２２の値から割出すことができるのである。Furthermore, it is possible to determine from the held value of the register 22 which unit the clock pulse being distributed to at this time is invalid.

例えば、レジスタ２２の値が「２」で停止した場合には
、「０」及び「１」の値のときに異常がなかったことを
考慮すれば、ユニット４に分配されているクロックパル
スが不正であると判定されることになる。For example, if the value of register 22 stops at "2", the clock pulse distributed to unit 4 is incorrect, considering that there was no abnormality when the value was "0" and "1". It will be determined that

なお、本実施例においては、連続した２つのクロックサ
イクルの間に論理が変化しなかった（つまり、一致）場
合に不正であると判断しているが、１つのクロックサイ
クルの前後の各１タロツクサイクル（つまり、１サイク
ルとび）、の論理が不一致であった場合に不正であると
判断しても良いことは明白である。この場合においては
、不正クロック信号検出器１３内のフリップフロップを
２段構成とし、ゲート回路を排他的論理和回路（Ｅｘｃ
ｕｓ＋ｖｅ−Ｏｆｔ）とすれば良い。In this example, if the logic does not change during two consecutive clock cycles (in other words, there is a match), it is determined that the logic is incorrect. It is clear that if the logic of the check cycle (that is, one cycle at a time) does not match, it may be determined that it is incorrect. In this case, the flip-flops in the illegal clock signal detector 13 are configured in two stages, and the gate circuit is an exclusive OR circuit (Exc
us+ve-Oft).

また、本実施例においては、特殊パターン信号生成器か
ら１クロツクサイクル毎に論理「１」と「０」とを交互
に繰返す信号を送出し、連続した２つのクロックサイク
ルの間に論理が変化しなかった場合に不正であると判断
しているが、常に論理「１」の信号を送出し、連続した
２つのクロックサイクルの間の論理が変化した場合に不
正であると判断してもよいことは明白である。In addition, in this embodiment, the special pattern signal generator sends out a signal that alternately repeats logic "1" and "0" every clock cycle, and the logic changes between two consecutive clock cycles. However, it is also possible to always send a logic ``1'' signal and determine that it is invalid if the logic changes between two consecutive clock cycles. That is clear.

九哩血夏１ 以上説明したように本発明は、情報処理装置内の各ユニ
ットに設けられているフリップフロップでシフトレジス
タを構成し、このシフトレジスタに所定のパターンを入
力し、出力されたパターンの不正を判定することにより
、クロックパルスの不正を検出することができるという
効果がある。Nine Blood Summers 1 As explained above, the present invention configures a shift register with flip-flops provided in each unit in an information processing device, inputs a predetermined pattern into this shift register, and changes the output pattern. By determining whether the clock pulse is fraudulent, it is possible to detect fraud in the clock pulse.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例による不正クロック検出システ
ムの構成を示すブロック図、第２図は第１図の不正クロ
ック信号検出器の内部の構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・クロックパルス生成部 ２〜６・・・・・・ユニットFIG. 1 is a block diagram showing the configuration of an illegal clock detection system according to an embodiment of the present invention, and FIG. 2 is a block diagram showing the internal configuration of the illegal clock signal detector of FIG. 1. Explanation of symbols of main parts 1... Clock pulse generation section 2 to 6... Unit

Claims (1)

【特許請求の範囲】[Claims] （１）発振器から送出されるクロックパルスに同期して
動作する保持手段を有する複数のユニットからなる情報
処理装置の不正クロック検出システムであって、前記保
持手段により構成され、前記クロックパルスに同期して
シフト動作を行うシフトレジスタと、前記シフトレジス
タに所定のパターンを入力するパターン入力手段と、前
記シフトレジスタからの出力パターンの不正を判定する
判定手段とを有することを特徴とする不正クロック検出
システム。(1) An incorrect clock detection system for an information processing device consisting of a plurality of units having a holding means that operates in synchronization with a clock pulse sent out from an oscillator, the system being constituted by the holding means and operating in synchronization with the clock pulse. An invalid clock detection system comprising: a shift register that performs a shift operation; pattern input means for inputting a predetermined pattern into the shift register; and determination means for determining whether an output pattern from the shift register is invalid. .