JPH0241868Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は半導体装置に関し、特に抵抗素子を有
する大規模半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device, and particularly to a large-scale semiconductor device having a resistive element.

半導体基板上に抵抗素子を形成するいろいろな
手段の中で、単結晶シリコンに不純物をドープし
て抵抗素子を形成（以下単結晶抵抗と略記）する
方法は従来より広く用いられている。例えばＰ型
単結晶シリコン基板上にＮ型単結晶の単一層、い
わゆるエピタキシヤル層を形成し、該エピタキシ
ヤル層表面にＰ型不純物を選択的にドープしてそ
の領域を単結晶抵抗とする方法である。他方、こ
のようにエピタキシヤル層を用いて形成された抵
抗、また、トランジスタ等の素子群の層上に、絶
縁膜を介して多結晶シリコン層を形成し、該多結
晶シリコン層を、選択的に、かつ深さ方向に全て
酸化しきつてしまうことによつて底面から絶縁膜
に、側面がSiO₂によつて囲まれた多結晶シリコ
ンの領域を形成することが可能であり、さらに該
多結晶シリコン表面に白金とシリコンの合金、い
わゆる白金シリサイドを形成することが可能であ
る。この場合、白金シリサイドの層抵抗値は、多
結晶シリコンへの不純物ドープの有無にほとんど
関わらず2Ω／口前後になりうるので、多結晶シ
リコンを所望の配線形状になるように、配線部以
外を選択酸化してしまい、多結晶シリコンの全面
若しくはその一部に不純物をドープした後、特に
不純物がドープされた領域を除く配線形状表面の
全面を白金シリサイド化すると、不純物がドープ
され、かつ、表面が白金シリサイド化されていな
い部分は、ドープする不純物の濃度によつて、層
抵抗値をコントロールすることができるので、結
果的に白金シリサイド配線の一部に抵抗素子を含
む導電路が得られる。このように、多結晶シリコ
ンに不純物をドープした抵抗素子（以下多結晶抵
抗と記す）も近年広く用いられつつある。 Among various means for forming a resistance element on a semiconductor substrate, a method of forming a resistance element by doping single crystal silicon with impurities (hereinafter abbreviated as single crystal resistance) has been widely used. For example, a method in which a single layer of N-type single crystal, a so-called epitaxial layer, is formed on a P-type single-crystal silicon substrate, and the surface of the epitaxial layer is selectively doped with P-type impurities to make that region a single-crystal resistor. It is. On the other hand, a polycrystalline silicon layer is formed via an insulating film on the resistor formed using the epitaxial layer and on the layer of the element group such as the transistor, and the polycrystalline silicon layer is selectively By oxidizing completely in the depth direction, it is possible to form a region of polycrystalline silicon whose sides are surrounded by SiO ₂ from the bottom surface to the insulating film. It is possible to form an alloy of platinum and silicon, so-called platinum silicide, on the surface of crystalline silicon. In this case, the layer resistance value of platinum silicide can be around 2Ω/hole regardless of whether or not the polycrystalline silicon is doped with impurities. Selective oxidation occurs, and after doping the entire surface or a part of the polycrystalline silicon with impurities, if the entire surface of the wiring shape except for the region doped with the impurity is turned into platinum silicide, the impurity will be doped and the surface The layer resistance value of the portions which are not platinum silicided can be controlled by the concentration of doped impurities, resulting in a conductive path including a resistance element in a portion of the platinum silicide wiring. In this way, resistance elements in which polycrystalline silicon is doped with impurities (hereinafter referred to as polycrystalline resistance) have also been widely used in recent years.

特に、多結晶抵抗は、単結晶抵抗と、１つの半
導体チツプ上に共存させることができる。 In particular, polycrystalline resistors and single crystal resistors can coexist on one semiconductor chip.

次に、上記二種の抵抗素子の各々の特徴につい
て相互に比較しながら述べる。まず、単結晶抵抗
に於ては、それを形成するためのＮ型エピタキシ
ヤル層へのＰ型不純物のドープは、通常、トラン
ジスタのベース領域形成のためのＰ型不純物ドー
プと同一工程で同時に行なわれ、抵抗素子形状を
決定する上で重要な因子であるところのＰ型不純
物をドープする領域の層抵抗値は、製造を可能な
らしめる条件による制約以外に、特にトランジス
タに要求される性能（トランジスタベース抵抗、
ベース〜コレクタ間、ベース〜エミツタ間接合容
量等）によつてほとんど一意に規定されてしまう
ため（通常100Ω／口〜1000Ω／口の範囲にあ
る）、特に１チツプ内での使用頻度の高い抵抗値
領域にある抵抗素子について、その抵抗素子形状
を最小にするよう、ベース層抵抗値を自由に選ぶ
ことは不可能である。さらにまた、第１図に示す
ように、エピタキシヤル層に抵抗素子１０１を形
成するため、同じく、エピタキシヤル上に形成さ
れるトランジスタ１０２と同一平面を共有するこ
とができないばかりか、通常、相互に電気的に絶
縁する必要があり、そのために２つの領域の間に
一定の巾を持つ絶縁領域１０３を必要とし、さら
にまたこの絶縁領域と抵抗素子に対して接合逆バ
イアスを生じさせるための領域１０４も必要とす
る。また、単結晶抵抗両端には、配線１０５との
接続を図るための、抵抗コンタクト部分１０６を
必要とする。このように特に第１図に於る抵抗本
体１０７領域が、抵抗コンタクト領域１０６、絶
縁領域１０３，１０４に比して余り大きくない場
合、抵抗素子配置スペースは、その大部分が、抵
抗コンタクト部分１０６、絶縁領域１０３，１０
４によつて占められ、このことは、とりもなおさ
ず、単結晶抵抗では、チツプ内素子集積度をあげ
る上で、いつも余分にある一定値のスペースを要
しレイアウト設計が複雑になる上に、うまくレイ
アウトを行なつても己ずとスペース縮小に限界を
伴つていることを意味する。特に予め、単結晶抵
抗等の素子を半導体基板上に用意しておき、その
うち必要なもの相互の間に結線を施して、回路機
能の異なる半導体チツプを形成する。いわゆるマ
スタースライス方式では、単結晶抵抗素子をチツ
プ内に、一定のルールで均等に分散配置しておく
必要があり、その各場所で絶縁領域を要し、逆に
素子集積度をあげるために集中配置すると今度は
配線設計が複雑で困難なものになる。一方、多結
晶抵抗は、上記単結晶抵抗の欠点とは対照的に、
素子集積度をあげる上で至つて効果的である。そ
れを第２図を参照しながら以下に述べる。 Next, the characteristics of each of the above two types of resistance elements will be described while comparing them with each other. First, in the case of single-crystal resistors, doping of P-type impurities into the N-type epitaxial layer to form the resistor is usually done simultaneously in the same process as doping with P-type impurities to form the base region of the transistor. The layer resistance value of the region doped with P-type impurities, which is an important factor in determining the shape of the resistor element, is not only limited by the conditions that make it possible to manufacture it, but also by the performance required for the transistor (transistor base resistance,
Since it is almost uniquely defined by the junction capacitance (base-collector, base-emitter junction capacitance, etc.) (usually in the range of 100Ω/output to 1000Ω/output), it is particularly important for resistors that are frequently used within one chip. For resistive elements in the value range, it is not possible to freely choose the base layer resistance value so as to minimize the resistive element shape. Furthermore, as shown in FIG. 1, since the resistor element 101 is formed on an epitaxial layer, not only can it not share the same plane with the transistor 102 which is also formed on the epitaxial layer, but also the resistive element 101 is usually formed on the epitaxial layer. It is necessary to electrically insulate the two regions, and therefore an insulating region 103 with a certain width is required between the two regions, and a region 104 for creating a junction reverse bias between the insulating region and the resistive element. also required. Further, a resistor contact portion 106 is required at both ends of the single crystal resistor for connection with the wiring 105. In this way, especially when the resistor main body 107 area in FIG. , insulation regions 103, 10
4, and this means that single-crystal resistors always require a certain amount of extra space to increase the degree of device integration within a chip, which complicates the layout design. This means that even if the layout is done well, there is a limit to how much space can be reduced. In particular, elements such as single-crystal resistors are prepared in advance on a semiconductor substrate, and necessary elements are connected to each other to form semiconductor chips with different circuit functions. In the so-called master slicing method, single-crystal resistive elements must be distributed evenly within a chip according to a certain rule, and each location requires an insulating area. Once placed, wiring design becomes complex and difficult. On the other hand, in contrast to the drawbacks of single crystal resistors mentioned above, polycrystalline resistors have
This is extremely effective in increasing the degree of device integration. This will be described below with reference to FIG.

まず、多結晶抵抗２０１に於ては、単結晶上の
素子群と形成属を異にするため、例えば単結晶上
に形成されたトランジスタ２０２が占有するスペ
ースとは、その端子部分を除いて、重ねて配置す
ることができ、また、同一層上の他のパタン（別
の多結晶抵抗素子又は白金シリサイド配線）と
は、選択酸化によつて形成されたSiO₂領域２０
３によつて絶縁されているので、単結晶抵抗に必
要な逆バイアス領域（第１図１０４）は不要であ
る。また、白金シリサイド配線２０４の一部が抵
抗素子２０１になるので、単結晶抵抗に於て必要
な抵抗コンタクト領域も不要であり、さらに又、
多結晶抵抗の層抵抗値は、製造を可能にする条件
以外には特に規制を受けることなく、従つて、１
チツプ内で最も使用頻度の高い抵抗値領域の抵抗
素子形状を最小にするよう層抵抗値を自由に選択
することができる（これには通常、抵抗度、抵抗
巾伴に安定な製造条件から決まる最小値が選ばれ
る）。特に第２図と第１図とは同一サイズのトラ
ンジスタと、同一サイズの抵抗素子本体につい
て、同一配線を施した状態で描かれており、多結
晶抵抗を使用することによつて、いかに素子集積
度を向上させることができるか、これら２つの図
を対照すると、その効果は一見して明白である。
さらに、レイアウト設計が容易であることも多結
晶抵抗に於ては、絶縁領域や、抵抗コンタクト部
が不要である点から、さらに、トポロジカルに
は、抵抗も配線の一部としてとられ得ることから
明白である。然しながら、多結晶抵抗に於ては次
のような欠点もある。その１つは、多結晶抵抗
は、熱伝導率の悪い絶縁膜（通常SiO₂が主体で
ある）の上に位置しているため、単結晶抵抗体か
らチツプ裏面に到るまで一様に連結している単結
晶基体を熱伝導の媒体として抵抗体での発生熱を
放出することのできる単結晶抵抗に比して、放熱
効果が悪いことである。すなわち、多結晶抵抗で
は、単位面積当りの消費電力を単結晶抵抗程に大
きくとることができず、このため回路図上の抵抗
１ケ当りの消費電力が大きい部分に多結晶抵抗を
使用する場合、単位面積当りの消費電力が一定値
を越えないように抵抗面積を大きく設計しなけれ
ばならない。さらにもう一つは単結晶抵抗に比較
して、多結晶抵抗では、抵抗値の絶対値精度も同
一種抵抗間の抵抗比精度も、製造によるバラツキ
がより大きい点で、抵抗値が関与する回路特性を
許容範囲に納めるには、単結晶抵抗の方が優れて
いる。 First, since the polycrystalline resistor 201 is formed in a different manner from the element group formed on a single crystal, for example, the space occupied by the transistor 202 formed on a single crystal, excluding its terminal portion, is The SiO ₂ region 20 formed by selective oxidation can be overlapped with other patterns (another polycrystalline resistance element or platinum silicide wiring) on the same layer.
3, the reverse bias region (FIG. 1 104) required for single crystal resistors is not required. Furthermore, since a part of the platinum silicide wiring 204 becomes the resistance element 201, there is no need for a resistance contact area that is required in a single crystal resistor.
The layer resistance value of a polycrystalline resistor is not particularly regulated other than the conditions that enable its manufacture, and therefore, the layer resistance value is 1.
The layer resistance value can be freely selected to minimize the resistor shape in the most frequently used resistance region of the chip (this is usually determined by the resistance value, resistance width, and stable manufacturing conditions). (the lowest value is chosen). In particular, Figures 2 and 1 depict transistors of the same size and resistor elements of the same size with the same wiring. Comparing these two figures, the effect is obvious at first glance.
Furthermore, polycrystalline resistors are easy to layout design because they do not require insulating areas or resistor contact parts, and topologically, resistors can also be used as part of the wiring. It's obvious. However, polycrystalline resistors also have the following drawbacks. One is that polycrystalline resistors are located on an insulating film (usually mainly composed of SiO ₂ ) with poor thermal conductivity, so they are uniformly connected from the single crystal resistor to the backside of the chip. The heat dissipation effect is poorer than that of a single crystal resistor, which can dissipate the heat generated in the resistor by using the single crystal substrate as a heat conduction medium. In other words, polycrystalline resistors cannot consume as much power per unit area as single crystal resistors, so when using polycrystalline resistors in areas where the power consumption per resistor is large on the circuit diagram. , the resistor area must be designed to be large so that the power consumption per unit area does not exceed a certain value. Another point is that, compared to single-crystalline resistors, polycrystalline resistors have greater manufacturing variations in both the absolute value accuracy of the resistance value and the resistance ratio accuracy between resistors of the same type. Single crystal resistors are better in keeping the characteristics within acceptable ranges.

本考案は、かかる単結晶抵抗素子と、多結晶抵
抗素子との各々の持つ特徴に鑑み、大規模論理集
積回路を構成する１つの半導体基板上に於てこれ
ら二種類の抵抗素子を共存する形で形成する手段
を有し、チツプ上の全構成回路のうち、内部論理
回路部には多結晶抵抗素子を用いる一方、出力論
理回路部には単結晶抵抗素子を用いることを特徴
とする。 In view of the characteristics of such single crystal resistive elements and polycrystalline resistive elements, the present invention proposes a form in which these two types of resistive elements coexist on one semiconductor substrate constituting a large-scale logic integrated circuit. Among all the constituent circuits on the chip, the internal logic circuit section uses a polycrystalline resistance element, while the output logic circuit section uses a single-crystalline resistance element.

二種類の抵抗素子をこのように使い分けること
によつて、１ケの集積回路として要求される抵抗
値精度に関わる性能を損うことなしに、素子集積
度を大巾に向上させることが可能になると伴に、
レイアウト設計が容易になり、設計工数を短縮す
ることができる。 By using two types of resistance elements differently in this way, it is possible to greatly improve the element integration degree without compromising performance related to resistance value accuracy required for a single integrated circuit. Along with this,
Layout design becomes easier and design man-hours can be reduced.

かかる考案の多大な効果を、以下、CML型論
回路によるマスタースライス方式大規模集積回路
での実施例にて具体的に説明する。 The great effects of this invention will be specifically explained below using an example of a master slice type large-scale integrated circuit using a CML type logic circuit.

実施例に於る全回路の構成は、大きく分類し
て、内部論理回路部（入力論理回路部も含む）、
内部論理回路用定電圧発生回路部、出力論理回路
部、出力論理回路用定電圧発生回路部の４つから
成る。このうちまず、内部論理回路部の単位論理
回路の一例を第３図に示す。トランジスタQ₁〜
Q₃でCMLを形成し、これはコレクタロード抵抗
３０１，３０２、エミツタ抵抗３０３、発振防止
用定電流トランジスタQ₄のベース入力抵抗３０
４の各抵抗素子を有しており、このうち、コレク
タロード抵抗３０１，３０２に流れる電流の和
は、エミツタ抵抗３０３に流れる電流にほぼ等し
く、消費電力の大きさが問題になるのは、この３
ケの抵抗に於てのみである。トランジスタQ₁，
Q₂のベースには入力、もしくは内部論理入力が
与えられ、トランジスタQ₃のベースには内部論
理回路用基準電圧V_ref１が与えられ、トランジス
タQ₃のコレクタから他の回路の入力に出力Ｎが
発生される。尚、第３図には、２段型の２入力
ORタイプCML論理回路を代表例として示した
が、実施例では、該２段型を含め種々の論理を含
む多段型CML論理回路が用いられている。 The configuration of all the circuits in the embodiment can be broadly classified into internal logic circuit section (including input logic circuit section),
It consists of four parts: a constant voltage generation circuit section for internal logic circuits, an output logic circuit section, and a constant voltage generation circuit section for output logic circuits. First, an example of the unit logic circuit of the internal logic circuit section is shown in FIG. Transistor Q ₁ ~
_Q3 forms a CML, which consists of collector load resistors 301 and 302, emitter resistor 303, and base input resistor 30 of constant current transistor _Q4 for preventing oscillation.
Of these, the sum of the currents flowing through the collector load resistors 301 and 302 is approximately equal to the current flowing through the emitter resistor 303, and the problem of power consumption is due to this. 3
Only in terms of resistance. Transistor Q ₁ ,
An input or internal logic input is given to the base of Q ₂ , a reference voltage V _ref 1 for the internal logic circuit is given to the base of transistor Q ₃ , and an output N is sent from the collector of transistor Q ₃ to the input of another circuit. is generated. In addition, Figure 3 shows a two-stage, two-input
Although an OR type CML logic circuit is shown as a representative example, in the embodiment, a multi-stage CML logic circuit including various logics including the two-stage type is used.

さて、このうちチツプ上レイアウト面積の上
で、全チツプ面積の６割を占有する内部論理回路
部では、その中の全ての抵抗素子に多結晶抵抗が
用いられており、特に内部論理回路部での抵抗素
子使用個数が、２千〜３千個のオーダーである
点、多結晶抵抗を用いたことによつて果たされた
チツプ面積縮少の効果は、第１図と第２図の対照
が示す如く、非常に大きい。特に、内部論理回路
部では単位論理面積当りの消費電力が非常に小さ
く、従つて、抵抗素子での消費電力が小さいた
め、放熱効果の悪い多結晶抵抗でも抵抗素子本体
の単位面積当り発熱量は十分小さくおさえた上で
なお抵抗素子１個当りの所要面積を小さくするこ
とができ、実施例では、多結晶抵抗素子の大きさ
は、それに連続する白金シリサイド配線と同等の
大きさで実現されている。また、内部論理回路出
力の駆動対象は同一チツプ内の回路であるので、
単結晶抵抗に比して製造バラツキが大きい多結晶
抵抗でもノイズマージンを十分に確保することが
でき、かかる多結晶抵抗の欠点は、内部論理回路
部に使用する場合には、全く問題にはならない。 Now, in the internal logic circuit section, which occupies 60% of the total chip area in terms of layout area on the chip, polycrystalline resistors are used for all the resistance elements, especially in the internal logic circuit section. The contrast between Figures 1 and 2 shows that the number of resistor elements used is on the order of 2,000 to 3,000, and the effect of reducing the chip area achieved by using polycrystalline resistors is clear from the contrast between Figures 1 and 2. As shown, it is very large. In particular, the power consumption per unit logic area in the internal logic circuit section is very small, and therefore the power consumption in the resistance element is small, so even with a polycrystalline resistor with poor heat dissipation effect, the amount of heat generated per unit area of the resistance element body is small. The area required for each resistor element can be made small even after keeping the polycrystalline resistor element sufficiently small. There is. Also, since the internal logic circuit output is driven by a circuit within the same chip,
Even polycrystalline resistors, which have larger manufacturing variations than single-crystalline resistors, can provide a sufficient noise margin, and the drawbacks of polycrystalline resistors do not pose any problems when used in internal logic circuits. .

一方、全チツプ面積の約１割を占める、出力論
理回路部に於ては第４図に示すようにチツプ出力
端子電位の発生に寄与する、コレクタロード抵抗
３０１′，３０２′及びエミツタ抵抗３０３′に単
結晶抵抗すなわち基板に形成された拡散抵抗が用
いられている。ここではトランジスタQ′₃のベー
スに出力論理回路基準電圧V_ref２が与えられこの
トランジスタのコレクタから外部出力端子OVT
が引き出されている。この二種類の抵抗について
は、内部論理回路部に比較して単位論理回路当り
の消費電力が約20倍も大きく、抵抗素子での消費
電力もそれと同じ程度に大きいことと、チツプ外
回路との電気的接合を図るために設けられた出力
電位の規格値を満足させる上で、これらの抵抗に
は可能な限りの抵抗値精度が要求される、という
こととの２点により、多結晶抵抗を用いること
は、むしろ不利である。 On the other hand, in the output logic circuit section, which occupies about 10% of the total chip area, as shown in FIG. A single-crystal resistor, that is, a diffused resistor formed in a substrate, is used. Here, the output logic circuit reference voltage V _ref 2 is applied to the base of the transistor Q' ₃ , and the external output terminal OVT is applied from the collector of this transistor.
is being brought out. Regarding these two types of resistors, the power consumption per unit logic circuit is approximately 20 times greater than that of the internal logic circuit, and the power consumption of the resistor element is also approximately the same. The use of polycrystalline resistors is based on the following two points: in order to satisfy the standard value of output potential established for electrical connection, these resistors are required to have as much resistance value accuracy as possible. Using it is rather disadvantageous.

実際、放熱効果を同等にとるべく多結晶抵抗で
これら二種の抵抗を設計すると、単結晶抵抗に依
る場合より多くのレイアウト上スペースを要し、
素子集積度をあげるという多結晶抵抗の利点は全
く生かせない。 In fact, designing these two types of resistors using polycrystalline resistors in order to achieve the same heat dissipation effect requires more layout space than when using single-crystalline resistors.
The advantage of polycrystalline resistors in increasing device integration cannot be utilized at all.

尚、出力論理回路部に於ては、他に発振防止の
ため、トランジスタ、ベース入力抵抗３０４′が
使用されているが、これは必要抵抗値精度に、十
分な余裕があり、かつ、消費電力は微小であるた
め、多結晶抵抗が用いられており、単結晶抵抗を
仮に用いたとした場合に比して、付加容量が削減
されている分だけ効果を発揮している。 In addition, in the output logic circuit section, a transistor and base input resistor 304' are also used to prevent oscillation, but this has sufficient margin for the required resistance accuracy and has low power consumption. Since the resistor is minute, a polycrystalline resistor is used, and compared to a case where a single crystal resistor is used, it is more effective because the additional capacitance is reduced.

尚、全回路構成の分類のうち、残る内部論理回
路用、出力論理回路用、各定電圧発生回路部に於
ては、各論理回路内の抵抗値と相対的にバランス
していなければならないという要請を受けている
部分については、それに従つて同一種の抵抗で設
計されており、内部論理回路用定電圧発生回路部
では、全てが多結晶抵抗にて、出力論理回路用定
電圧発生回路では、上記要請に従う部分のみに単
結晶抵抗が用いられ、それ以外は多結晶抵抗にて
作成されている。 Of all the circuit configuration classifications, the remaining internal logic circuits, output logic circuits, and constant voltage generation circuits must be balanced relative to the resistance values within each logic circuit. The requested parts are designed with the same type of resistor accordingly, with the constant voltage generation circuit for the internal logic circuit using polycrystalline resistors, and the constant voltage generation circuit for the output logic circuit using only polycrystalline resistors. , single crystal resistors are used only in the parts that meet the above requirements, and the rest are made of polycrystalline resistors.

さて、上に述べたチツプ面積削減の効果と伴
に、特に実施例の如く、マスタースライス方式で
ある場合には、異なる論理機能を有するチツプを
設計する場合（以下、品種設計と略記する）、内
部論理回路部に全面多結晶抵抗を用いることで、
レイアウト設計が非常に平易化される。すなわ
ち、マスタースライス方式では通常少くともトラ
ンジスタの配置は、品種設計の多様性に関わりな
く、共通パタンとして設計されるが、これに加え
て単結晶抵抗は、トランジスタ形成の同一工程で
形成される部分を含むため、単結晶抵抗のみによ
るマスタースライス方式のチツプ設計を行う場合
には、トランジスタ配置位置のみならず、抵抗素
子配置位置まで共通パタンにせざるを得ず、その
結果品種設計の段階では、トランジスタ位置だけ
でなく抵抗素子位置の制約を受けることになるの
に比較して、多結晶抵抗では、多結晶抵抗形成の
工程をマスタースライス工程から容易に除外する
ことができて抵抗素子配置位置の自由度は格段に
増加する。実際、品種設計に際しての大半の労力
は、内部論理回路部の設計に注がれるので、内部
論理回路部に多結晶抵抗を用いることのレイアウ
ト設計工数削減の効果は明白である。 Now, in addition to the above-mentioned effect of chip area reduction, especially when using the master slice method as in the embodiment, when designing chips with different logical functions (hereinafter abbreviated as product design), By using full polycrystalline resistors in the internal logic circuit section,
Layout design is greatly simplified. In other words, in the master slicing method, at least the transistor layout is usually designed as a common pattern regardless of the variety of product designs. Therefore, when designing a master slice chip using only single-crystal resistors, it is necessary to use a common pattern not only for transistor placement positions but also for resistor element placement positions.As a result, at the product product design stage, transistor In contrast, with polycrystalline resistors, the process of forming polycrystalline resistors can be easily excluded from the master slicing process, allowing freedom in the location of resistor elements. degree increases significantly. In fact, since most of the effort in product product design is spent on designing the internal logic circuit section, the effect of using polycrystalline resistors in the internal logic circuit section in reducing layout design man-hours is obvious.

以上、実施例を基に、本考案の効果を述べた
が、さらに一般的に大規模論理集積回路に於て
は、大規模化されればされるだけ、内部論理回路
部の単位論理回路当り消費電力は小さくおさえな
ければならない傾向にあり、一方、出力論理回路
部では、チツプ外部の回路を駆動しなければなら
ないため、消費電力を大きく減ずることは難かし
いといわれている。 The effects of the present invention have been described above based on embodiments, but in general, in large-scale logic integrated circuits, the larger the scale, the more There is a tendency for power consumption to be kept low, but on the other hand, it is said that it is difficult to significantly reduce power consumption in the output logic circuit section because it is necessary to drive circuits outside the chip.

本考案によれば、このような傾向にある中で特
に消費電力の小さい回路のチツプ内で占める面積
が消費電力の大きい回路のそれに比して大きけれ
ば大きいだけチツプ面積縮少の効果は大きくなる
ことは、以上に述べた各点から明白である。さら
に、大規模化されればされるだけレイアウト設計
を容易化しなければならず、そのために、設計上
取扱いの容易な多結晶抵抗を多く使用することは
至つて有効である。 According to the present invention, in light of this trend, the effect of reducing the chip area becomes greater as the area occupied within the chip by circuits with low power consumption is larger than that of circuits with high power consumption. This is clear from the points stated above. Furthermore, the larger the scale, the easier the layout design becomes, and for this reason, it is very effective to use a large number of polycrystalline resistors that are easy to handle.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、単結晶抵抗を用いた場合のトランジ
スタ端子との結線パタン図、第２図は、第１図単
結晶抵抗と全く同じ大きさの多結晶抵抗を用いた
場合の、第１図に示したと同一結線パタン図、第
３図は本考案実施例に於る内部回路の代表例を示
す回路図である。第４図は本考案実施例の出力回
路の一例を示す回路図である。 Q₁〜Q₄，Q′₁〜Q′₄……トランジスタ、３０１
〜３０３，３０１′〜３０３′……抵抗、１０１…
…拡散抵抗、２０４……単結晶シリコン抵抗。 Figure 1 is a diagram of the connection pattern with the transistor terminal when a single crystal resistor is used, and Figure 2 is a diagram of the connection pattern with the transistor terminal when a single crystal resistor is used. FIG. 3 is a circuit diagram showing a typical example of the internal circuit in the embodiment of the present invention. FIG. 4 is a circuit diagram showing an example of an output circuit according to an embodiment of the present invention. Q ₁ to Q ₄ , Q' ₁ to Q' ₄ ...transistor, 301
~303,301'~303'...Resistance, 101...
...Diffused resistance, 204...Single crystal silicon resistance.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 半導体基板に出力段回路とその前段回路とを含
む電気回路が形成された半導体装置に於いて、前
記出力段回路中のトランジスタのエミツタおよび
コレクタに接続された抵抗は前記半導体基板中に
形成された拡散抵抗で構成されており、前記前段
回路中の抵抗は前記半導体基板の上に形成された
多結晶半導体の抵抗で構成されていることを特徴
とする半導体装置。 In a semiconductor device in which an electric circuit including an output stage circuit and a preceding stage circuit is formed on a semiconductor substrate, a resistor connected to an emitter and a collector of a transistor in the output stage circuit is formed in the semiconductor substrate. 1. A semiconductor device comprising a diffused resistor, wherein the resistor in the pre-stage circuit is comprised of a polycrystalline semiconductor resistor formed on the semiconductor substrate.