JPH024018A - Phase locked loop circuit - Google Patents

Abstract

PURPOSE:To initially match the phase of a frequency synthesizer and to pull in a frequency at high-speed by supplying reset signals to a phase comparator input terminal and a condition holding terminal at the time of activating. CONSTITUTION:A reset signal PS is supplied to the inputs of respective gates of input gates 10 and 11 and condition holding gates 12 and 13 of a phase comparator. When an activating signal PS signal is made into '0' level, the outputs of respective gates 10, 11, 12 and 13 are compulsorily made into one output. Since the input signals of condition holding gates 14 and 15 are also decided at '1' level, the outputs are decided to '0' level. As a result, while the PS signal is in a '0' level condition, oRoV outputs are both determined at '0' level. Thereafter, by making the PS signal into 1 level, the oR and oV outputs are made into ordinary actions of the phase comparator decided by the states of an FR and an FV.

Description

【発明の詳細な説明】 産業上の、ｔｌ」用分野 本発明は、周波数シンセサイザ、位相同期回路２器等に
利用される位相同期回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a phase synchronized circuit used in a frequency synthesizer, two phase synchronized circuits, and the like.

従来の技術 位相同期回路は、周波数シンセサイザをはじめ各種機器
・装置に広く利用されている。高周波回路においては、
電圧制御発振器（ＶＣＯ）　、分周器、基貼発振器、位
相比較器、ループフィルタ（低域通過フィルタ）で構成
される。2. Description of the Related Art Phase-locked circuits are widely used in various devices and devices including frequency synthesizers. In high frequency circuits,
It consists of a voltage controlled oscillator (VCO), frequency divider, base oscillator, phase comparator, and loop filter (low-pass filter).

第２図にそれらの構成を示す。第２図において、１は電
圧制御発振器（ＶＣＯ）　、２は面周波出力端子、３は
電圧制御発振器１の出力を分周する分周器、４は位相比
較器（ＰＤ）である。５は基塾発振器（通常／１１□４
度補償水晶発乃〈器（Ｔ（、”ＸＯ）が用いられる）で
、その出力を分周器６で分周して位相比較器４に入力す
る。位相比較器４は分周器３の出力（ＦＶ）　、分周器
６の出力（Ｆ　Ｒ）の２つの出力位相を検出して、その
出力をループフィルタ７を通して高域成分を除去して電
圧制御発振器１に帰還する。Figure 2 shows their configuration. In FIG. 2, 1 is a voltage controlled oscillator (VCO), 2 is a surface frequency output terminal, 3 is a frequency divider that divides the output of the voltage controlled oscillator 1, and 4 is a phase comparator (PD). 5 is the basic school oscillator (normal/11□4
The output of the frequency compensating crystal oscillator (T(,"XO) is used) is divided by the frequency divider 6 and inputted to the phase comparator 4. The two output phases of the output (FV) and the output (FR) of the frequency divider 6 are detected, and the output is passed through a loop filter 7 to remove high frequency components and fed back to the voltage controlled oscillator 1.

次に、上記構成図中の位相比較器４の従来の回路図を第
３図に示す。位相比較器の役割は、各論理回路３１〜４
２により、２周波の入力の位相あるいは周波数差を検出
し、それを位相の進みや遅れあるいは周波数の高低を弁
別し出力するものである。Next, a conventional circuit diagram of the phase comparator 4 in the above configuration diagram is shown in FIG. The role of the phase comparator is for each logic circuit 31 to 4.
2 detects the phase or frequency difference between two input frequencies, distinguishes phase lead or lag, or high or low frequency, and outputs it.

第３図に示す位相比較器のタイミングチャートを第４図
に示す。ＦＶがＦＲより位相が進んでいる時は、φＶＫ
″１”出力、φＲＩｄ”０”出力となり、逆にＦＲがＦ
Ｖより位相が進んでいる時は、φＲに”１″出力、φＶ
は”０″出力となる。まだ位相が完全に一致した時は、
φＶ、φＲとも０”レベルの状態にある。FIG. 4 shows a timing chart of the phase comparator shown in FIG. 3. When FV is ahead of FR in phase, φVK
“1” output, φRId “0” output, conversely FR becomes F
When the phase is ahead of V, output “1” to φR, φV
outputs "0". When the phases still match perfectly,
Both φV and φR are at 0'' level.

発明が解決しようとする課題 従来の位相比較器を用いた位相同期回路では、起動時Ｋ
ＦＲ，ＦＶの入力が不確定であり初期状態が決まらず、
従ってφＲ１φＶの出力も不確定となるだめ、ループが
安定するまでの時間（引き込み時間）が長くなる。そこ
で、起動時に位相比較器入力の２周波の位相を強制的に
あわせてから位相同期回路を形成するという初期位相整
合回路が考えられている。この回路は、起動時にＦＶが
Ｆ’Ｈの位相より進んでいる時は、その時間φＶ信号に
より電圧制御発振器側の位相比較器入力を止める。捷た
逆ＫＦＲがＦＶの位■」より進んでいる時は、その時間
φＲ倍信号より基部発振器側の位相比較器入力を止める
ことで初期位相をあわせるものである。Problems to be Solved by the Invention In a phase-locked circuit using a conventional phase comparator, K
The inputs of FR and FV are uncertain and the initial state cannot be determined.
Therefore, the output of φR1φV also becomes uncertain, and the time it takes for the loop to stabilize (the pull-in time) becomes longer. Therefore, an initial phase matching circuit has been proposed in which the phases of the two frequencies input to the phase comparator are forcibly matched at startup, and then a phase synchronization circuit is formed. In this circuit, when FV is ahead of the phase of F'H at startup, the input to the phase comparator on the voltage controlled oscillator side is stopped by the φV signal for that time. When the shunted inverse KFR is ahead of the FV order, the initial phase is adjusted by stopping the phase comparator input on the base oscillator side from the time φR multiplied signal.

（−かし、従来の位相比較器動作では起動時の初期状態
が決定しないため、初期位相整合を行なえないという課
題があった。(-However, in the conventional phase comparator operation, the initial state at startup is not determined, so there is a problem that initial phase matching cannot be performed.

本発明は以上の課題を解決するもので、起動待位相比較
器に初期位相整合機能をもたせるものである。The present invention solves the above problems by providing an initial phase matching function to a startup phase comparator.

課題を解決するだめの手段 」二記目的を達成するため、本発明の技術的解決手段は
、起動時に位相比較器入力端子および状態保持端子にリ
セット信号を与えたものである。Means for Solving the Problems In order to achieve the second object, the technical solution of the present invention is to apply a reset signal to the phase comparator input terminal and the state holding terminal at startup.

作　　　　用 本発明は、起動時に位相比較器にリセット信号を与え、
強制的に初期状態を決定し７、各分周器の出力を確定さ
せることで初期位■−１整合を行なうものである。Function The present invention provides a reset signal to the phase comparator at startup,
By forcibly determining the initial state 7 and determining the output of each frequency divider, the initial position (1)-1 matching is performed.

実施例 以下、第１［セ〕を参照しながら本発明の一実頂例につ
いて説明する。EXAMPLE Hereinafter, one embodiment of the present invention will be described with reference to the first [C].

第１図に示すタイミングのリセット信号（ＰＳ）を位相
比較器の入力ゲート１０，１１、状態保持ゲー１−１２
．１３の各ケートの人力に加える。起動代ＰＳ信号が０
”レベルとなると、１０，１１゜１２．１３の各ゲート
の出力は強制的に１１１１１出力となる。また状態保持
ゲー）１．４．１５の入力信号も”１′”１／ベルと決
まるだめ、出力はｎｏｎレベルと決定される。その結果
、ＰＳ信号が“０″レベル状態の間、φＲ２φＶ出力と
も“０″レベルと確定することになる。The reset signal (PS) with the timing shown in FIG.
．． Add to the manpower of each of the 13 Kates. Start-up PS signal is 0
When it comes to "level," the output of each gate at 10, 11° and 12.13 is forced to be 11111 output.Also, the input signal of state holding game) 1.4.15 is also determined as "1'" 1/bell. , the outputs are determined to be at the non-level.As a result, while the PS signal is in the "0" level state, both the φR2φV outputs are determined to be at the "0" level.

その後ＰＳ信号を゛１′°レベルとすることで、φＲ２
φＶ出力はＦＲ，ＦＶの状態により決定される通常の位
相比較器の動作となる。After that, by setting the PS signal to the level '1', φR2
The φV output operates as a normal phase comparator determined by the states of FR and FV.

Ｊす、上の様に、起動時に位相比較器入力端子および状
態保持端子にリセット信号ヲ与えることで初期状態を決
定し、φＲ１φ■出力φＶ定させることにより、初期位
相整合を実現できる。As above, initial phase matching can be achieved by determining the initial state by applying a reset signal to the phase comparator input terminal and state holding terminal at startup, and by determining φR1φ■output φV.

発明の効果 り、上の様に本発明は、位相比較器の入力端子および状
態保持端子にリセット信号を与えるという単純な回路構
成で、周波数シンセサイザの初期位相整合を行ない、周
波数高速引き込みを実現するものであり、低消費電力の
要求される無線機器の周波数シンセサイザ、ＰＬＬ型変
調器を容易に実現し、その効果は極めて大きい。Effects of the Invention As described above, the present invention achieves high-speed frequency pull-in by performing initial phase matching of the frequency synthesizer with a simple circuit configuration of applying a reset signal to the input terminal and state holding terminal of the phase comparator. This makes it easy to realize frequency synthesizers and PLL type modulators for wireless equipment that require low power consumption, and its effects are extremely large.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例における位相同期回路の要部
である位相比較器の回路図、第２図は従来の位相同期回
路の回路図、第３図は同位相同期回路の要部である位相
比較器の回路図、第４図は同位相比較器のタイミングチ
ャートである。 １・・・電圧制御発振器、２・・・高周波出力端子、３
゜６・・・分周器、４・・・位相比較器、５・・・基準
発振器、７・・・ループフィルタ、１０．１１・・・入
力ゲート、１２．１３，１４．１５・・・状態保持ゲー
ト。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第 図 Ｂ勤 纂３図 第 図 第 図Fig. 1 is a circuit diagram of a phase comparator which is a main part of a phase-locked circuit according to an embodiment of the present invention, Fig. 2 is a circuit diagram of a conventional phase-locked circuit, and Fig. 3 is a main part of a phase-locked circuit. FIG. 4 is a circuit diagram of the same phase comparator, and FIG. 4 is a timing chart of the same phase comparator. 1... Voltage controlled oscillator, 2... High frequency output terminal, 3
゜6... Frequency divider, 4... Phase comparator, 5... Reference oscillator, 7... Loop filter, 10.11... Input gate, 12.13, 14.15... state retention gate. Name of agent Patent attorney Toshio Nakao and one other person Figure B Work history Figure 3 Figure Figure

Claims (1)

【特許請求の範囲】[Claims] 電圧制御発振器の出力を分周する第１の分周器と、基準
発振器の出力を分周する第２の分周器と、前記第１、第
２の分周器の出力位相を検出する位相比較器と、前記位
相比較器の出力の高域成分を除去して前記電圧制御発振
器に帰環するループフィルタとを具備し、前記位相比較
器の入力ゲートおよび状態保持ゲートにリセット信号を
入力するように構成したことを特徴とする位相同期回路
。A first frequency divider that divides the output of the voltage controlled oscillator, a second frequency divider that divides the output of the reference oscillator, and a phase that detects the output phase of the first and second frequency dividers. It comprises a comparator and a loop filter that removes high frequency components of the output of the phase comparator and loops it back to the voltage controlled oscillator, and inputs a reset signal to the input gate and state holding gate of the phase comparator. A phase-locked circuit characterized in that it is configured as follows.