JPH0238484Y2 - - Google Patents
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- JPH0238484Y2 JPH0238484Y2 JP17260983U JP17260983U JPH0238484Y2 JP H0238484 Y2 JPH0238484 Y2 JP H0238484Y2 JP 17260983 U JP17260983 U JP 17260983U JP 17260983 U JP17260983 U JP 17260983U JP H0238484 Y2 JPH0238484 Y2 JP H0238484Y2
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Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、電流ミラー回路に関するもので、特
に入力電流に精度良く対応する出力電流を得るこ
との出来る電流ミラー回路に関する。[Detailed Description of the Invention] (A) Field of Industrial Application The present invention relates to a current mirror circuit, and particularly to a current mirror circuit that can obtain an output current that corresponds to an input current with high precision.
(ロ) 従来技術
基本的な電流ミラー回路としては、第1図に示
す如きものがある。第1図の電流ミラー回路は、
ダイオード接続された第1トランジスタ1と、該
第1トランジスタ1とベース及びエミツタが共通
接続された第2トランジスタ2とから成り、前記
第1トランジスタ1のコレクタに接続された入力
電流源3に流れる電流に等しい電流を、第2トラ
ンジスタ2のコレクタから負荷抵抗4に供給する
ものである。しかして、第1図の場合、入力電流
源3に流れる電流をIin、負荷に流れる出力電流
をI0、第1及び第2トランジスタ1及び2の電流
増幅率βをβ≫2とすれば、前記出力電流I0は、
I0≒(1−2/β)Iin …(1)
となる。第(1)式から明らかな如く、第1図の電流
反転回路においては、第1及び第2トランジスタ
1及び2のベース電流の為、入力電流Iinと出力
電流I0との間に2/βIinの不整合が生じ、この不整
合は、前記βが小となればなるほど大となり好ま
しくなかつた。(b) Prior Art A basic current mirror circuit is shown in FIG. The current mirror circuit in Figure 1 is
A current flows through an input current source 3 connected to the collector of the first transistor 1, consisting of a diode-connected first transistor 1 and a second transistor 2 whose base and emitter are commonly connected to the first transistor 1. , is supplied from the collector of the second transistor 2 to the load resistor 4. Therefore, in the case of FIG. 1, if the current flowing to the input current source 3 is Iin, the output current flowing to the load is I0 , and the current amplification factor β of the first and second transistors 1 and 2 is β≫2, then The output current I 0 is I 0 ≈(1-2/β)Iin (1). As is clear from equation (1), in the current inverting circuit shown in FIG . A mismatch occurs, and this mismatch becomes larger as β becomes smaller, which is not preferable.
第2図は、第1図の電流ミラー回路の不整合を
改善することを目的に考えられた電流ミラー回路
である。第2図の場合、第1及び第2トランジス
タ1及び2のベース電流の悪影響を防止する為、
エミツタが第1トランジスタ1のベースに、ベー
スが前記第1トランジスタ1のコレクタに接続さ
れた第3トランジスタ5が配置されており、その
結果、入力電流源3に流れる電流をIin、負荷抵
抗4に流れる電流をI0、第1乃至第3トランジス
タ1乃至5の電流増幅率をβとすれば、前記出力
電流I0は、
I0≒(1−2/β2)Iin …(2)
となる。従つて、第2図の場合、入力電流Iinと
出力電流I0との不整合は、2/β2Iinとなり、第1図
に比べ1/βに改善される。 FIG. 2 shows a current mirror circuit designed to improve the mismatch of the current mirror circuit shown in FIG. In the case of FIG. 2, in order to prevent the adverse effects of the base currents of the first and second transistors 1 and 2,
A third transistor 5 is arranged whose emitter is connected to the base of the first transistor 1 and whose base is connected to the collector of the first transistor 1. As a result, the current flowing to the input current source 3 is transferred to Iin and to the load resistor 4. If the flowing current is I 0 and the current amplification factor of the first to third transistors 1 to 5 is β, the output current I 0 becomes I 0 ≒ (1-2/β 2 )Iin (2) . Therefore, in the case of FIG. 2, the mismatch between the input current Iin and the output current I 0 is 2/β 2 Iin, which is improved to 1/β compared to FIG. 1.
第2図の電流ミラー回路は、上述の如く整合度
が改善されているので多用されている。しかしな
がら、前記電流ミラー回路を信号伝送路に使用す
る場合は、1/β程度の整合度の改善では、信号が
歪んだり、周波数特性が悪化するという欠点があ
つた。また、整合度を改善し過ぎると、回路設計
に依つては、発振を生じる危険があり、これらの
点を考慮すれば、適切なる改善度を有する電流ミ
ラー回路が属望されていた。 The current mirror circuit shown in FIG. 2 is widely used because of its improved matching as described above. However, when the current mirror circuit is used in a signal transmission path, improving the degree of matching by about 1/β has the disadvantage that the signal is distorted and the frequency characteristics are deteriorated. Further, if the degree of matching is improved too much, there is a risk of oscillation depending on the circuit design. Taking these points into consideration, a current mirror circuit having an appropriate degree of improvement has been desired.
(ハ) 考案の目的
本考案は、上述の点に鑑み成されたもので、入
力電流に対して精度良く対応する出力電流を得る
ことが出来、しかも前記入力電流と出力電流との
整合関係を簡単に調整し得る電流反転回路を提供
せんとするものである。(c) Purpose of the invention The present invention was developed in view of the above points, and it is possible to obtain an output current that accurately corresponds to the input current, and also to maintain a matching relationship between the input current and the output current. It is an object of the present invention to provide a current reversal circuit that can be easily adjusted.
(ニ) 考案の構成
本考案に係る電流反転回路は、ベース及びエミ
ツタが共通接続された第1及び第2トランジスタ
と、該第1及び第2トランジスタのベース電流路
を形成する第3トランジスタと、該第3トランジ
スタのエミツタ・コレクタ路と直列接続されるエ
ミツタ・コレクタ路を有するダイオード接続され
た第4トランジスタと、該第4トランジスタとベ
ース及びエミツタが共通接続され、エミツタ・コ
レクタ路が前記第1及び第2トランジスタの共通
ベースとアースとの間に接続された第5トランジ
スタとによつて構成される。(d) Configuration of the invention The current inversion circuit according to the invention includes first and second transistors whose bases and emitters are commonly connected, and a third transistor forming a base current path of the first and second transistors. a diode-connected fourth transistor having an emitter-collector path connected in series with the emitter-collector path of the third transistor; a base and an emitter of the fourth transistor are commonly connected; and a fifth transistor connected between the common base of the second transistor and ground.
(ホ) 実施例
第3図は、本考案の一実施例を示す回路図で、
6及び7はベース及びエミツタが共通接続された
PNP型の第1及び第2トランジスタ、8は該第
1及び第2トランジスタ6及び7の共通ベースに
エミツタが、前記第1トランジスタ6のコレクタ
にベースがそれぞれ接続されたPNP型の第3ト
ランジスタ、9は該第3トランジスタ8のコレク
タにコレクタが、アースにエミツタがそれぞれ接
続されるとともに、ベースが自己のコレクタに接
続されてダイオード接続と成されたNPN型の第
4トランジスタ、10はベース及びエミツタが前
記第4トランジスタ9のベース及びエミツタと共
通接続され、コレクタが前記第1及び第2トラン
ジスタ6及び7の共通ベースに接続された第5ト
ランジスタ、11は前記第1トランジスタ6のコ
レクタに接続された入力電流源、及び12は前記
第2トランジスタ7のコレクタに接続された負荷
抵抗である。(e) Embodiment Figure 3 is a circuit diagram showing an embodiment of the present invention.
6 and 7 have the base and emitter commonly connected
PNP-type first and second transistors; 8 is a third PNP-type transistor whose emitter is connected to the common base of the first and second transistors 6 and 7; and whose base is connected to the collector of the first transistor 6; 9 is a fourth NPN type transistor whose collector is connected to the collector of the third transistor 8 and whose emitter is connected to the ground, and whose base is connected to its own collector to form a diode connection; 10 is a base and emitter connection; a fifth transistor whose collector is commonly connected to the base and emitter of the fourth transistor 9 and whose collector is connected to the common base of the first and second transistors 6 and 7; 11 is connected to the collector of the first transistor 6; and a load resistor 12 connected to the collector of the second transistor 7.
いま、入力電流源11に流れる電流をIin,
PNP型の第1、第2及び第3トランジスタ6,
7及び8の電流増幅率をβ1,NPN型の第4及び
第5トランジスタ9及び10の電流増幅率をβ2と
すれば、第3トランジスタ8のエミツタ電流I1と
第5トランジスタ10のコレクタ電流I4との関係
は、
I1+I4=2IB …(3)
(ただし、IBは第1及び第2トランジスタ
6及び7のベース電流)
となり、前記第3トランジスタ8のコレクタ電流
I3と前記第5トランジスタ10のコレクタ電流I4
との関係は、
I4=β2/β2+2I3 …(4)
となる。また、前記第3トランジスタ8のベース
電流をI2とすれば、
I1=I2+I3 …(5)
となり、前記第3トランジスタ8のベース電流I2
とコレクタ電流I3との関係は、
I3=β1I2 …(6)
となる。そして、前記(3)乃至(6)式から第3トラン
ジスタ8のベース電流I2を求めると、
I2=2(β2+2)/2β2β1+β2+2β1+2IB …(7)
となり、入力電流源11に流れる電流Iinは、
Iin=B1IB+I2=2β2β1 2+β2β1+2β1 2+2β1+2
β2+4/2β2β1+β2+2β1+2IB…(8)
となる。従つて、前記入力電流源11に流れる電
流Iinと、負荷抵抗12に流れる電流I0との関係
は、
I0=B1IB≒(1−1/β1 2)Iin …(9)
となる。第(2)式と第(9)式とを比較すれば明らかな
如く、第3図の回路構成とすれば、第2図の回路
に比べ、整合度が6dB改善されることになり、よ
り精度の良い出力電流を得ることが出来る。 Now, the current flowing through the input current source 11 is Iin,
PNP type first, second and third transistors 6;
If the current amplification factors of the transistors 7 and 8 are β 1 and the current amplification factors of the fourth and fifth NPN transistors 9 and 10 are β 2 , then the emitter current I 1 of the third transistor 8 and the collector current of the fifth transistor 10 are The relationship with the current I 4 is I 1 + I 4 = 2I B (3) (where I B is the base current of the first and second transistors 6 and 7), and the collector current of the third transistor 8
I 3 and the collector current I 4 of the fifth transistor 10
The relationship with is I 4 =β 2 /β 2 +2I 3 (4). Further, if the base current of the third transistor 8 is I 2 , then I 1 =I 2 +I 3 (5), and the base current of the third transistor 8 I 2
The relationship between I 3 and collector current I 3 is as follows: I 3 =β 1 I 2 (6). Then, when the base current I 2 of the third transistor 8 is determined from the above equations (3) to (6), I 2 =2(β 2 +2)/2β 2 β 1 +β 2 +2β 1 +2I B …(7) , the current Iin flowing through the input current source 11 is: Iin=B 1 I B +I 2 =2β 2 β 1 2 +β 2 β 1 +2β 1 2 +2β 1 +2
β 2 +4/2β 2 β 1 +β 2 +2β 1 +2I B …(8). Therefore, the relationship between the current Iin flowing through the input current source 11 and the current I 0 flowing through the load resistor 12 is as follows: I 0 =B 1 I B ≒ (1-1/β 1 2 )Iin (9) Become. As is clear from comparing Equation (2) and Equation (9), the circuit configuration shown in Fig. 3 improves the matching by 6 dB compared to the circuit shown in Fig. 2. Accurate output current can be obtained.
また、第3図の回路構成とすれば、第4及び第
5トランジスタ9及び10のミラー比を変更する
だけで、簡単に精度を更に向上させることが出来
る。例えば第4及び第5トランジスタ9及び10
のエミツタ面積比を所定値nに設定するか、前記
第4及び第5トランジスタ9及び10のエミツタ
にそれぞれ抵抗を接続し、その比を所定値nに設
定することにより、第3トランジスタ8のコレク
タ電流I3と第5トランジスタ10のコレクタ電流
I4との関係を、I4=nI3に設定し、第(3)乃至(7)式と
同様の計算を行なえば、入力電流源11に流れる
電流Iinと負荷抵抗12に流れる電流I0との関係
は、
I0={1−2/(n+1)β1 2}Iin …(10)
となり、前記第4及び第5トランジスタ9及び1
0のミラー比nに応じた整合度を得ることが出来
る。ちなみに、n=1とした場合には、第2図に
比べ、第(9)式に示す如く6dBの改善となり、n=
10とすれば、第2図に比べ11倍(約20dB)の改
善を行うことが出来る。 Further, with the circuit configuration shown in FIG. 3, the accuracy can be easily further improved by simply changing the mirror ratios of the fourth and fifth transistors 9 and 10. For example, the fourth and fifth transistors 9 and 10
By setting the emitter area ratio of the third transistor 8 to a predetermined value n, or by connecting resistors to the emitters of the fourth and fifth transistors 9 and 10 and setting the ratio to a predetermined value n, the collector of the third transistor 8 Current I 3 and collector current of the fifth transistor 10
If the relationship with I 4 is set to I 4 = nI 3 and calculations similar to equations (3) to (7) are performed, the current Iin flowing to the input current source 11 and the current I 0 flowing to the load resistor 12 The relationship is I0 ={1-2/(n+1) β12 } Iin...(10)
It is possible to obtain a matching degree corresponding to a mirror ratio n of 0. By the way, when n = 1, compared to Fig. 2, there is an improvement of 6 dB as shown in equation (9), and n =
10, it is possible to achieve an improvement of 11 times (approximately 20 dB) compared to Fig. 2.
第4図は、本考案の別の実施例を示す回路図
で、第4及び第5トランジスタをPNP型のトラ
ンジスタで構成した点が第3図と異る。しかし
て、前記第4及び第5トランジスタをPNP型ト
ランジスタで構成する場合は、第4図図示の如
く、第4及び第5トランジスタ13及び14のエ
ミツタを第1及び第2トランジスタ6及び7の共
通ベースに接続し、前記第4トランジスタ13の
コレクタを第3トランジスタ8のエミツタに接続
するとともに、前記第5トランジスタ14のコレ
クタを接地すればよい。第4図における入力電流
源11に流れる電流Iinと負荷抵抗12に流れる
出力電流I0との関係は、第3図の場合と同様、第
(9)式の如くなり、第2図に比べ整合度を6dB改善
出来る。また、第4及び第5トランジスタ13及
び15のミラー比を変えれば、第(10)式の特性が得
られる。 FIG. 4 is a circuit diagram showing another embodiment of the present invention, which differs from FIG. 3 in that the fourth and fifth transistors are PNP type transistors. When the fourth and fifth transistors are constructed of PNP transistors, as shown in FIG. The collector of the fourth transistor 13 may be connected to the emitter of the third transistor 8, and the collector of the fifth transistor 14 may be grounded. The relationship between the current Iin flowing through the input current source 11 and the output current I0 flowing through the load resistor 12 in FIG. 4 is similar to that in FIG.
As shown in equation (9), the degree of matching can be improved by 6 dB compared to Fig. 2. Furthermore, by changing the mirror ratios of the fourth and fifth transistors 13 and 15, the characteristic expressed by equation (10) can be obtained.
(ヘ) 考案の効果
以上述べた如く、本考案に依れば、入力電流と
出力電流との間の整合度が優れた電流ミラー回路
を提供出来る。また、本考案に依れば、第4及び
第5トランジスタのミラー比を調整することによ
り簡単に入力電流と出力電流との間の整合度を調
節出来るので、使用場所に応じた適切な整合度を
得ることが出来、特に入力電流が変化する場合、
例えば信号路として用いる場合に好適である。(f) Effects of the invention As described above, according to the invention, a current mirror circuit with excellent matching between input current and output current can be provided. Further, according to the present invention, the degree of matching between the input current and the output current can be easily adjusted by adjusting the mirror ratio of the fourth and fifth transistors, so that the degree of matching can be adjusted appropriately depending on the place of use. can be obtained, especially when the input current changes,
For example, it is suitable for use as a signal path.
第1図及び第2図は、従来の電流ミラー回路を
示す回路図、第3図は本考案の一実施例を示す回
路図、及び第4図は本考案の別の実施例を示す回
路図である。
主な図番の説明、6……第11トランジスタ、7
……第2トランジスタ、8……第3トランジス
タ、9,13……第4トランジスタ、10,14
……第5トランジスタ、11……入力電流源。
1 and 2 are circuit diagrams showing a conventional current mirror circuit, FIG. 3 is a circuit diagram showing one embodiment of the present invention, and FIG. 4 is a circuit diagram showing another embodiment of the present invention. It is. Explanation of main figure numbers, 6...11th transistor, 7
...Second transistor, 8...Third transistor, 9,13...Fourth transistor, 10,14
...Fifth transistor, 11...Input current source.
Claims (1)
第2トランジスタと、該第1トランジスタのベー
スにエミツタが、前記第1トランジスタのコレク
タにベースがそれぞれ接続された第3トランジス
タと、前記第1トランジスタのコレクタに接続さ
れた入力電流源と、前記第3トランジスタのエミ
ツタ・コレクタ路に直列接続されたエミツタ・コ
レクタ路を有するダイオード接続された第4トラ
ンジスタと、前記第2トランジスタのベースとア
ースとの間にエミツタ・コレクタ路が接続され、
ベース及びエミツタが前記第4トランジスタと共
通接続された第5トランジスタとから成り、前記
入力電流源に流れる電流に対応する出力電流を前
記第2トランジスタのコレクタに得る様にしたこ
とを特徴とする電流ミラー回路。 first and second transistors whose bases and emitters are commonly connected; a third transistor whose emitters are connected to the base of the first transistor; and whose bases are connected to the collector of the first transistor; and a collector of the first transistor. a diode-connected fourth transistor having an emitter-collector path connected in series with the emitter-collector path of the third transistor, and between the base of the second transistor and ground; Emitsuta collector path is connected,
A current comprising a fifth transistor whose base and emitter are commonly connected to the fourth transistor, and an output current corresponding to the current flowing through the input current source is obtained at the collector of the second transistor. mirror circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17260983U JPS6079820U (en) | 1983-11-07 | 1983-11-07 | current mirror circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17260983U JPS6079820U (en) | 1983-11-07 | 1983-11-07 | current mirror circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6079820U JPS6079820U (en) | 1985-06-03 |
JPH0238484Y2 true JPH0238484Y2 (en) | 1990-10-17 |
Family
ID=30376217
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17260983U Granted JPS6079820U (en) | 1983-11-07 | 1983-11-07 | current mirror circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6079820U (en) |
-
1983
- 1983-11-07 JP JP17260983U patent/JPS6079820U/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6079820U (en) | 1985-06-03 |
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