JPH0237447A - Memory integrated circuit - Google Patents
Memory integrated circuitInfo
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- JPH0237447A JPH0237447A JP63185563A JP18556388A JPH0237447A JP H0237447 A JPH0237447 A JP H0237447A JP 63185563 A JP63185563 A JP 63185563A JP 18556388 A JP18556388 A JP 18556388A JP H0237447 A JPH0237447 A JP H0237447A
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、パリテイ・チェック機能を有するメモリ集
積回路く以下、メモリＩＣという。）に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory integrated circuit having a parity check function, hereinafter referred to as a memory IC. ).
特に、メモリＩＣの信頼性の向上に関するものである。In particular, it relates to improving the reliability of memory ICs.
［従来の技術］ 従来例の構成を第２図を参照しながら説明する。[Conventional technology] The configuration of a conventional example will be explained with reference to FIG.
第２図は、従来のメモリＩＣを示す配線図である。FIG. 2 is a wiring diagram showing a conventional memory IC.
第２図において、（１）はアドレス線、（２）は入力デ
ータ線、（３）はアドレス線（１〉及び入力データ線（
２）に接続されアドレスデコーダ、メモリセルアレイ等
から構成された４個のメモリＩＣ１（４）は入力データ
線（３）に接続されたパリティ発生器、（５）はアドレ
ス線（１）及びパリティ発生器（４）に接続されたパリ
ティ保持用メモリ、（６）は４個のメモリＩＣ（３）に
接続された出力データ線、（７）はパリティ保持用メモ
リ（５）及び出力データ線（６）に接続されたパリティ
検査器、（８）はこのパリティ検査器（７）に接続され
たパリティ信号線である。In Figure 2, (1) is an address line, (2) is an input data line, and (3) is an address line (1>) and an input data line (
2) is connected to four memory ICs 1 (4) consisting of an address decoder, a memory cell array, etc. is a parity generator connected to an input data line (3), and (5) is an address line (1) and a parity generator. (6) is the output data line connected to the four memory ICs (3), (7) is the parity holding memory (5) and the output data line (6) connected to the parity holding memory (4). ), and (8) is a parity signal line connected to this parity checker (7).
つぎに、上述した従来例の動作を説明する。Next, the operation of the above-mentioned conventional example will be explained.
入力データは、アドレス信号によって指定されるメモリ
■ｃ（３）の場所に入力データ線（２）を介して記憶さ
れる。The input data is stored via the input data line (2) at a location in the memory c (3) specified by the address signal.
このとき、同時に、パリティ発生器（４）は、入力デー
タのハイレベルの個数とパリティ・ビットのハイレベル
の個数との和が常に偶数（又は奇数）になるようにパリ
ティ・ビットを発生する。At the same time, the parity generator (4) generates parity bits such that the sum of the number of high level input data and the number of high level parity bits is always an even number (or an odd number).
つぎに、パリティ保持用メモリ（５）は、パリティ・ビ
ットの値をメモリＩＣ（３）に記憶された入力データと
対応する場所に記憶する。Next, the parity holding memory (5) stores the value of the parity bit in a location corresponding to the input data stored in the memory IC (3).
そして、パリティ検査器（７）は、メモリＩＣ（３）か
ら読み出された出力データと、パリティ保持用メモリ（
５）から読み出されたパリティ・ビットとのハイレベル
の個数の和が常に偶数（又は奇数）かを検査する。常に
偶数（又は奇数）でない場合には、パリティ信号線（８
）を介してパリティ・エラー信号を出力する。The parity checker (7) then uses the output data read from the memory IC (3) and the parity holding memory (
5) It is checked whether the sum of the number of high level bits and the parity bit read from 5) is always an even number (or an odd number). If the number is not always even (or odd), the parity signal line (8
) to output a parity error signal.
［発明が解決しようとする課題］
上述したような従来のメモリＩＣでは、パリテイ・チェ
ックを実行しようとすると、パリティ発生器、パリティ
保持用メモリ及びパリティ検査器のＩＣが必要であり、
回路が複雑になるという問題点があった。[Problems to be Solved by the Invention] In the conventional memory IC as described above, when attempting to perform a parity check, a parity generator, a parity holding memory, and a parity checker IC are required.
There was a problem that the circuit became complicated.
この発明は、上述した問題点を解決するためになされた
もので、パリティ発生用ＩＣ、パリティ保持用メモリＩ
Ｃ、パリティ検査用ＴＣ等の外付は回路を使用せずにパ
リテイ・チェックを実行できるメモリＩＣを得ることを
目的とする。This invention was made to solve the above-mentioned problems, and includes a parity generation IC, a parity holding memory I, and a parity generation IC.
The purpose of externally attaching a parity check TC, etc. is to obtain a memory IC that can perform a parity check without using a circuit.
［課題を解決するための手段］
この発明に係るメモリＩＣは、以下に述べるような手段
を内蔵したものである。[Means for Solving the Problems] A memory IC according to the present invention incorporates the following means.
（ｉ）、データを記憶するデータ記憶手段。(i) Data storage means for storing data.
（ｉｉ）、このデータ記憶手段に上記データを書き込む
ときにパリティを発生するパリティ発生手段。(ii) Parity generating means for generating parity when writing the data to this data storage means.
（ｉｉｉ ） 、上記パリティを保持するパリティ保持
手段。(iii) Parity holding means for holding the above parity.
（ｉｖ） 上記データ記憶手段から上記データを読み
出すときに上記パリティに基づいてパリティチエツクを
するパリティ検査手段。(iv) Parity check means for performing a parity check based on the parity when reading the data from the data storage means.
［作用］
この発明においては、メモリＩＣに内蔵されたパリティ
発生手段によって、データ記憶手段にデータを書き込む
ときにパリティが発生される。[Operation] In the present invention, parity is generated by the parity generation means built in the memory IC when writing data to the data storage means.
また、メモリＩＣに内蔵されたパリティ保持手段によっ
て、上記パリティが保持される。Further, the parity is held by a parity holding means built into the memory IC.
そして、メモリＩＣに内蔵されたパリティ検査手段によ
って、上記データ記憶手段から上記データを読み出すと
きに上記パリティに基づいてパリテイ・チェックがされ
る。A parity check means built in the memory IC performs a parity check based on the parity when reading the data from the data storage means.
「実施例］ 実施例の構成を第１図を参照しながら説明する。"Example] The configuration of the embodiment will be explained with reference to FIG.
第１図は、この発明の一実施例を示す配線図であり、（
１）、（２）、（６）及び（８）は上記従来装置のもの
と全く同一である。FIG. 1 is a wiring diagram showing an embodiment of the present invention.
1), (2), (6) and (8) are exactly the same as those of the conventional device.
第１図において、（３＾）は（４＾）、（５＾）、（７
＾）、くっ）及び（１０）から構成されたメモリＩＣで
ある。In Figure 1, (3^) is (4^), (5^), (7
This is a memory IC consisting of ^), ku), and (10).
ここで、（４＾）はパリティ発生手段であって、この実
施例では入力データＩＩ（２）に接続されたパリティ発
生回路、（５八）はパリティ保持手段であって、この実
施例ではパリティ発生回路（４Δ）及びアドレスデコー
ダ（９）に接続されたパリティ保持メモリ、（７＾）は
パリティ検査手段であって、この実施例ではパリティ保
持メモリ（５＾）及び出力データ線（６）に接続された
パリティ検査回路である。なお、パリティ信号線（８）
はパリティ検査回路（７八）の出力側に接続されている
。Here, (4^) is a parity generation means, which in this embodiment is a parity generation circuit connected to input data II (2), and (58) is a parity holding means, in this embodiment, a parity generation circuit is connected to the input data II (2). The parity holding memory (7^) connected to the generation circuit (4Δ) and the address decoder (9) is parity checking means, and in this embodiment, the parity holding memory (5^) and the output data line (6) are connected to the parity holding memory (5^) and the output data line (6). A connected parity check circuit. In addition, the parity signal line (8)
is connected to the output side of the parity check circuit (78).
また、（９）はアドレス線（１）に接続されたアドレス
デコーダ、（１０）は入力側がアドレスデコーダ（９）
及び入力データ線（２）に接続されかつ出力側が出力デ
ータ線（６）に接続されたデータ用メモリである。Also, (9) is an address decoder connected to the address line (1), and (10) is an address decoder (9) on the input side.
and a data memory connected to the input data line (2) and whose output side is connected to the output data line (6).
つぎに、上述した実施例の動作を説明する。Next, the operation of the above embodiment will be explained.
入力データは、アドレスデコーダ（９）によりアドレス
信号がデコードされたデータ用メモリ（１０）の場所に
入力データ線（２）を介して記憶される。The input data is stored via the input data line (2) at the location of the data memory (10) where the address signal was decoded by the address decoder (9).
このとき、同時に、パリティ発生回路〈４＾）は、入力
データのハイレベルの個数とパリティ ビットのハイレ
ベルの個数との和が常に偶数（又は奇数）になるように
パリティ・ビットを発生する。At the same time, the parity generation circuit <4^) generates parity bits so that the sum of the number of high level input data and the number of high level parity bits is always an even number (or an odd number).
つぎに、パリティ保持メモリ（５＾）は、パリティ・ビ
ットの値をデータ用メモリ（１０）に記憶された入力デ
ータと対応する場所に記憶する。Next, the parity holding memory (5^) stores the value of the parity bit in a location corresponding to the input data stored in the data memory (10).
そして、パリティ検査回路（７＾）は、データ用メモリ
（１０）から読み出された出力データと、パリティ保持
メモリ（５＾）から読み出されたパリティ・ビットとの
ハイレベルの個数の和が常に偶数（又は奇数）かを検査
し、パリティ・エラーの有無をパリティ信号線（８）を
介して外部回路に出力する。The parity check circuit (7^) then checks if the sum of the high level numbers of the output data read from the data memory (10) and the parity bits read from the parity holding memory (5^) is It always checks whether the number is even (or odd) and outputs the presence or absence of a parity error to an external circuit via a parity signal line (8).
なお、上記実施例ではアドレスデコーダをメモリＩＣの
内部に設けているが、少なくともその一部をメモリＩＣ
の外部に設けても同様の動作を期待できる。In the above embodiment, the address decoder is provided inside the memory IC, but at least a part of it is provided inside the memory IC.
A similar operation can be expected even if the device is installed outside the device.
［発明の効果コ
この発明は、以上説明したとおり、データを記憶するデ
ータ記憶手段と、このデータ記憶手段に上記データを書
き込むときにパリティを発生するパリティ発生手段と、
上記パリティを保持するパリティ保持手段と、上記デー
タ記憶手段から上記データを読み出すときに上記パリテ
ィに基づいてパリテイ・チェックをするパリティ検査手
段とを内蔵したので、パリテイ・チェックのための外付
は回路が不要になり、パリティ・ビットを考慮せずに回
路を組むことができ、またチップ数も削減でき、さらに
データの入出力を高速にできるという効果を奏する。[Effects of the Invention] As explained above, the present invention includes a data storage means for storing data, a parity generation means for generating parity when writing the data to the data storage means,
Since the parity holding means for holding the parity and the parity checking means for performing a parity check based on the parity when reading the data from the data storage means are built in, the external circuit for parity checking is required. This eliminates the need for parity bits, allows circuits to be assembled without considering parity bits, reduces the number of chips, and allows for faster data input/output.
第１図はこの発明の一実施例を示す配線図、第２図は従
来のメモリＩＣを示す配線図である。
図において、
（３＾）・・−メモリＩＣ（メモリ集積回路）、（４＾
） ・・ パリティ発生回路、
（５＾）・・・ パリティ保持メモリ、（７＾）・・・
パリティ検査回路である。
なお、各図中、同一符号は同一、又は相当部分を示す。
第 １ 図
第２図FIG. 1 is a wiring diagram showing an embodiment of the present invention, and FIG. 2 is a wiring diagram showing a conventional memory IC. In the figure, (3^)...-Memory IC (memory integrated circuit), (4^
)... Parity generation circuit, (5^)... Parity holding memory, (7^)...
This is a parity check circuit. In each figure, the same reference numerals indicate the same or equivalent parts. Figure 1 Figure 2
Claims (1)
に上記データを書き込むときにパリテを発生するパリテ
イ発生手段、上記パリテイを保持するパリテイ保持手段
、及び上記データ記憶手段から上記データを読み出すと
きに上記パリテイに基づいてパリテイ・チェックをする
パリテイ検査手段を内蔵したことを特徴とするメモリ集
積回路。a data storage means for storing data, a parity generation means for generating parity when writing the data to the data storage means, a parity holding means for holding the parity, and a parity generating means for generating the parity when reading the data from the data storage means. A memory integrated circuit characterized by having a built-in parity check means for performing a parity check based on.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185563A JPH0237447A (en) | 1988-07-27 | 1988-07-27 | Memory integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185563A JPH0237447A (en) | 1988-07-27 | 1988-07-27 | Memory integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237447A true JPH0237447A (en) | 1990-02-07 |
Family
ID=16173000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185563A Pending JPH0237447A (en) | 1988-07-27 | 1988-07-27 | Memory integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237447A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079811A (en) * | 2004-09-06 | 2006-03-23 | Samsung Electronics Co Ltd | Semiconductor memory device equipped with parity generator for error detection |
-
1988
- 1988-07-27 JP JP63185563A patent/JPH0237447A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079811A (en) * | 2004-09-06 | 2006-03-23 | Samsung Electronics Co Ltd | Semiconductor memory device equipped with parity generator for error detection |
| US7783941B2 (en) | 2004-09-06 | 2010-08-24 | Samsung Electronics Co., Ltd. | Memory devices with error detection using read/write comparisons |
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