JPH0237407A - 定電流回路 - Google Patents
定電流回路Info
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- JPH0237407A JPH0237407A JP18732888A JP18732888A JPH0237407A JP H0237407 A JPH0237407 A JP H0237407A JP 18732888 A JP18732888 A JP 18732888A JP 18732888 A JP18732888 A JP 18732888A JP H0237407 A JPH0237407 A JP H0237407A
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- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は定電流回路に関し、例えば、多数の定電流源か
らの電流値をデジタル値に応じて加算する等電流加算型
のＤ／Ａ変換器に適用するのに好適の定電流回路に関す
る。
らの電流値をデジタル値に応じて加算する等電流加算型
のＤ／Ａ変換器に適用するのに好適の定電流回路に関す
る。
［従来の技術］
従来、Ｄ／Ａ変換器は種々の形式のものが考えられてい
るが、半導体基板上に高精度のＤ／Ａ変換器を実現する
ためには、定電流源回路を多数使用して夫々の電流比精
度を高めるように構成するのが一般的である。
るが、半導体基板上に高精度のＤ／Ａ変換器を実現する
ためには、定電流源回路を多数使用して夫々の電流比精
度を高めるように構成するのが一般的である。
第５図はこの種のＤ／Ａ変換器の一方式である等電流加
算型Ｄ／Ａ変換器の構成を示している。
算型Ｄ／Ａ変換器の構成を示している。
このＤ／Ａ変換器は電流スイッチ１と定電流源回路２と
の直列回路を、ｎ個（ｎ＝２” ；ｍはＤ／Ａ変換器
のビット数）並列に接続し、負荷抵抗Ｒを介して電源Ｖ
ＣＣに接続して構成されたもので、デジタルデータに応
じた数だけ電流スイッチ１をオンにして加算電流をＶ。
の直列回路を、ｎ個（ｎ＝２” ；ｍはＤ／Ａ変換器
のビット数）並列に接続し、負荷抵抗Ｒを介して電源Ｖ
ＣＣに接続して構成されたもので、デジタルデータに応
じた数だけ電流スイッチ１をオンにして加算電流をＶ。
ｕｔ端子からアナログ出力として得るものである。
この方式はｎ（＝２″″−１）個の定電流源回路２と電
流スイッチ１とを必要とするため、回路規模が大きくな
るという欠点があるが、ｎ個の入力端子を有すること、
変換速度が早いこと、及び単純な構成でＤ／Ａ変換でき
ることから、直並列型Ａ／Ｄ変換器を構成するＤ／Ａ変
換器として有用である（例えば、電子通信学会技術研究
報告第８４巻第１１号、５ＳＤ８４−１３ ” １０ビ
ット３０ＭＨｚ直並列型Ａ／Ｄ変換器用高速ＡＤＣサブ
システム■Ｃ′′）。
流スイッチ１とを必要とするため、回路規模が大きくな
るという欠点があるが、ｎ個の入力端子を有すること、
変換速度が早いこと、及び単純な構成でＤ／Ａ変換でき
ることから、直並列型Ａ／Ｄ変換器を構成するＤ／Ａ変
換器として有用である（例えば、電子通信学会技術研究
報告第８４巻第１１号、５ＳＤ８４−１３ ” １０ビ
ット３０ＭＨｚ直並列型Ａ／Ｄ変換器用高速ＡＤＣサブ
システム■Ｃ′′）。
ところで、第５図に示したｎ個の定電流源回路２からな
る定電流回路は、第６図に示すように、バイアス回路５
で発生した共通バイアス電位ＶＢをベースに与えられた
ｎ個の定電流源トランジスタロ１乃至Ｑ。及び抵抗Ｒ１
乃至Ｒ１で構成される。また、前記直並列型Ａ／Ｄ変換
器に使用される場合は、第１のＡ／Ｄ変換器を構成する
２″＝１個（Ｓは直並列型Ａ／Ｄ変換器の第１のＡ／Ｄ
変換器のビット数）の比較器と同数の電流スイッチと、
定電流回路とを使用して電流加算型Ｄ／Ａ変換器を構成
し、前記比較器の出力とＤ／Ａ変換器の電流スイッチの
入力とを接続するため、前記電流スイッチと定電流回路
は比較器に含まれて配置されることが多い。
る定電流回路は、第６図に示すように、バイアス回路５
で発生した共通バイアス電位ＶＢをベースに与えられた
ｎ個の定電流源トランジスタロ１乃至Ｑ。及び抵抗Ｒ１
乃至Ｒ１で構成される。また、前記直並列型Ａ／Ｄ変換
器に使用される場合は、第１のＡ／Ｄ変換器を構成する
２″＝１個（Ｓは直並列型Ａ／Ｄ変換器の第１のＡ／Ｄ
変換器のビット数）の比較器と同数の電流スイッチと、
定電流回路とを使用して電流加算型Ｄ／Ａ変換器を構成
し、前記比較器の出力とＤ／Ａ変換器の電流スイッチの
入力とを接続するため、前記電流スイッチと定電流回路
は比較器に含まれて配置されることが多い。
［発明が解決しようとする課題］
上述した従来の定電流回路は、多数の定電流源回路を使
用するので、共通バイアスＶＢ及び接地配線等の共通配
線が長くなりやすく、その布線抵抗の影響が無視できな
いという問題点があった。
用するので、共通バイアスＶＢ及び接地配線等の共通配
線が長くなりやすく、その布線抵抗の影響が無視できな
いという問題点があった。
特に、接地配線には複数の定電流源回路の電流が加算さ
れて大きな電流が流れるので、配線長が長くなると、そ
の布線抵抗の影響が大きく現れる。
れて大きな電流が流れるので、配線長が長くなると、そ
の布線抵抗の影響が大きく現れる。
即ち、バイアス回路から離れるにしたがって定電流源回
路の接地接続端電位が上昇し、定電流源回路に流れる電
流が減少する。これにより、Ｄ／Ａ変換器に適用した場
合、そのステップサイズ（１ＬＳＢ分の電圧）が位置に
よって変化するので微分誤差が生じる。更に、単調性が
あるので積分誤差として積算されてＤ／Ａ変換精度を低
下させるという問題点がある。これを防ぐには接地配線
による電位上昇をなくすか、接地配線の電位上昇と共通
バイアスＶＢラインの電位上昇とを同一にすればよいが
、前者の方法では、接地配線の幅を著しく広げる必要が
あり、後者の方法では共通バイアスＶＢラインと接地配
線で流れる電流が数１０乃至数１００倍異金石うえ、定
電流源トランジスタのｈＦＥの値により変化するので、
実現困難であるという問題点があった。
路の接地接続端電位が上昇し、定電流源回路に流れる電
流が減少する。これにより、Ｄ／Ａ変換器に適用した場
合、そのステップサイズ（１ＬＳＢ分の電圧）が位置に
よって変化するので微分誤差が生じる。更に、単調性が
あるので積分誤差として積算されてＤ／Ａ変換精度を低
下させるという問題点がある。これを防ぐには接地配線
による電位上昇をなくすか、接地配線の電位上昇と共通
バイアスＶＢラインの電位上昇とを同一にすればよいが
、前者の方法では、接地配線の幅を著しく広げる必要が
あり、後者の方法では共通バイアスＶＢラインと接地配
線で流れる電流が数１０乃至数１００倍異金石うえ、定
電流源トランジスタのｈＦＥの値により変化するので、
実現困難であるという問題点があった。
本発明はかかる問題点に鑑みてなされたものであって、
共通配線に布線抵抗が生じても、各定電流源回路から等
しい電流値が得られる高精度の定電流回路を提供するこ
とを目的とする。
共通配線に布線抵抗が生じても、各定電流源回路から等
しい電流値が得られる高精度の定電流回路を提供するこ
とを目的とする。
し課題を解決するための手段］
本発明に係る定電流回路は、半導体基板上に同一１流を
出力する複数の定電流源回路を配列し、これらを並列に
接続してなる定電流回路において、前記定電流源回路の
配列方向に沿った第１の方向に向って共通電極端子に至
る第１の共通電極配線と、前記第１の方向とは反対方位
の第２の方向に向って前記共通電極端子に至る第２の共
通電極配線とを具備すると共に、前記定電流源回路は同
様の特性を有する１対の電流出力回路を具備し、この１
対の電流出力回路はその出力端が共通に接続され、前記
共通電極端子への接続端が前記第１、第２の共通電極配
線に夫々側々に接続されたものであることを特徴とする
。
出力する複数の定電流源回路を配列し、これらを並列に
接続してなる定電流回路において、前記定電流源回路の
配列方向に沿った第１の方向に向って共通電極端子に至
る第１の共通電極配線と、前記第１の方向とは反対方位
の第２の方向に向って前記共通電極端子に至る第２の共
通電極配線とを具備すると共に、前記定電流源回路は同
様の特性を有する１対の電流出力回路を具備し、この１
対の電流出力回路はその出力端が共通に接続され、前記
共通電極端子への接続端が前記第１、第２の共通電極配
線に夫々側々に接続されたものであることを特徴とする
。
［作用］
本発明によれば、１対の電流出力回路の出力端が共通に
接続され、同回路の共通電極端子への接続、端が第１、
第２の共通電極配線に別々に接続されている。第１、第
２の共通電極配線は定電流源回路の配列方向に沿って互
いに反対の方向に向かって共通電極端子に至るので、例
えは、１対の電流出力回路の一方の電流出力回路が第１
の共通電極配線の共通電極端子に近い位置に接続されて
いるとすると、他方の電流出力回路が第２の共通電極配
線の共通電極端子から遠い位置に接続されていることに
なるので、後者は布線抵抗の影響を大きく受けるが、前
者はその影響を殆ど受けない。
接続され、同回路の共通電極端子への接続、端が第１、
第２の共通電極配線に別々に接続されている。第１、第
２の共通電極配線は定電流源回路の配列方向に沿って互
いに反対の方向に向かって共通電極端子に至るので、例
えは、１対の電流出力回路の一方の電流出力回路が第１
の共通電極配線の共通電極端子に近い位置に接続されて
いるとすると、他方の電流出力回路が第２の共通電極配
線の共通電極端子から遠い位置に接続されていることに
なるので、後者は布線抵抗の影響を大きく受けるが、前
者はその影響を殆ど受けない。
また、例えば、１対の電流出力回路の一方の電流出力回
路が第１の共通電極配線の共通電極端子から遠い位置に
接続されているとすると、他方の電流出力回路が第２の
共通電極配線の共通電極端子から近い位置に接続されて
いることになるので、前者は布線抵抗の影響を大きく受
けるが、後者はその影響を殆ど受けない。
路が第１の共通電極配線の共通電極端子から遠い位置に
接続されているとすると、他方の電流出力回路が第２の
共通電極配線の共通電極端子から近い位置に接続されて
いることになるので、前者は布線抵抗の影響を大きく受
けるが、後者はその影響を殆ど受けない。
このように本発明は、１対の電流出力回路が互いに布線
抵抗の影響を打ち消し合うように作用するので、共通電
極配線が長くなっても定電流源回路からは等しい電流が
得られる。このため、高精度の定電流回路が得られる。
抵抗の影響を打ち消し合うように作用するので、共通電
極配線が長くなっても定電流源回路からは等しい電流が
得られる。このため、高精度の定電流回路が得られる。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係る定電流源回路を示す図で
ある。この回路はｎ個の定電流源回路１１ ＋ （ｉ
＝ １ 、２ 、・・・、ｎ）を並列に接続して構成
される。１つの定電流源回路１１＋はトランジスタＱ１
及び抵抗Ｒ１からなる第１の電流出力回路１２ ＋と、
トランジスタＱ、′及び抵抗ＲＩ′からなる第２の電流
出力回路１２１′とから構成されている。これらの第１
、第２の電流出力回路１２＋ 、１２＋’の出力端であ
るトランジスタＱ＋、Ｑ＋’のコレクタは互いに接続さ
れている。また、トランジスタＱ＋、Ｑ＋’のベースは
第１のバイアス配線ＷｖＢ、第２のバイアス配線ＷｖＢ
′を夫々介してバイアス回路５く第２図参照）のＶＢ端
子１３、■８′端子１３′に接続されている。更に、電
流出力回路１２＋ 、１２＋ ’の接地電極側の端子は
接地配線ＷＧＮＤ ＋ ＷＧＮＤ′を夫々介してＶＧＮ
Ｄ端子１４、ＶＧＮＤ′端子１４′に接続されている。
ある。この回路はｎ個の定電流源回路１１ ＋ （ｉ
＝ １ 、２ 、・・・、ｎ）を並列に接続して構成
される。１つの定電流源回路１１＋はトランジスタＱ１
及び抵抗Ｒ１からなる第１の電流出力回路１２ ＋と、
トランジスタＱ、′及び抵抗ＲＩ′からなる第２の電流
出力回路１２１′とから構成されている。これらの第１
、第２の電流出力回路１２＋ 、１２＋’の出力端であ
るトランジスタＱ＋、Ｑ＋’のコレクタは互いに接続さ
れている。また、トランジスタＱ＋、Ｑ＋’のベースは
第１のバイアス配線ＷｖＢ、第２のバイアス配線ＷｖＢ
′を夫々介してバイアス回路５く第２図参照）のＶＢ端
子１３、■８′端子１３′に接続されている。更に、電
流出力回路１２＋ 、１２＋ ’の接地電極側の端子は
接地配線ＷＧＮＤ ＋ ＷＧＮＤ′を夫々介してＶＧＮ
Ｄ端子１４、ＶＧＮＤ′端子１４′に接続されている。
この回路の特徴は２つの電流出力回路１２＋ 、１２＋
’から出力電流を取り出している点と、更に、第１の
電流出力回路１２１は図中左側のＶＢ端子１３及びＶＧ
ＮＤ端子１４側からバイアス電圧ＶＢ及び接地電位ＶＧ
ＮＤが与えられ、第２の電流出力回路１２＋は図中右側
の■Ｂ′端子１３′及びＶＧＮＤ’端子１４′側からバ
イアス電圧ＶＢ′及び接地電位ＶＧＮＤ′が与えられて
いる点である。
’から出力電流を取り出している点と、更に、第１の
電流出力回路１２１は図中左側のＶＢ端子１３及びＶＧ
ＮＤ端子１４側からバイアス電圧ＶＢ及び接地電位ＶＧ
ＮＤが与えられ、第２の電流出力回路１２＋は図中右側
の■Ｂ′端子１３′及びＶＧＮＤ’端子１４′側からバ
イアス電圧ＶＢ′及び接地電位ＶＧＮＤ′が与えられて
いる点である。
従って、第１及び第２の電流出力回路１２＋１２１′の
接地配線ｗ、ＮＤＩ ＷＱＮＤ′を同一とし、更に、バ
イアス配線Ｗ ＶＢ 、 Ｗ ｖＢ も同一とし、ま
た、各電流源回路１１＋と共通配線との接続方法とその
レーイアウト上の間隔が同一となるように配置・配線し
ておけば、バイアス電圧■８□とバイアス電圧Ｖ Ｂ
１ ”及び接地電位ＶＧＮＤと接地電位ｖ、、、’が夫
々同一電位を与える限り、接地配線の布線抵抗による接
地電位の上昇及びバイアス配線の布線抵抗による電位低
下は、バイアス回路からの距離が同一ならば、第１及び
第２電流出力回路１２＋ １２＋′で同一の程度とな
る。即ち、第１図中のトランジスタＱ１とトランジスタ
Ｑ０′のベース電位、トランジスタＱｔ とトランジ
スタＱｎのベース電位、抵抗Ｒ１と抵抗Ｒ０′の接地側
端子電位、抵抗Ｒｔ’と抵抗Ｒ０の接地側端子電位は夫
々同一電位となる。これにより、トランジスタＱ＋とト
ランジスタＱ０′の出力電流、トランジスタＱＬ’とト
ランジスタＱｎの出力電流は夫々等しいため、全体的な
出力電流１１とＩｎも等しい電流値となる。同様の理由
で、Ｉ２と１．、、Ｉ３と■。−２も等しく、その結果
として１１．Ｉ２．・・・、１１は皆等しい電流値とな
る。
接地配線ｗ、ＮＤＩ ＷＱＮＤ′を同一とし、更に、バ
イアス配線Ｗ ＶＢ 、 Ｗ ｖＢ も同一とし、ま
た、各電流源回路１１＋と共通配線との接続方法とその
レーイアウト上の間隔が同一となるように配置・配線し
ておけば、バイアス電圧■８□とバイアス電圧Ｖ Ｂ
１ ”及び接地電位ＶＧＮＤと接地電位ｖ、、、’が夫
々同一電位を与える限り、接地配線の布線抵抗による接
地電位の上昇及びバイアス配線の布線抵抗による電位低
下は、バイアス回路からの距離が同一ならば、第１及び
第２電流出力回路１２＋ １２＋′で同一の程度とな
る。即ち、第１図中のトランジスタＱ１とトランジスタ
Ｑ０′のベース電位、トランジスタＱｔ とトランジ
スタＱｎのベース電位、抵抗Ｒ１と抵抗Ｒ０′の接地側
端子電位、抵抗Ｒｔ’と抵抗Ｒ０の接地側端子電位は夫
々同一電位となる。これにより、トランジスタＱ＋とト
ランジスタＱ０′の出力電流、トランジスタＱＬ’とト
ランジスタＱｎの出力電流は夫々等しいため、全体的な
出力電流１１とＩｎも等しい電流値となる。同様の理由
で、Ｉ２と１．、、Ｉ３と■。−２も等しく、その結果
として１１．Ｉ２．・・・、１１は皆等しい電流値とな
る。
第２図は上記実施例のＤ／Ａ変換器の配置・配線パター
ンを示す平面図である。
ンを示す平面図である。
ブロックＢ＋は、第１、第２の電流出力回路１２＋ 、
１２＋ ’を備えた電流源回路を含むブロックを示して
いる。ブロックＢ１乃至Ｂ、、７□は一列に配置され、
ブロックＢｆｌ／２＋１乃至ＢｎはブロックＢｌ乃至Ｂ
ｎ／２に対し、ブロックＢｎ／２のところから１８０°
折り返すように一列に配置されている。ブロックＢ１．
Ｂ、の近傍にバイアス回路５が配置されている。バイア
ス回路５のＶＢ端子１３ 、 ＶＧＮＤ端子１４は、第
１図の端子１３と１３′及び端子１４と１４′を夫々共
通化したものである。ＶＢ端子１３がらは、バイアス配
線ＷｖＢを介してブロックＢ１→Ｂ、の方向で各ブロッ
クＢ、のトランジスタＱ１にバイアス電圧ＶＢが与えら
れている。また、ＶＢ端子１３がらは、バイアス配線Ｗ
ｖｎ′を介してブロックＢ、、→Ｂ１の方向で各ブロッ
クＢｌのトランジスタＱ＋’にバイアス電圧■Ｂ′が与
えられている。一方、ＶａＮｏ端子１４からは接地配線
ＷＧＮＤを介してブロックＢ１→Ｂ、の方向で各ブロッ
クＢ１の抵抗Ｒ１に接地電位■。ＮＤが与えられている
。更に、ＶＧＮＤ端子１４からは接地配線ｗ、、０’を
介してブロックＢ、−４−Ｂ、の方向で各ブロックＢ＋
の抵抗Ｒ１’に接地電位■。ＮＤ′が与えれている。
１２＋ ’を備えた電流源回路を含むブロックを示して
いる。ブロックＢ１乃至Ｂ、、７□は一列に配置され、
ブロックＢｆｌ／２＋１乃至ＢｎはブロックＢｌ乃至Ｂ
ｎ／２に対し、ブロックＢｎ／２のところから１８０°
折り返すように一列に配置されている。ブロックＢ１．
Ｂ、の近傍にバイアス回路５が配置されている。バイア
ス回路５のＶＢ端子１３ 、 ＶＧＮＤ端子１４は、第
１図の端子１３と１３′及び端子１４と１４′を夫々共
通化したものである。ＶＢ端子１３がらは、バイアス配
線ＷｖＢを介してブロックＢ１→Ｂ、の方向で各ブロッ
クＢ、のトランジスタＱ１にバイアス電圧ＶＢが与えら
れている。また、ＶＢ端子１３がらは、バイアス配線Ｗ
ｖｎ′を介してブロックＢ、、→Ｂ１の方向で各ブロッ
クＢｌのトランジスタＱ＋’にバイアス電圧■Ｂ′が与
えられている。一方、ＶａＮｏ端子１４からは接地配線
ＷＧＮＤを介してブロックＢ１→Ｂ、の方向で各ブロッ
クＢ１の抵抗Ｒ１に接地電位■。ＮＤが与えられている
。更に、ＶＧＮＤ端子１４からは接地配線ｗ、、０’を
介してブロックＢ、−４−Ｂ、の方向で各ブロックＢ＋
の抵抗Ｒ１’に接地電位■。ＮＤ′が与えれている。
このように、ブロックを配置・配線することにより、各
電流源回路１１＋の電流値を等しくすることができる。
電流源回路１１＋の電流値を等しくすることができる。
第３図は本発明の第２の実施例に係る定電流回路を示す
図である。本実施例は定電流源回路２１１を構成する第
１、第２の電流出力回路２２＋ 、２２＋ ’のバイア
ス電圧ＶＢ及びＶＢを共通化したものである。通常、バ
イアス配線ｗｖｅに流れる電流は、定電流源回路２１＋
を構成するトランジスタＱｌ、Ｑ＋’のベース電流であ
り、これは接地配線Ｗ。ＮＤ Ｉ ＷＧ’ＮＤ′の電流
に比して前記トランジスタのｈＦｐＬ分の１となる。従
って、バイアス配線Ｗｖａの電位変化は接地配線ＷＧＮ
Ｄ 、 ＷＧＮＤ ’の電位変化に比して著しく小さい
ので上述した構成でも従来例に比して電流出力回路の出
力電流のずれを改善できる。本実施例のブロック及び共
通配線の配置は前記第２図のブロック配置のままでバイ
アス配線ＷＶＢ′又はバイアス配線ＷｖＢの一方を除去
し、他方に全ての定電流回路のトランジスタのベースを
接続すればよい。
図である。本実施例は定電流源回路２１１を構成する第
１、第２の電流出力回路２２＋ 、２２＋ ’のバイア
ス電圧ＶＢ及びＶＢを共通化したものである。通常、バ
イアス配線ｗｖｅに流れる電流は、定電流源回路２１＋
を構成するトランジスタＱｌ、Ｑ＋’のベース電流であ
り、これは接地配線Ｗ。ＮＤ Ｉ ＷＧ’ＮＤ′の電流
に比して前記トランジスタのｈＦｐＬ分の１となる。従
って、バイアス配線Ｗｖａの電位変化は接地配線ＷＧＮ
Ｄ 、 ＷＧＮＤ ’の電位変化に比して著しく小さい
ので上述した構成でも従来例に比して電流出力回路の出
力電流のずれを改善できる。本実施例のブロック及び共
通配線の配置は前記第２図のブロック配置のままでバイ
アス配線ＷＶＢ′又はバイアス配線ＷｖＢの一方を除去
し、他方に全ての定電流回路のトランジスタのベースを
接続すればよい。
また、左右のブロックＢ１乃至Ｂｎ／□、Ｂｎ／□や□
乃至Ｂｏに夫々バイアス配線を設けてブロックＢ１及び
ブロックＢ。側より夫々バイアスブロック２の所定の端
子に接続してもよい。
乃至Ｂｏに夫々バイアス配線を設けてブロックＢ１及び
ブロックＢ。側より夫々バイアスブロック２の所定の端
子に接続してもよい。
本実施例では前述の説明で明らかなように、バイアス配
線が１本でよいという点と、定電流源回路２１＋を構成
する第１、第２の定電流出力回路２２皿、２２＋ ’の
トランジスタＱＩ、Ｑ＋’のベースが共通であるため、
第４図の平面図に示すように、同一ベース領域２３に２
つのエミッタ領域２４を設けることによりトランジスタ
Ｑ（。
線が１本でよいという点と、定電流源回路２１＋を構成
する第１、第２の定電流出力回路２２皿、２２＋ ’の
トランジスタＱＩ、Ｑ＋’のベースが共通であるため、
第４図の平面図に示すように、同一ベース領域２３に２
つのエミッタ領域２４を設けることによりトランジスタ
Ｑ（。
Ｑｌ を構成できる点で、前記第１の実施例に比して小
さい面積でＤ／Ａ変換器を形成できるという利点がある
。なお、第４図において、２５はコレクタ領域である。
さい面積でＤ／Ａ変換器を形成できるという利点がある
。なお、第４図において、２５はコレクタ領域である。
なお、本発明はＤ／Ａ変換器に限らず、比較的規模が大
きな定電流回路の出力電流のずれを防止する用途にも適
用できる。また、ＰＮＰ）ランジスタで構成する定電流
回路に応用しても同様の効果を得ることができる。この
場合、例えば、接地配線の替わりに電源Ｖ。０の配線を
２本にすればよい ［発明の効果］ 以上説明したように本発明は、電流源回路を１対の電流
出力回路で構成し、各共通電極側の接続端へ共通電位を
反対方向から供給することにより、布線抵抗の影響を２
つの電流出力回路で相殺でき、各定電流源回路毎に等し
い出力電流が得られるという効果がある。また、これに
より、定電流源回路相互を接続する接地配線は従来より
細い配線とすることができるため、面積を小さくできる
効果もある。従って、本発明を高速の等電流加算型Ｄ／
Ａ変換器に適用することにより、従来より高精度のＤ／
Ａ変換器を小さな面積で実現できる効果がある。
きな定電流回路の出力電流のずれを防止する用途にも適
用できる。また、ＰＮＰ）ランジスタで構成する定電流
回路に応用しても同様の効果を得ることができる。この
場合、例えば、接地配線の替わりに電源Ｖ。０の配線を
２本にすればよい ［発明の効果］ 以上説明したように本発明は、電流源回路を１対の電流
出力回路で構成し、各共通電極側の接続端へ共通電位を
反対方向から供給することにより、布線抵抗の影響を２
つの電流出力回路で相殺でき、各定電流源回路毎に等し
い出力電流が得られるという効果がある。また、これに
より、定電流源回路相互を接続する接地配線は従来より
細い配線とすることができるため、面積を小さくできる
効果もある。従って、本発明を高速の等電流加算型Ｄ／
Ａ変換器に適用することにより、従来より高精度のＤ／
Ａ変換器を小さな面積で実現できる効果がある。
第１図は本発明の第１の実施例に係る定電流回路、の回
路図、第２図は同定電流回路のレイアウト配置・配線の
平面図、第３図は本発明の第２の実施例に係る定電流回
路の回路図、第４図は同定電流回路を構成するトランジ
スタの平面図、第５図は等電流加算型Ｄ／Ａ変換器の回
路図、第６図は同Ｄ／Ａ変換器における従来の定電流回
路の回路図である。 １；電流スイッチ、２，２、乃至２ｎ ；定電流源回路
、５；バイアス回路、１１１乃至１１゜２１１乃至２１
ｎ ；定電流源回路、１２□乃至１２、．２２＋乃至２
２．ｌ；電流出力回路出顆入 日本電気株式会社
路図、第２図は同定電流回路のレイアウト配置・配線の
平面図、第３図は本発明の第２の実施例に係る定電流回
路の回路図、第４図は同定電流回路を構成するトランジ
スタの平面図、第５図は等電流加算型Ｄ／Ａ変換器の回
路図、第６図は同Ｄ／Ａ変換器における従来の定電流回
路の回路図である。 １；電流スイッチ、２，２、乃至２ｎ ；定電流源回路
、５；バイアス回路、１１１乃至１１゜２１１乃至２１
ｎ ；定電流源回路、１２□乃至１２、．２２＋乃至２
２．ｌ；電流出力回路出顆入 日本電気株式会社
Claims (1)
- （１）半導体基板上に同一電流を出力する複数の定電流
源回路を配列し、これらを並列に接続してなる定電流回
路において、前記定電流源回路の配列方向に沿つた第１
の方向に向って共通電極端子に至る第１の共通電極配線
と、前記第１の方向とは反対方位の第２の方向に向つて
前記共通電極端子に至る第２の共通電極配線とを具備す
ると共に、前記定電流源回路は同様の特性を有する１対
の電流出力回路を具備し、この１対の電流出力回路はそ
の出力端が共通に接続され、前記共通電極端子への接続
端が前記第１、第２の共通電極配線に夫々別々に接続さ
れたものであることを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18732888A JPH0237407A (ja) | 1988-07-27 | 1988-07-27 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18732888A JPH0237407A (ja) | 1988-07-27 | 1988-07-27 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237407A true JPH0237407A (ja) | 1990-02-07 |
Family
ID=16204079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18732888A Pending JPH0237407A (ja) | 1988-07-27 | 1988-07-27 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237407A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102294960A (zh) * | 2010-06-28 | 2011-12-28 | 日产自动车株式会社 | 变速控制器和变速控制方法 |
-
1988
- 1988-07-27 JP JP18732888A patent/JPH0237407A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102294960A (zh) * | 2010-06-28 | 2011-12-28 | 日产自动车株式会社 | 变速控制器和变速控制方法 |
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