JPH0235698A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPH0235698A JPH0235698A JP63186012A JP18601288A JPH0235698A JP H0235698 A JPH0235698 A JP H0235698A JP 63186012 A JP63186012 A JP 63186012A JP 18601288 A JP18601288 A JP 18601288A JP H0235698 A JPH0235698 A JP H0235698A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶装置の不良のメモリセルを救済する
ための冗長回路に間し、特に不良のワード線を置換する
タイプの半導体記憶装置のアクセスタイムの改善に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a redundant circuit for relieving defective memory cells in a semiconductor memory device, and particularly to a type of semiconductor memory device that replaces a defective word line. Regarding improving access time.
［従来の技術］
まず、従来の半導体記憶装置について図面を用いて説明
する。第４図が従来のアドレス人力〜ワード線を示す回
路図、第５図が冗長回路図、第６図が第４図、第５図の
動作を説明するための波形図である。[Prior Art] First, a conventional semiconductor memory device will be described with reference to the drawings. FIG. 4 is a circuit diagram showing conventional address input to word lines, FIG. 5 is a redundant circuit diagram, and FIG. 6 is a waveform diagram for explaining the operations of FIGS. 4 and 5.
第４図において、ＡＩ、 Ａ２． ・・・Ａｎはア
ドレス入力で、それぞれインバータ２段を有するアドレ
スバッファを持ち、その出力はＡＩ’ λ１’、 Ａ
２’、 Ａ２’、 ・＝Ａｎ’、 Ａｎ’となる。次に
そのアドレスバッファの出力はＮＡＮＤ回路で構成され
るＲＯＷ（ロウ）デコーダに入力される。ＲＯＷデコー
ダの出力はインバータ２段及び容量Ｃで構成されるデイ
レイ回路に入力される。デイレイ回路の出力及び後述す
るπニー信号を入力とするＮＯＲ回路がワード線駆動回
路で、出力がワード線ＷＬとなる。メモリセルはワード
線ＷＬ及びビット線対ＢＬ、！ｎにそれぞれ接続されて
おり、ビット線の終端にはビット線負荷回鮪が接続され
ている。In FIG. 4, AI, A2. ...An is an address input, each having an address buffer with two stages of inverters, and its outputs are AI'λ1', A
2', A2', .=An', An'. Next, the output of the address buffer is input to a ROW decoder composed of a NAND circuit. The output of the ROW decoder is input to a delay circuit composed of two stages of inverters and a capacitor C. A NOR circuit which inputs the output of the delay circuit and a π knee signal to be described later is a word line drive circuit, and the output becomes the word line WL. The memory cells are word line WL and bit line pair BL, ! A bit line load circuit is connected to the terminal end of the bit line.
次に第５図の従来の冗長回路について説明する。Next, the conventional redundant circuit shown in FIG. 5 will be explained.
冗長ワード線使用判定回路は、ヒユーズ、インバータ、
Ｎチャンネル型パノｌ０９ＦＥＴ （Ｎへ＝Ｉ ＯＳ
）により構成され、冗長ワード線を使用する場合は、ヒ
ユーズを切断することにより、冗長ワード線判定回路の
出力が高レベルとなる。また冗長ワード線を開用しない
場合はその逆となる。The redundant word line usage determination circuit includes fuses, inverters,
N-channel type pano l09FET (to N=I OS
), and when a redundant word line is used, the output of the redundant word line determination circuit becomes high level by cutting the fuse. The opposite is true if the redundant word line is not used.
冗長ワード線アドレス検出回路は、ヒユーズ、インバー
タ２段、Ｎチャンネル型ＭＯ５ＦＥＴ （ＮＭＯ９）３
個、Ｐチャンネル型ＭＯ５ＦＥＴ （ＰＭＯＳ）２個で
構成され、ヒユーズを切断するか、否かにより、不良と
なるアドレス番地をプログラムする。The redundant word line address detection circuit consists of a fuse, two stages of inverters, and an N-channel type MO5FET (NMO9)3.
It is composed of two P-channel type MO5FETs (PMOS), and the address that becomes defective is programmed depending on whether or not the fuse is cut.
冗長ワード線使用判定回路及び冗長ワード線アドレス検
出回路の出力を入力とするＮ Ａ Ｎ Ｄ回路がある。There is a NAND circuit that receives the outputs of the redundant word line use determination circuit and the redundant word line address detection circuit.
このＮＡＮＤ回路の出力を人力とするインバータが２個
有り、この出力がそれぞれ冗長ワード線ＲＷＬおよびπ
エフとなる。There are two inverters that use the output of this NAND circuit as power, and the outputs are the redundant word lines RWL and π, respectively.
Becomes F.
次に第４図、第５図の動作について第６図の波形図を用
いて説明する。まずアドレス入力信号Ａ（ｉ＝１〜ｎ）
が時刻１０で反転すると、インバータのデイレイにより
時刻ｔ１でＡｉ’、Ａ、下が反転する。選択されたＲＯ
Ｗデコーダ、すなわち入力かすべて高レベルとなるＲ
ＯＷデコーダの出力は時刻ｔ２て高レベルから低レベル
に反転する。次にデイレイ回路の出力は時刻ｔ３で高レ
ベルから低レベルに反転し、時刻ｔ４でワード線ＷＬは
低レベルから高レベルに反転し、選択状態となる（図の
実線部分）。以上、アドレス入力から正規ワード線ＷＬ
が選択されるまでについて説明した。Next, the operations shown in FIGS. 4 and 5 will be explained using the waveform diagram shown in FIG. 6. First, address input signal A (i=1 to n)
When is inverted at time 10, Ai', A, and lower are inverted at time t1 due to the delay of the inverter. Selected RO
W decoder, that is, inputs are all high level R
The output of the OW decoder is inverted from high level to low level at time t2. Next, the output of the delay circuit is inverted from a high level to a low level at time t3, and the word line WL is inverted from a low level to a high level at a time t4, resulting in a selected state (solid line portion in the figure). As above, from address input to regular word line WL
We have explained the process until it is selected.
次に冗長ワード線ＲＷＬが選択される場合（図の破線部
分）は■が高レベルとなるため、第４図のワード線駆動
回路の出力は強制的に低レベルとなり、正規ワード線Ｗ
Ｌは低レベルの状態、すなわち非選択の状態を保持する
。Next, when the redundant word line RWL is selected (the broken line part in the figure), ■ becomes a high level, so the output of the word line drive circuit in FIG. 4 is forced to a low level, and the normal word line W
L maintains a low level state, ie, a non-selected state.
ここで第４図におけるデイレイ回路が必要な理由につい
て説明する。アドレス人力Ａｉが反転してから、正規ワ
ード線ＷＬおよび■π信号が低レベルから高レベルに反
転するまでにはある一定の時間が必要であり、これらを
それぞれＴＷＬ、 ＴＲＥとする。もし、Ｔ〜ＶＬ＜
ＴＲＥなる関係がある場合、冗長ワード線Ｒ’、Ｖ Ｌ
を選択した場合、同時に正規ワード線ＷＬが選択されて
しまい、ワード線のマルチセレクトが発生し、問題とな
る。従って、Ｔ〜ＶＬ＞ＴＲＥの関係を保つ必要があり
、これに対応して第４図に示すデイレイ回路が必要とな
る。The reason why the delay circuit shown in FIG. 4 is necessary will now be explained. A certain amount of time is required after the address input signal Ai is inverted until the normal word line WL and the ■π signal are inverted from low level to high level, and these are designated as TWL and TRE, respectively. If T~VL<
If there is a relationship TRE, redundant word lines R', V L
If this is selected, the regular word line WL will be selected at the same time, resulting in multi-selection of word lines, which poses a problem. Therefore, it is necessary to maintain the relationship T~VL>TRE, and a delay circuit shown in FIG. 4 is required to correspond to this.
［発明が解決しようとする問題点コ
上述した従来の半導体記憶装置は、正規ワード線と冗長
ワード線とのマルチセレクトを避けるために、アドレス
人力〜ワード線間にデイレイ回路を設ける必要があり、
アクセスタイムが遅れるという欠点がある。[Problems to be Solved by the Invention] In the conventional semiconductor memory device described above, it is necessary to provide a delay circuit between the address input and the word line in order to avoid multi-selection between the normal word line and the redundant word line.
The disadvantage is that access time is delayed.
〔発明の従来技術に対する相違点］
上述した従来の半導体記憶装置に対し、本発明はアドレ
ス人力〜ワード線間にデイレイ回路を設ける必要がなく
、アクセスタイムを速くすること［問題点を解決するた
めの手段］
本発明の半導体記憶装置は、ワード線駆動回路とワード
線との間にヒユーズを挿入し、ワード線を予備のワード
線に置換する場合、ヒユーズを切断することを特徴とし
ている。[Differences between the invention and the prior art] In contrast to the conventional semiconductor memory device described above, the present invention eliminates the need to provide a delay circuit between the address line and the word line, and speeds up the access time [To solve the problem] Means] The semiconductor memory device of the present invention is characterized in that a fuse is inserted between the word line drive circuit and the word line, and the fuse is cut when replacing the word line with a spare word line.
［実施例］ 次に、本発明について図面を参照して説明する。[Example] Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第１実施例の回路図であり、第３図が
第１図の動作を説明するための波形図である。第１図に
おいて、従来例第４図と同一部分は同じ符号をつけてそ
の説明は省略する。従来例第４図から第１図への変更点
はデイレイ回路を削除し、ワード線駆動回路１をＮＯＲ
回路からインバータ１００，１０１に変更し、ワード線
駆動回路１とワード線との間にヒユーズ１０２，１０３
を挿入した点のみであ石。次に冗長回路（図示していな
い）は従来例第５図と全く同一であるため説明は省略す
る。FIG. 1 is a circuit diagram of a first embodiment of the present invention, and FIG. 3 is a waveform diagram for explaining the operation of FIG. 1. In FIG. 1, the same parts as those in the conventional example shown in FIG. 4 are given the same reference numerals, and the explanation thereof will be omitted. The changes from the conventional example Fig. 4 to Fig. 1 are that the delay circuit is deleted and the word line drive circuit 1 is changed to NOR.
The circuit was changed to inverters 100 and 101, and fuses 102 and 103 were installed between the word line drive circuit 1 and the word line.
The stone is only inserted at the point. Next, since the redundant circuit (not shown) is exactly the same as that of the conventional example shown in FIG. 5, its explanation will be omitted.
第３図の動作波形についても、従来例と同様であるので
、その説明は省略する。The operating waveforms in FIG. 3 are also the same as those in the conventional example, so their explanation will be omitted.
次に、正規ワード線〜ＶＬを冗長ワード線Ｒ’、ＶＬに
置換する場合は、正規ワード線ＷＬに接続されたヒユー
ズを切断ずれはよい。従って、冗長ワード線Ｒ〜ＶＬが
選択された場合にも、正規ワード線は選択されず、ワー
ド線のマルチセレクトは発生しない。Next, when replacing the normal word lines ~VL with redundant word lines R' and VL, the fuse connected to the normal word line WL may be cut off with no deviation. Therefore, even when redundant word lines R to VL are selected, no normal word line is selected and word line multi-selection does not occur.
以上のように本発明においては、デイレイ回路が無いに
もかかわらず、正規ワード線ＷＬと冗長ワード線Ｒ’ｖ
Ｖ Ｌとのマルチセレクトは発生しない。As described above, in the present invention, although there is no delay circuit, the normal word line WL and the redundant word line R'v
Multi-select with VL does not occur.
第２図は本発明の第２実施例の回路図である。FIG. 2 is a circuit diagram of a second embodiment of the present invention.
この実施例ではワード線ＷＬにワード線フローティング
防止回路としてインバータ２個のフリップフロップを接
続しているため、ワードＸＷＬがフローティングになら
ないという利点がある。In this embodiment, two flip-flops of inverters are connected to the word line WL as a word line floating prevention circuit, so there is an advantage that the word XWL does not become floating.
［発明の効果コ
以上説明したように本発明は、ワード線駆動回路とワー
ド線との間にヒユーズを挿入し、ワード線を予備のワー
ド線に置換する場合は、そのヒユーズを切断することに
より、デイレイ回路を用いることなしに、ワード線と予
備のワード線とのマルチセレクトを避けることが可能で
、アクセスタイムを高速にすることができる効果がある
。[Effects of the Invention] As explained above, the present invention provides a fuse that is inserted between the word line drive circuit and the word line, and when the word line is replaced with a spare word line, the fuse is cut. , without using a delay circuit, it is possible to avoid multi-selecting word lines and spare word lines, and the access time can be increased.
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は第１図の動作
波形図、第４図、第５図は従来例をそれぞれ示す回路図
、第６図は第４図、第５図の回路の動作を示す波形図で
ある。
１・・・・・・・・・・・・・ワード線駆動回路、１０
０、 １０１ ・・・・・・・インバータ、１０２．１
０３・・・・・・・ヒユーズ、ＢＬ、 丁■・・・・・
・・・・ビット線、ＷＬ・・・・・・・・・・・・正規
ワード線、ＲＷＬ・・・・・・・・・・・冗長ワード線
。Fig. 1 is a circuit diagram showing a first embodiment of the present invention, Fig. 2 is a circuit diagram showing a second embodiment of the invention, Fig. 3 is an operation waveform diagram of Fig. 1, Figs. The figures are circuit diagrams showing conventional examples, and FIG. 6 is a waveform diagram showing the operation of the circuits shown in FIGS. 4 and 5. 1・・・・・・・・・・・・Word line drive circuit, 10
0, 101...Inverter, 102.1
03...Hyuse, BL, Ding...
...Bit line, WL....Regular word line, RWL....Redundant word line.
Claims (1)
、不良のメモリセルが接続されているワード線を予備の
ワード線に置換することにより不良を救済することが可
能な冗長回路を有する半導体記憶装置において、ワード
線駆動回路と前記ワード線との間にヒューズを挿入し、
前記ワード線を予備のワード線に置換する場合、前記ヒ
ューズを切断することを特徴とする半導体記憶装置。A redundant circuit has a large number of memory cells arranged in row and column directions, and is capable of relieving defects by replacing the word line to which a defective memory cell is connected with a spare word line. In the semiconductor memory device comprising: inserting a fuse between a word line drive circuit and the word line;
A semiconductor memory device, wherein the fuse is cut when replacing the word line with a spare word line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186012A JPH0235698A (en) | 1988-07-26 | 1988-07-26 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186012A JPH0235698A (en) | 1988-07-26 | 1988-07-26 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235698A true JPH0235698A (en) | 1990-02-06 |
Family
ID=16180835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63186012A Pending JPH0235698A (en) | 1988-07-26 | 1988-07-26 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235698A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5568433A (en) * | 1995-06-19 | 1996-10-22 | International Business Machines Corporation | Memory array having redundant word line |
| US9283781B2 (en) | 2008-06-26 | 2016-03-15 | Sato Holdings Kabushiki Kaisha | Cutting apparatus |
-
1988
- 1988-07-26 JP JP63186012A patent/JPH0235698A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5568433A (en) * | 1995-06-19 | 1996-10-22 | International Business Machines Corporation | Memory array having redundant word line |
| US9283781B2 (en) | 2008-06-26 | 2016-03-15 | Sato Holdings Kabushiki Kaisha | Cutting apparatus |
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