JPH0234894A - Display controller - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータ等で用いられるフラットディス
プレイ（ＬＣＤ、プラズマディスプレイ等）の表示制御
信号を発生するディスプレイコントローラに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a display controller that generates display control signals for flat displays (LCDs, plasma displays, etc.) used in computers and the like.
従来のディスプレイコントローラにおいては、表示領域
の設定手段が１種類のみに限られる。例えば、横方向６
４０ドツト×縦方向４００ドツトのフラットディスプレ
イを使用する場合には、コントローラにおける表示領域
（表示すイズ）の設定を６４０Ｘ４００に設定し、ｔＪ
’１６４０ドツトＸ縦２００ドツトのフラットディスプ
レイを使用する場合には、コントローラにおける表示領
域の設定を６４０Ｘ２００に変更して使用する。従って
、一つのシステムの中で複数の表示領域を持つ場合、例
えば６４０Ｘ４００と６４０Ｘ２００の２種類の表示領
域を持つ場合には、２種類のフラットディスプレイを用
意し各々の表示モードに合ったディスプレイを選択して
使用していた。In conventional display controllers, there is only one type of display area setting means. For example, horizontal direction 6
When using a flat display with 40 dots x 400 dots in the vertical direction, set the display area (display size) on the controller to 640 x 400, and
When using a flat display of 1640 dots x 200 dots vertically, the display area setting on the controller is changed to 640 x 200. Therefore, if one system has multiple display areas, for example two types of display areas, 640X400 and 640X200, prepare two types of flat displays and select the display that suits each display mode. I was using it.
従来のディスプレイコントローラにおいては、表示領域
の設定手段が１種類のみであるため、−′つのシステム
の中で表示領域が１種類しかない場合は問題ないが、一
つのシステムの中で、ソフトウェアによって多種の表示
領域が存在する場合には、ソフトウェアに対応したディ
スプレイを選ばなければならない。すなわち、多種のソ
フトウェアを一つのディスプレイで表示することができ
ない。例えば、ＩＢＭ社製のパーソナルコンピュータ
ＩＢＭ−ＰＣを例にとると、このシステムにおいては、
表示領域が６４０Ｘ３５０ドツトあるいは６４０Ｘ２０
０ドツト等、複数存在する。この表示領域の選択は、ソ
フトウェアによってなされるため、ディスプレイを６４
０Ｘ３５０ドツトに固定してしまうと、６４０Ｘ２００
ドツトのディスプレイしかサポートしないソフトウェア
は使えなくなってしまう。In conventional display controllers, there is only one type of display area setting means, so if there is only one type of display area in two systems, there is no problem, but within one system, there are many types of display areas depending on the software. If there is a display area of That is, it is not possible to display various types of software on one display. For example, a personal computer manufactured by IBM
Taking IBM-PC as an example, in this system,
Display area is 640x350 dots or 640x20
There are multiple numbers, such as 0 dots. The selection of this display area is done by software, so the display is
If fixed to 0x350 dot, 640x200
Software that only supports DOT displays will no longer be usable.
この様に複数の表示領域を一つのディスプレイで表示で
きないという課題を、ディスプレイコントローラのモー
ド設定方法で解決し、表示領域が変わっても広く使用で
きる様にすることが本発明の目的である。An object of the present invention is to solve the problem of not being able to display a plurality of display areas on a single display using a mode setting method for a display controller, and to enable a wide range of uses even if the display area changes.
本発明のディスプレイコントローラは、ディスプレイが
表示可能な最大の表示容量（第１表示すイズ）と実際に
表示に使用する表示領域（第２表示すイズ）を各々独立
に設定する手段を有する。The display controller of the present invention has means for independently setting the maximum display capacity (first display size) that the display can display and the display area (second display size) that is actually used for display.
本発明は前記の構成を有するので、実際に表示に使用す
る表示領域（第２表示すイズ）が表示容量（第１表示す
イズ）より小さい場合でも各々を独立に設定すれば表示
可能である。従って表示領域がいくつか存在しても、そ
れぞれに対応した値を表示領域として設定してやれば、
一種の表示容量に対して多種の表示領域を表示すること
ができる。Since the present invention has the above configuration, even if the display area (second display size) actually used for display is smaller than the display capacity (first display size), display is possible by setting each area independently. . Therefore, even if there are several display areas, if you set the corresponding value as the display area,
Various types of display areas can be displayed for one type of display capacity.
ＣＲＴ用のビデオ信号を液晶表示装置（以下ＬＣＤ）用
の信号に変換するＬＣＤコントローラ（以下ビデオ−Ｌ
ＣＤインターフェース）に本発明を適用した例を第１図
に示す。まずこのコントローラの動作を簡単に説明する
。ＣＲＴ用のビデオデータＶＤには通常第２図に示す様
に表示データ期間（斜線部）と帰線期間（斜線外の部分
）がある。さらに帰線期間は、垂直バックポーチ、垂直
フロントポーチ、水平バックポーチ、及び水平フロント
ポーチの４種類に区別できる。ビデオデータは左上から
点順次走査されシリアルに第１図のＶＤから入力され、
ＶＤに同期するドツトクロックＣＫによりシリアル／パ
ラレル変換回路（以下Ｓ／Ｐ変換回路）１１５に取り込
まれる。このシリアルデータは８ビツト毎にパラレルデ
ータに変換され、データバス１３０を介して外部バッフ
ァメモリ１２０に書き込まれる。その際の書き込みアド
レスは、ＣＫを分周器１０４により１／８分周した書き
込みクロック１３１をカウントする書き込みアドレスカ
ウンタ１０５により、第３図に示す様に左上から順に８
ドツト毎にカウントアツプされて出力される。書き込み
アドレスＡＷは８ドツト毎に切換わり、書き込みアドレ
ス変換回路１０６を介して書き込みアドレスバス１２２
に出力される。読み出し／書き込み制御回路１０７は書
き込みクロック１３１の立上り、立下りに同期してアド
レス切換信号１２５、書き込み制御信号１２６．１２７
を出力する。アドレス切換回路１２９はアドレス切換信
号１２５により書き込みアドレスバス１２２と読み出し
アドレスバス１２３の一方のアドレスをアドレスバス１
２４に出力する。従って、書き込み時には、ドツトクロ
ック８ドツト毎に書き込みアドレスが切換わると書き込
みクロック１３１の前半部においてバス１２４に書き込
みアドレスが出力され、Ｓ／Ｐ変換回路１１５から制御
信号１２６に同期して８ビツトのパラレルデータが入力
され、制御信号１２７により外部バッファメモリ１２０
が書き込み状態となって、バス１２４のアドレスデータ
に応じたメモリ１２０のアドレスにパラレルデータが書
き込まれる。LCD controller (hereinafter referred to as video-L) that converts video signals for CRT into signals for liquid crystal display (hereinafter referred to as LCD)
FIG. 1 shows an example in which the present invention is applied to a CD interface. First, the operation of this controller will be briefly explained. Video data VD for CRT usually has a display data period (shaded area) and a retrace period (outside the shaded area) as shown in FIG. Further, the retrace period can be classified into four types: vertical back porch, vertical front porch, horizontal back porch, and horizontal front porch. Video data is scanned point-by-point from the upper left and input serially from the VD shown in Figure 1.
The data is taken into a serial/parallel conversion circuit (hereinafter referred to as an S/P conversion circuit) 115 by a dot clock CK synchronized with VD. This serial data is converted into parallel data every 8 bits and written to external buffer memory 120 via data bus 130. At that time, the write address is determined by the write address counter 105, which counts the write clock 131 obtained by dividing the frequency of CK by 1/8 by the frequency divider 104, in order from the upper left as shown in FIG.
Each dot is counted up and output. The write address AW switches every 8 dots and is transferred to the write address bus 122 via the write address conversion circuit 106.
is output to. The read/write control circuit 107 outputs an address switching signal 125 and write control signals 126 and 127 in synchronization with the rise and fall of the write clock 131.
Output. The address switching circuit 129 switches the address of one of the write address bus 122 and the read address bus 123 to the address bus 1 using the address switching signal 125.
Output to 24. Therefore, during writing, when the write address is switched every 8 dots of the dot clock, the write address is output to the bus 124 in the first half of the write clock 131, and the 8-bit data is output from the S/P conversion circuit 115 in synchronization with the control signal 126. Parallel data is input, and the control signal 127 causes the external buffer memory 120 to
becomes a write state, and parallel data is written to the address of the memory 120 corresponding to the address data of the bus 124.
ビデオデータには前述した様に無効データ（帰線期間）
が含まれるため、その部分を無視して、表示データのみ
をＳ／Ｐ変換回路が取り込める様に、水平バックポーチ
判定回路／水平ドツト数カウンタ１１３、垂直バックポ
ーチ判定回路／垂直うイン数カウンタ１１４で制御する
。水平バックポーチ判定回路／水平ドツトカウンタへは
水平同期信号Ｈ８Ｃをカウンタのスタートパルス、ドッ
トクロツクＣＫをカウンタのクロックとして入力する。As mentioned above, the video data has invalid data (retrace period).
is included, so that part is ignored and only the display data can be taken in by the S/P conversion circuit. Control with. The horizontal synchronizing signal H8C is input to the horizontal back porch determination circuit/horizontal dot counter as a counter start pulse, and the dot clock CK is input as a counter clock.
垂直バックポーチ判定回路／垂直うイン数カウンタへは
、垂直同期信号ｖＳＣをカウンタのスタートパルス、水
平同期信号Ｈ８Ｃをカウンタのクロックとして入力する
。The vertical synchronization signal vSC is inputted to the vertical back porch determination circuit/vertical gain counter as the start pulse of the counter, and the horizontal synchronization signal H8C is inputted as the clock of the counter.
次に外部バッファメモリからの読み出しについて説明す
る。クロック発生回路１１１からは読み出し用基本クロ
ックが出力される。読み出しアドレスカウンタ１０８は
ＬＣＤに適した順序で、読み出し用基本クロックを分周
器１１０で１／２分周した読み出しクロック１３２をカ
ウントして読み出しアドレスを発生する。外部バッファ
メモリ１２０から読み出されたデータはデータバス１３
０を介してＬＣＤデータ変換回路１１８に人力され、Ｌ
ＣＤに適したフォーマットに変換され、ブランキングコ
ントロール１１９（後述）を介して出力される。その他
にＬＣＤに必要な制御信号（データシフトクロック、デ
ータラッチパルス等）１２１はクロック発生回路１１１
からのクロックをカウントするＬＣＤ制御信号発生回路
１１７で発生しＬＣＤへ供給される。読み出し時には読
み出し／書き込み制御回路１０７から制御信号１２８が
出力され、制御信号１２７により外部バッファメモリ１
２７は読み出し状態とされる。制御信号１２８は読み出
しクロック１３２を読み出しアドレスカウンタ１０８が
カウントして読み出しアドレスが変化した時に書き込み
クロック１３１に同期して出力される。この信号１２８
によりラッチ１０９は読み出しアドレスをラッチし、そ
のアドレスデータをバス１２３に出力する。読み出しア
ドレスが変化した直後の読み出しサイクル時にアドレス
切換回路１２９からは読み出しアドレスデータが出力さ
れ、このアドレスに応じたメモリの番地からデータが読
み出される。以上がビデオ−ＬＣＤインターフェースの
概略である。Next, reading from the external buffer memory will be explained. The clock generation circuit 111 outputs a basic clock for reading. The read address counter 108 generates a read address by counting the read clock 132 obtained by dividing the read basic clock by 1/2 using the frequency divider 110 in an order suitable for the LCD. The data read from the external buffer memory 120 is transferred to the data bus 13.
0 to the LCD data conversion circuit 118, and L
The data is converted into a format suitable for a CD and output via a blanking control 119 (described later). In addition, the control signals (data shift clock, data latch pulse, etc.) necessary for the LCD 121 are generated by the clock generation circuit 111.
The LCD control signal generation circuit 117 that counts clocks from the LCD control signal generating circuit 117 generates the clock signal and supplies it to the LCD. At the time of reading, a control signal 128 is output from the read/write control circuit 107, and the control signal 127 causes the external buffer memory 1 to
27 is in a read state. The control signal 128 is output in synchronization with the write clock 131 when the read address counter 108 counts the read clock 132 and the read address changes. This signal 128
The latch 109 latches the read address and outputs the address data to the bus 123. During a read cycle immediately after the read address changes, the address switching circuit 129 outputs read address data, and data is read from the memory address corresponding to this address. The above is an outline of the video-LCD interface.
次に本発明を適用した部分の詳細を説明する。Next, details of the portion to which the present invention is applied will be explained.
まずモード設定レジスタ１０１について述べる。First, the mode setting register 101 will be described.
このレジスタは、ＬＣＤの駆動方式や表示領域等種々の
設定を行なうレジスタ群で、この中に、ＬＣＤの表示可
能な最大表示容量（第１表示すイズ）の設定を行なうレ
ジスタ１０２とビデオ信号を実際に表示に使用する表示
領域（第２表示すイズ）の設定を行なうレジスタ１０３
とが独立に存在する。例えば６４０Ｘ４８０ドツトマト
リツクスのＬＣＤに、表示領域が６４０ｘ３５０ドツト
の表示（例えばＩＢＭ社製パーソナルコンピュータＩＢ
Ｍ−ＰＣのＥＧＡモード）を行なう場合であれば前記レ
ジスタ１０２には６４０Ｘ４８０ドツトを設定し、レジ
スタ１０３には６４０Ｘ３５０ドツトを設定する。この
場合の表示は第４図に示す様になり、バッファメモリは
表示容量（６４０Ｘ４８０ドツト）相当分だけ確保され
ている。ここで有効なビデオデータ（斜線部）は３５０
ライン分しかないため、第４図に示す様なＬＣＤの表示
を行なうためには、バッファメモリへ書き込む際にアド
レスにオフセットを持たせる必要がある。This register is a register group that performs various settings such as the driving method and display area of the LCD, and includes a register 102 that sets the maximum display capacity (first display size) that can be displayed on the LCD, and a register 102 that sets the video signal. Register 103 for setting the display area (second display size) actually used for display
exist independently. For example, a 640 x 480 dot matrix LCD has a display area of 640 x 350 dots (for example, an IBM personal computer IB
If the M-PC EGA mode is to be used, the register 102 is set to 640x480 dots, and the register 103 is set to 640x350 dots. The display in this case is as shown in FIG. 4, and the buffer memory is reserved for the display capacity (640×480 dots). The valid video data (hatched area) here is 350
Since there is only one line, in order to display the LCD as shown in FIG. 4, it is necessary to provide an offset to the address when writing to the buffer memory.
この交換を行なうのが書き込みアドレス変換回路１０６
である。また、書き込みアドレスカウンタ１０５は表示
領域を示すＤ１０３によりカウントする最大数が設定さ
れる。第４図の表示の場合であれば、主画面ブランクデ
ータに参口当するアドレス
をオフセットとして付加してやれば良い。この回路の一
例として、加算器を使って前記オフセットを付加する回
路を第５図に示す。The write address conversion circuit 106 performs this exchange.
It is. Further, the maximum number to be counted by the write address counter 105 is set by D103 indicating the display area. In the case of the display shown in FIG. 4, the address to be accessed may be added to the main screen blank data as an offset. As an example of this circuit, FIG. 5 shows a circuit that uses an adder to add the offset.
ここでオフセットアドレスレジスタ５０１は、前記アド
レスのオフセット値が書き込まれているレジスタで、表
示容量と表示領域の組み合せにより、数種類のオフセッ
ト値が必要となるため、複数個のレジスタが用意されて
いる。この複数のレジスタの中よりセレクタ５０２を介
して一つの値が選択される。このときセレクタ５０２は
第１図のモード設定レジスタからの出力信号Ｄ１０２及
びＤ１０３を基に選択を行なう。こうして選択された１
６ビツトのオフセット値は５０３へ出力され、書き込み
アドレスカウンター０５からの出力ＡＷとともに１６ビ
ツト加算器５０４へ入力される。この結果、通常の書き
込みアドレスＡＷにオフセットアドレス分が加算された
アドレスが出力ＡＡＷより得られる。すなわち、書き込
みアドレスカウンタ１０５は前述のようにＤ１０３によ
りカウント数が設定されて６４０ドツト×３５０ライン
分をカウントするだけであるため、アドレス変換回路１
０６が６４０ドツト×６５ライン分のブランク領域骨を
アドレスＡＷに加算するのである。従って、ビデオデー
タはバッファメモリ１２０の前述の５２００バイト分に
は記憶されず、この次のアドレスから記憶されるように
なる。モード設定レジスタ１０２．１０３の内容が変わ
れば、書き込みアドレスカウンタ１０５の最大カウント
数、アドレス変換回路１０６のオフセット量もそれに応
じて変わるため、種々の表示容量を有するディスプレイ
に対して種々の表示領域の設定が可能となる。この方法
で書き込みを行なうと、第４図に示すブランクデータに
相当する部分のバッファメモリは書き込みが行なわれず
、有効なビデオデータは、オフセット分のアドレスの次
のアドレスから書き込まれる。一方、読み出しは表示容
量分すべて、すなわち６４０Ｘ４８０ドツト分すべて行
なわれるため、前述の書き込みが行なわれないバッファ
メモリについても読み出しは行なわれ、ＬＣＤヘデータ
転送されることになる。従ってそのまま読み出してＬＣ
Ｄへ転送してしまうと、上下のブランクデータ部分にラ
ンダムなデータが表示される可能性がある。これを避け
るためには、メモリクリアシーケンスを持たせて、−度
（電源投入時等）バッファメモリの内容をクリアしてし
まうか、あるいは、ブランキングデータ部分については
、ＬＣＤへ転送されない様な制御を行なう必要がある。Here, the offset address register 501 is a register in which the offset value of the address is written. Since several types of offset values are required depending on the combination of display capacity and display area, a plurality of registers are prepared. One value is selected from among these registers via selector 502. At this time, selector 502 makes a selection based on output signals D102 and D103 from the mode setting register shown in FIG. 1 selected in this way
The 6-bit offset value is output to 503 and input to a 16-bit adder 504 together with the output AW from write address counter 05. As a result, an address obtained by adding the offset address to the normal write address AW is obtained from the output AAW. That is, since the write address counter 105 only counts 640 dots x 350 lines with the count number set by D103 as described above, the address conversion circuit 1
06 adds a blank area bone of 640 dots x 65 lines to address AW. Therefore, the video data is not stored in the aforementioned 5200 bytes of buffer memory 120, but is stored starting from the next address. If the contents of the mode setting registers 102 and 103 change, the maximum count of the write address counter 105 and the offset amount of the address conversion circuit 106 will also change accordingly. Settings are now possible. When writing is performed using this method, writing is not performed in the portion of the buffer memory corresponding to the blank data shown in FIG. 4, and valid video data is written from the address next to the address corresponding to the offset. On the other hand, since reading is performed for the entire display capacity, that is, for all 640×480 dots, reading is also performed from the buffer memory to which the above-mentioned writing is not performed, and data is transferred to the LCD. Therefore, read it out as is and LC
If it is transferred to D, random data may be displayed in the upper and lower blank data areas. To avoid this, either provide a memory clear sequence and clear the contents of the buffer memory every time (when the power is turned on, etc.), or control the blanking data part so that it is not transferred to the LCD. It is necessary to do this.
後者の制御を行なう部分がブランキングコントロール１
１９である。これは、レジスタ１０２とレジスタ１０３
の情報を元にブランキングデータ部に相当するＬＣＤへ
のデータ出力をディスエーブル状態にする機能を持つ。The part that controls the latter is blanking control 1.
It is 19. This is register 102 and register 103.
It has a function of disabling data output to the LCD corresponding to the blanking data section based on the information.
この場合であれば、第１ラインから第６５ラインまでの
データ転送時及び第４１６ラインから第４８０ラインま
でのデータ転送時に、データ出力をディスエーブル（ロ
ーレベルに固定）状態にする。ブランキングコントロー
ルの回路例を第６図に示す。以下簡単に動作を説明する
。入力信号ＬＩＮＥＣは、ＬＣＤのビットのラインカウ
ンタ出力信号である。In this case, the data output is disabled (fixed at low level) during data transfer from the 1st line to the 65th line and during data transfer from the 416th line to the 480th line. An example of a blanking control circuit is shown in FIG. The operation will be briefly explained below. The input signal LINEC is a bit line counter output signal of the LCD.
このＬＣＤラインカウンタは、第１図のＬＣＤ制御信号
発生回路１１７の中に含まれ、ＬＣＤのライン数（この
場合だと４８０ライン）をカウントアツプする９ビツト
のカウンタである。このカウンタ出力ＬＩＮＥＣをブラ
ンキングコントロール１１９内のデコーダ６０１に入力
する。このデコーダは、モードレジスタ１０２、及び１
０３の内容Ｄ１０２及びＤ１０３を受けてデコーダ出力
を切換える。ここでは、Ｄ１０２及びＤ１０３に基づき
ＬＩＮＥＣが表示領域が始まる６５ライン口の内容とな
ったのをデコードして信号６０７を出力し、また、表示
領域が終わりブランキングデータが始まる４１５ライン
目になったのをデコードして信号６０８を出力する。そ
のタイミングチャートを第７図に示す。これらの信号は
さらにＲ／Ｓフリップフロップ６０２に人力されＬＣＤ
データのイネーブル信号ＬＣＤＥＮを生成する。ＬＣＤ
ＥＮがハイレベルのときのみＬＣＤデータはイネーブル
となり、ＬＣＤデータ変換回路１１８から出力されたＬ
ＣＤデータＬＣＤＤをＡＮＤゲート６０３〜６０６を介
してＬＣＤに出力する。その他のときはＡＮＤゲート６
０３〜６０６の出力はローレベル固定となり、ＬＣＤに
表示がなされない。ここで注意すべきは、読み出しアド
レスカウンタ１０８さＬＣＤ１ｉ制御信号発生回路１１
７内のラインカウンタは各々ＬＣＤの表示容量を示すＤ
１０２によって最大カウント数が設定されることである
。このため読み出しアドレスカウンタ１０８はバッファ
メモリ１２０からＬＣＤの表示容量分のデータを繰り返
し読み出すようにアドレスをカウントする。また、ライ
ンカウンタは第７図のように４８０ライン分のカウント
を繰り返すようになる。このラインカウンタの出力に基
づきこの４８０ライン分のカウントの中の６５ラインか
ら４１４ラインまでの３５０ライン分にイネーブル信号
ＬＣＤＥＮを出力する。This LCD line counter is included in the LCD control signal generation circuit 117 of FIG. 1, and is a 9-bit counter that counts up the number of LCD lines (480 lines in this case). This counter output LINEC is input to the decoder 601 in the blanking control 119. This decoder includes a mode register 102 and a
The decoder output is switched in response to the contents D102 and D103 of 03. Here, based on D102 and D103, LINEC decodes the contents of the 65th line beginning where the display area begins and outputs a signal 607, and also indicates that the display area ends and the blanking data begins at the 415th line. is decoded and a signal 608 is output. The timing chart is shown in FIG. These signals are further input to the R/S flip-flop 602 and displayed on the LCD.
Generates a data enable signal LCDEN. LCD
The LCD data is enabled only when EN is at high level, and the L output from the LCD data conversion circuit 118
The CD data LCDD is output to the LCD via AND gates 603-606. At other times, AND gate 6
The outputs of 03 to 606 are fixed at low level and are not displayed on the LCD. What should be noted here is that the read address counter 108 and the LCD1i control signal generation circuit 11
Each line counter in 7 indicates the display capacity of the LCD.
The maximum count number is set by 102. Therefore, the read address counter 108 counts addresses so as to repeatedly read data corresponding to the display capacity of the LCD from the buffer memory 120. Further, the line counter repeatedly counts for 480 lines as shown in FIG. Based on the output of this line counter, an enable signal LCDEN is output for 350 lines from line 65 to line 414 out of the 480 lines counted.
従って、これらのカウンタのカウント数はＤ１０２．１
０３が変わればそれに応じて変わるため、種々の表示容
量のディスプレイに対して種々の表示領域の設定が可能
となる。Therefore, the count number of these counters is D102.1
03 changes accordingly, making it possible to set various display areas for displays with various display capacities.
以上をまとめれば、第１図のディスプレイコントローラ
は、バッファメモリ１２０にディスプレイの表示可能な
表示容量分の記憶容量を定義し、書き込み時にはその記
憶容量の６４０ドツト×６５ライン分にはビデオデ〜り
を記憶せずにその次のアドレスから、６４０ドツト×３
５０ライン分のデータを記憶するのである。従って、表
示容量分のアドレスから読み出して表示すればディスプ
レイは設定した表示領域に表示を行なうこととなる。と
ころが、単に読み出しただけではバッファメモリ内のビ
デオデータの記憶されないアドレスに誤まったデータが
入っていれば誤表示が起こる。To summarize the above, the display controller shown in FIG. 1 defines a storage capacity corresponding to the display capacity of the display in the buffer memory 120, and when writing, the video data is stored in the storage capacity of 640 dots x 65 lines. 640 dots x 3 from the next address without memorizing it
It stores data for 50 lines. Therefore, if data is read and displayed from addresses corresponding to the display capacity, the display will display the data in the set display area. However, if erroneous data is stored in an address in the buffer memory where the video data is not stored, erroneous display may occur if the video data is simply read out.
しかし、本発明では、ディスプレイの表示位置を検出し
て表示領域の期間だけディスプレイにデータを出力し、
それ以外の期間は表示させない固定レベルとしているた
め、表示領域外に誤表示される心配はない。However, in the present invention, the display position of the display is detected and data is output to the display only for the period of the display area.
Since it is set at a fixed level so that it is not displayed during other periods, there is no need to worry about it being erroneously displayed outside the display area.
この様にして表示領域以外での表示を完全にオフするこ
とができる。以上、６４０ Ｘ ４８０ドツトのＬＣＤ
に６４０Ｘ３５０ドツトの表示を行なう場合の動作を説
明してきた。もしここで表示を６４０Ｘ２００ドツトに
変更したい場合は表示領域を設定するレジスタ１０３の
内容を６４０Ｘ２００ドツトに変えてやるだけでよい。In this way, display outside the display area can be completely turned off. Above, 640 x 480 dot LCD
The operation when displaying 640×350 dots has been explained. If you wish to change the display to 640 x 200 dots, simply change the contents of the register 103 for setting the display area to 640 x 200 dots.
そうすれば前述の書き込みアドレス変換回路１０６のア
ドレスにオフセット量５０３や、ブランキングコントロ
ール１１９のデコーダ６０１出力も自動的に切換わり第
８図に示す様な表示を得ることができる。Then, the offset amount 503 to the address of the write address conversion circuit 106 mentioned above and the output of the decoder 601 of the blanking control 119 are automatically switched, so that a display as shown in FIG. 8 can be obtained.
以上述べてきた様に本発明によれば、表示容量の設定レ
ジスタ１０２と表示領域の設定レジスタ１０３とを各々
独立に持つため、一つのＬＣＤ。As described above, according to the present invention, since the display capacity setting register 102 and the display area setting register 103 are provided independently, one LCD is provided.
例えば６４０Ｘ４８０ドツトのＬＣＤに、種々の表示、
６４０Ｘ４８０ドツトはもちろん、６４０×３５０ドツ
トや６４０Ｘ２００ドツトの表示をハードウェアの変更
なしに、レジスタ１０３の値を変えるだけで切換えて表
示することができるわけである。本実施例においては、
表示容量及び表示領域の設定手段として読み出し書き込
み可能な記憶手段であるレジスタを用いたがこれはレジ
スタに限らず他の手段でも構わない、例えばもっと簡単
に、それぞれに入力端子を設けて、その端子の人力信号
を変化させることで設定を変えることもできる。なお本
説明では第４図に示す様にブランキング領域が上下に存
在する場合について説明したが、第８図に示す様に上下
左右にブランキング領域が存在する場合についても、同
様である。For example, various displays on a 640x480 dot LCD,
Not only 640 x 480 dots but also 640 x 350 dots and 640 x 200 dots can be displayed by simply changing the value of register 103 without changing the hardware. In this example,
Although we used a register, which is a readable and writable storage means, as a means for setting the display capacity and display area, this is not limited to registers, and other means may be used.For example, it is easier to provide input terminals for each, and to Settings can also be changed by changing the human input signal. In this description, the case where blanking areas exist above and below as shown in FIG. 4 has been explained, but the same applies to the case where blanking areas exist above, below, left and right as shown in FIG.
この場合は、書き込みアドレス変換回路内のオフセット
アドレスセレクタ５０１及びブランキングコントロール
内のデコーダ６０１が多少変更となるだけである。また
ここではＬＣＤを例に説明してきたが、他のフラットデ
ィスプレイ（例えばプラズマディスプレイ）用コントロ
ーラにも同様に適用可能である。In this case, only the offset address selector 501 in the write address conversion circuit and the decoder 601 in the blanking control are slightly changed. Further, although the explanation has been given using an LCD as an example, the present invention is similarly applicable to controllers for other flat displays (for example, plasma displays).
本発明を用いると、１台のディスプレイで種々の表示モ
ード（表示領域）が表示可能となる。従って、ソフトウ
ェアによって表示モードが変わっても、都度ハードウェ
ア（ディスプレイ）を交換する必要がなく、さまざまの
ソフトウェアに対応することが可能となる。これは特に
、フラットデ、イスプレイを用いたラップトツブコンピ
ュータ等へ応用すると、１種のフラットディスプレイで
さまざまなソフトウェアに対応でき、非常に有効である
。By using the present invention, various display modes (display areas) can be displayed on one display. Therefore, even if the display mode changes depending on the software, there is no need to replace the hardware (display) each time, and it is possible to support various software. This is particularly effective when applied to laptop computers and the like that use flat displays, as a single type of flat display can support a variety of software.
第１図は本発明の実施例を示す図。
第２図はビデオデータ信号ＶＤのフォーマット図。第３
図は外部バッファメモリのアドレスと表示位置との対応
図。第４図はＬＣＤ表示の一例を示す図。第５図は書き
込みアドレス変換回路の具体例を示す図。
第６図はブランキングコントロールの具体例を示す図。
第７図はブランキングコントロールの動作タイミングチ
ャート。第８図は上下左右にブランクブタを持つ場合の
ＬＣＤ表示例、を示す図。
１０１ ＠
１０２ψ
１０３・
１０６・
１１９ ・
５０１ ・
５０２ ・
５０３・
５０４ ・
６０１ ・
６０２・
・モード設定レジスタ
・表示容量設定レジスタ
・表示領域設定レジスタ
・書き込みアドレス変換回路
・ブランキングコントロール
・オフセットアドレスレジスタ
争セレクタ
・オフセットアドレス（１６ビツト）
・１６ビツト加算器
・デコーダ
・Ｒ／Ｓフリップフロップ
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 鈴 木 喜三部（他１名）第２図
第３図
第４図
第５図
第６図FIG. 1 is a diagram showing an embodiment of the present invention. FIG. 2 is a format diagram of the video data signal VD. Third
The figure shows the correspondence between external buffer memory addresses and display positions. FIG. 4 is a diagram showing an example of LCD display. FIG. 5 is a diagram showing a specific example of a write address conversion circuit. FIG. 6 is a diagram showing a specific example of blanking control. FIG. 7 is an operation timing chart of blanking control. FIG. 8 is a diagram showing an example of LCD display when holding blank pigs on the top, bottom, left and right sides. 101 @ 102ψ 103・106・119・501・502・503・504・601・602・・Mode setting register・Display capacity setting register・Display area setting register・Write address conversion circuit・Blanking control・Offset address register contest selector - Offset address (16 bits) - 16-bit adder, decoder, R/S flip-flop and above Applicant: Seiko Epson Corporation Representative Patent attorney: Kizobe Suzuki (and 1 other person) Figure 2 Figure 3 Figure 4 Figure 5 Figure 6
Claims (1)
ントローラにおいて、ディスプレイが表示可能な最大表
示容量と実際に表示に使用する表示領域を各々独立に設
定する手段を有することを特徴とするディスプレイコン
トローラ。A display controller that generates a display control signal for a display, characterized in that the display controller has means for independently setting the maximum display capacity that the display can display and the display area that is actually used for display.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074226A JPH0234894A (en) | 1988-04-27 | 1989-03-27 | Display controller |
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ID=26415350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1074226A Pending JPH0234894A (en) | 1988-04-27 | 1989-03-27 | Display controller |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06230739A (en) * | 1993-02-01 | 1994-08-19 | Nec Corp | Multisink type liquid crystal display device |
| US5818417A (en) * | 1992-06-22 | 1998-10-06 | Vlsi Technology, Inc. | Automatic virtual display panning circuit for providing VGA display data to a lower resolution display and method therefor |
| US7688303B2 (en) | 1997-01-30 | 2010-03-30 | Renesas Technology Corp. | Liquid crystal display controller and liquid crystal display device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592194A (en) * | 1988-04-27 | 1997-01-07 | Seiko Epson Corporation | Display controller |
| EP0502600A3 (en) * | 1991-03-05 | 1993-02-03 | Nview Corporation | Method and apparatus for displaying rgb and sync video without auxiliary frame storage memory |
| JPH05119734A (en) * | 1991-10-28 | 1993-05-18 | Canon Inc | Display controller |
| JP2735451B2 (en) * | 1993-01-05 | 1998-04-02 | 日本電気株式会社 | Multi-scan type liquid crystal display device |
| US5859649A (en) * | 1995-05-15 | 1999-01-12 | Motorola, Inc. | Data processing system having display controller with bursting direct memory access |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922585Y2 (en) * | 1979-07-11 | 1984-07-05 | 株式会社日立製作所 | Display device control circuit |
| JPS5859490A (en) * | 1981-10-06 | 1983-04-08 | 株式会社東芝 | Display controller |
| JPS5922585A (en) * | 1983-03-04 | 1984-02-04 | アップリカ葛西株式会社 | Block toy |
-
1989
- 1989-03-27 JP JP1074226A patent/JPH0234894A/en active Pending
- 1989-04-14 WO PCT/JP1989/000405 patent/WO1989010609A1/en active Application Filing
- 1989-12-18 GB GB8928519A patent/GB2237713B/en not_active Expired - Lifetime
- 1989-12-22 KR KR89702425A patent/KR970008783B1/en not_active IP Right Cessation
-
1995
- 1995-11-09 HK HK171795A patent/HK171795A/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818417A (en) * | 1992-06-22 | 1998-10-06 | Vlsi Technology, Inc. | Automatic virtual display panning circuit for providing VGA display data to a lower resolution display and method therefor |
| JPH06230739A (en) * | 1993-02-01 | 1994-08-19 | Nec Corp | Multisink type liquid crystal display device |
| US7688303B2 (en) | 1997-01-30 | 2010-03-30 | Renesas Technology Corp. | Liquid crystal display controller and liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2237713A (en) | 1991-05-08 |
| KR970008783B1 (en) | 1997-05-29 |
| GB2237713B (en) | 1992-08-12 |
| WO1989010609A1 (en) | 1989-11-02 |
| KR900700985A (en) | 1990-08-17 |
| HK171795A (en) | 1995-11-17 |
| GB8928519D0 (en) | 1990-07-04 |
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