JPH0234118B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はジヨセフソン素子を使つた回路、特に
メモリ回路に関する。より詳しくはジヨセフソン
メモリ回路の駆動電流をリセツトするための回路
に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to circuits using Josephson elements, particularly memory circuits. More specifically, the present invention relates to a circuit for resetting the drive current of a Josephson memory circuit.

（従来の技術） 周回電流の有無で情報の“１”、“０”を蓄える
１−０モードのジヨセフソンメモリセルの代表的
なものを第７図に示す。このメモリセルはアイビ
ーエム・ジヤーナル・オブ・リサーチ・アンド・
デベロプメント（IBM JOURNAL OF
RESEARCH AND DEVELOPMENT）第24巻
1980年143〜154ページに記載されているものであ
る。(Prior Art) FIG. 7 shows a typical 1-0 mode Josephson memory cell that stores information "1" and "0" depending on the presence or absence of a circulating current. This memory cell is manufactured by IBM Journal of Research and
Development (IBM JOURNAL OF
RESEARCH AND DEVELOPMENT) Volume 24
1980, pages 143-154.

第７図の回路において情報“１”の書き込みは
次のように行なわれる。まずメモリ回路に蓄えら
れている情報が“０”のときは、データ電流路７
１を通してデータ電流I_Yが供給されるとデータ電
流I_Yは右まわり電流I_Rと左まわり電流I_Lに均等に
分流する。Ｘ方向アドレス電流路７２、Ｙ方向ア
ドレス電流路７３を通してそれぞれＸ方向アドレ
ス電流I_X、Ｙ方向アドレス電流I_Yが供給されると
書き込みゲート７６がスイツチしてデータ電流I_Y
はすべて右まわり電流I_Rとなる。データ電流が立
ち下ると超伝導線を流れる電流は保存される性質
から右まわりの周回電流I_cir＝１／２I_Yが記憶ループ ７５内に流れ情報“１”が蓄えられる。はじめに
情報“１”が蓄えられているときは、デーた電流
I_Yが流れると、周回電流I_cirと重畳し右まわり電流
I_R＝I_Yとなり左まわり電流I_L＝０となるのでデー
タ電流I_Yが立ち下がつた後記憶ループ内には情報
“１”が残る。情報“０”の書き込みはアドレス
電流I_X、I_Yだけを流すことによつて行なわれる。
始め情報“１”が蓄えられているときは、アドレ
ス電流I_X、I_Y′が流れると書き込みゲート７６がス
イツチし蓄えられていた周回電流I_cirは記憶ルー
プ内に電圧が発生するので減少し、I_cir＝０とな
り“０”の書き込みが行われる。情報“０”が蓄
えられているときは書き込みゲート７６にゲート
電流が流れてないので書き込みゲート７６はスイ
ツチせず記憶ループ７５の状態は変わらず情報
“０”が書き込まれたままである。ゲート７７は
情報を読み出すための読み取りゲート、抵抗７８
は書き込みゲート７６スイツチ時に電流の転送を
確実に行うためのダンピング抵抗である。 In the circuit shown in FIG. 7, writing of information "1" is performed as follows. First, when the information stored in the memory circuit is "0", the data current path 7
When a data current I _Y is supplied through 1, the data current I _Y is equally divided into a clockwise current I _R and a counterclockwise current I _L. When the X-direction address current I _X and Y-direction address current I _Y are supplied through the X-direction address current path 72 and Y-direction address current path 73, respectively, the write gate 76 switches and the data current I _Y
are all clockwise currents I _R. When the data current falls, since the current flowing through the superconducting wire is conserved, a clockwise circulating current I _cir =1/2 I _Y flows into the memory loop 75 and information "1" is stored. Initially, when information “1” is stored, the data current
When I _Y flows, it is superimposed on the circulating current I _cir and a clockwise current
Since I _R = I _Y and the counterclockwise current I _L = 0, information "1" remains in the memory loop after the data current I _Y falls. Writing of information "0" is performed by flowing only address currents _I.sub.X and _I.sub.Y.
When the initial information "1" is stored, when the address currents I _X and I _Y ' flow, the write gate 76 is switched and the stored circulating current I _cir decreases because a voltage is generated in the storage loop. , I _cir =0, and "0" is written. When information "0" is stored, no gate current flows through the write gate 76, so the write gate 76 is not switched and the state of the memory loop 75 remains unchanged, with information "0" still being written. Gate 77 is a read gate for reading information, resistor 78
is a damping resistor for ensuring current transfer when the write gate 76 is switched.

第７図に示す周回電流の有無によつて情報
“１”、“０”を記憶する記憶回路では上記のよう
な手順で情報の書き込みがなされるが情報“１”
書き込み時にアドレス電流I_X、I_Yより先にデータ
電流I_Yが立ち下ると情報“０”を書き込む状態と
同じ状態になり書き込みゲートがスイツチし情報
“０”が書きこまれてしまう。この現象を防止す
るためにデータ電流I_Yのリセツトがアドレス電流
I_X、I_Yのリセツトより遅れる必要がある。 In the memory circuit shown in FIG. 7 that stores information "1" and "0" depending on the presence or absence of a circulating current, information is written in the above procedure, but the information "1"
During writing, if the data current I _Y falls before the address currents I _X and I _Y , the state is the same as that in which information "0" is written, the write gate is switched, and information "0" is written. To prevent this phenomenon, the reset of the data current I _Y is set to the address current.
Must lag behind the reset of I _X and I _Y.

第８図は前記文献におけるメモリセル駆動電流
路（データ電流路、アドレス電流路）のリセツト
方法を示したものである。メモリセル駆動電流路
８３は第７図のデータ電流路７１またはＸ方向ア
ドレス電流路７２またはＹ方向アドレス電流路７
３が直列に接続されたものである。このメモリセ
ル駆動電流路８３は挿入されているリセツトゲー
ト８１によりリセツトされる。リセツトゲート８
１はリセツト信号線８２によつて供給されるリセ
ツト信号電流I_Sの立ち上りによりスイツチする。 FIG. 8 shows a method of resetting the memory cell drive current path (data current path, address current path) in the above-mentioned document. The memory cell drive current path 83 is the data current path 71, the X-direction address current path 72, or the Y-direction address current path 7 in FIG.
3 are connected in series. This memory cell drive current path 83 is reset by an inserted reset gate 81. Reset gate 8
1 is switched by the rise of the reset signal current _IS supplied by the reset signal line 82.

従来このようなリセツト回路においてはデータ
電流とアドレス電流のリセツトの遅延時間の調節
は、第９図に示すように集積回路外部に二種類の
電源９０，９２を用意し、データ電流のリセツト
ゲート群である第１のリセツトゲート群９３に与
える信号電流をアドレス電流のリセツトゲート群
である第２のリセツトゲート群９４に与える信号
電流より後に与えることによつて行なつていた。
このため従来例によるリセツト回路では二種類の
電源を用意する必要があり、外部電源の構成が複
雑となる欠点があつた。また、信号線が長くなり
信号電流の波形がなまるため上記二種類の信号電
流の間の遅延時間を大きくする必要がありメモリ
回路のサイクル時間がアクセス時間に比べて長く
なるという欠点を有していた。 Conventionally, in such a reset circuit, the delay time for resetting the data current and address current is adjusted by preparing two types of power supplies 90 and 92 outside the integrated circuit, as shown in FIG. This is done by applying the signal current to the first reset gate group 93 which is the address current after the signal current which is applied to the second reset gate group 94 which is the address current reset gate group.
Therefore, in the conventional reset circuit, it is necessary to prepare two types of power supplies, and the configuration of the external power supply becomes complicated. In addition, since the signal line becomes longer and the waveform of the signal current becomes dull, it is necessary to increase the delay time between the two types of signal currents, which has the disadvantage that the cycle time of the memory circuit becomes longer than the access time. was.

（発明の目的） 本発明は周回電流の有無によつて情報“１”、
“０”を記憶する方式の１−０モードのジヨセフ
ソンメモリセルを用いたメモリ回路において情報
“１”書き込み時における書き込み誤りを防止す
るためのデータ電流路のリセツトをアドレス電流
路のリセツトより遅らせることの手段として、メ
モリ回路と同一チツプ上に遅延手段を設け、外部
電源の構成を簡単にすることを目的としたもので
ある。また、短い遅延時間でメモリセルの正常動
作を行わせ、メモリ回路のサイクルタイムを短縮
することを目的としたものである。(Object of the invention) The present invention provides information "1" and
In a memory circuit using a 1-0 mode Josephson memory cell that stores "0", resetting the data current path to prevent write errors when writing information "1" is performed by resetting the address current path. As a means for delaying, a delay means is provided on the same chip as the memory circuit, and the purpose is to simplify the configuration of the external power supply. Another purpose is to allow the memory cells to operate normally with a short delay time, thereby shortening the cycle time of the memory circuit.

（発明の構成） 本発明によれば同一電源により駆動される第１
の信号線群および第２の信号線群と、ジヨセフソ
ンメモリセルアレイの第１の駆動線群のリセツト
を行う一個または複数個のリセツトゲートよりな
る第１のリセツトゲート群と、前記ジヨセフソン
メモリセルアレイの第２の駆動線群のリセツトを
行う一個または複数個のリセツトゲートよりなる
第２のリセツトゲート群と遅延手段とにより構成
され、前記第１のリセツトゲート群に含まれる各
リセツトゲート群は前記第１の信号線群の信号線
によりリセツト信号を供給され、前記第２のリセ
ツトゲート群に含まれる各リセツトゲート群は前
記第２の信号線群の信号線によりリセツト信号を
供給され、かつ前記第１の信号線群には前記遅延
手段が設けられていることを特徴とするジヨセフ
ソンリセツト回路が構成できる。(Structure of the Invention) According to the present invention, the first
a first reset gate group consisting of one or more reset gates for resetting the first drive line group of the Josephson memory cell array; Each reset gate group included in the first reset gate group is composed of a second reset gate group consisting of one or more reset gates for resetting the second drive line group of the memory cell array and a delay means. is supplied with a reset signal by the signal line of the first signal line group, and each reset gate group included in the second reset gate group is supplied with a reset signal by the signal line of the second signal line group, Further, a Josephson reset circuit can be constructed, characterized in that the first signal line group is provided with the delay means.

（構成の詳細な説明） 以下図面を用いて本発明につき詳細に説明す
る。(Detailed Description of Configuration) The present invention will be described in detail below with reference to the drawings.

第１図は本発明の構成の詳細な説明をするため
のブロツク図である。第１図においては、簡単の
ため信号線群が第１の信号線群１１、第２の信号
線群１２とも一本の信号線で構成されている場合
を示している。第１図において、第１のリセツト
ゲート群１３は例えば１−０モードのメモリセル
アレイのデータ電流路をリセツトするリセツトゲ
ート群であり、第２のリセツトゲート群１４は例
えば前述のメモリセルアレイのアドレス電流路を
リセツトするリセツトゲート群である。また第
１、第２のリセツトゲート群１３，１４にそれぞ
れリセツト信号電流を供給する第１の信号線群１
１と第２の信号線群１２は同一の電源１６から電
流を供給されている。さらに第１の信号線群には
遅延手段１７が設けられている。第１、第２の信
号線群１１，１２、第１、第２のリセツトゲート
群１３，１４、メモリセルアレイ１５、遅延手段
１７は同一チツプ上の集積回路として構成するこ
とができる。 FIG. 1 is a block diagram for explaining in detail the configuration of the present invention. In FIG. 1, for simplicity, a case is shown in which both the first signal line group 11 and the second signal line group 12 are composed of one signal line. In FIG. 1, a first reset gate group 13 is, for example, a reset gate group for resetting the data current path of the memory cell array in the 1-0 mode, and a second reset gate group 14 is, for example, a reset gate group for resetting the data current path of the memory cell array described above. This is a group of reset gates that reset the path. Also, a first signal line group 1 supplies reset signal currents to the first and second reset gate groups 13 and 14, respectively.
The first and second signal line groups 12 are supplied with current from the same power supply 16. Further, a delay means 17 is provided in the first signal line group. The first and second signal line groups 11 and 12, the first and second reset gate groups 13 and 14, the memory cell array 15, and the delay means 17 can be constructed as an integrated circuit on the same chip.

本発明の回路の動作における信号の流れは以下
のようになる。電源から出た駆動信号は二つに分
かれる。一つはそのまま第２の信号線群１２に加
わり第２のリセツトゲート群１４の駆動信号とな
り、メモリのアドレス電流リセツト信号となる。
もう一方は遅延手段１７を取つて第１の信号線群
１１に加わり、第１のリセツトゲート群１３の駆
動信号となり、メモリのデータ電流リセツト信号
となる。 The signal flow in the operation of the circuit of the present invention is as follows. The drive signal from the power supply is divided into two parts. One is directly added to the second signal line group 12 and becomes a drive signal for the second reset gate group 14, and becomes an address current reset signal for the memory.
The other one takes the delay means 17 and is added to the first signal line group 11, becomes a drive signal for the first reset gate group 13, and becomes a data current reset signal for the memory.

このようにデータ電流リセツト信号は遅延手段
により必ずアドレス電流リセツト信号より遅れて
メモリセルアレイに入つてくるので、データ電流
をアドレス電流より遅れてリセツトさせることが
できる。 In this manner, the data current reset signal always enters the memory cell array later than the address current reset signal due to the delay means, so that the data current can be reset later than the address current.

実施例 １ 第２図に本発明の第１の実施例を示す。第３図
は本実施例の動作を説明するためのリセツトゲー
トとメモリセル駆動線路の関係を示すブロツク図
であり、第４図はリセツトゲートの動作点を示す
図面である。本実施例で用いるリセツトゲート２
６，２７は信号電流の立ち下りを検出してスイツ
チするリセツトゲートで第３図に示すリセツトゲ
ート３１である。Embodiment 1 FIG. 2 shows a first embodiment of the present invention. FIG. 3 is a block diagram showing the relationship between the reset gate and the memory cell drive line for explaining the operation of this embodiment, and FIG. 4 is a drawing showing the operating point of the reset gate. Reset gate 2 used in this example
Reference numerals 6 and 27 indicate reset gates 31 shown in FIG. 3, which detect the fall of the signal current and switch.

本実施例ではリセツト信号線２４の遅延手段と
して、データ電流をリセツトする第１のリセツト
ゲート群であるリセツトゲート２６と電源抵抗２
１の間を遅延抵抗２３を介して接地する構成が用
いられる。遅延抵抗２３の値ｒを数オームにする
と電源抵抗２１，２２の抵抗値Ｒの数十オームに
比べて十分の一程度になる。従つて、第１の信信
号線であるリセツト信号線２４および第２の信号
線であるリセツト信号線２５のインダクタンスの
値Ｌの数百ピコヘンリーを考え合わせると、リセ
ツト信号線２４の時定数Ｌ／ｒはリセツト信号線
２５のＬ／Ｒの10倍程度となり、リセツト信号線
２４を流れる信号電流I_Sはリセツト信号２５を流
れる信号電流I_S′より数百ピコ秒程度遅れて立ち下
る。さらに遅延抵抗の抵抗値ｒを調節することに
よつてI_Sに所望の遅延を得ることができる。以上
述べたように遅延抵抗２３を用いることによりリ
セツト信号線２４に流れる信号電流I_Sをリセツト
信号線２５に流れる信号電流I_S′より遅れて立ち下
らせ、第１のリセツトゲート群であるデータ電流
のリセツトゲート２６を第２のリセツトゲート群
であるアドレス電流のリセツトゲート２７より遅
れてスイツチさせることができる。 In this embodiment, as delay means for the reset signal line 24, a reset gate 26, which is a first reset gate group that resets the data current, and a power supply resistor 2 are used.
1 is grounded via a delay resistor 23. If the value r of the delay resistor 23 is several ohms, it will be about one-tenth of the resistance value R of the power supply resistors 21 and 22, which is several tens of ohms. Therefore, considering the inductance value L of several hundred picohenries of the reset signal line 24, which is the first signal line, and the reset signal line 25, which is the second signal line, the time constant L of the reset signal line 24 is /r is about 10 times L/R of the reset signal line 25, and the signal current I _S flowing through the reset signal line 24 falls with a delay of about several hundred picoseconds from the signal current I _S ' flowing through the reset signal line 25. Further, by adjusting the resistance value r of the delay resistor, a desired delay in I _S can be obtained. As described above, by using the delay resistor 23, the signal current I _S flowing in the reset signal line 24 is made to fall later than the signal current I _S ' flowing in the reset signal line 25, and the first reset gate group is The data current reset gate 26 can be switched later than the second reset gate group, the address current reset gate 27.

第３図においてゲート３２はデータ電流路ある
いはアドレス電流路にあたるメモリセル駆動機３
５に駆動電流を供給するドライバゲートである。
ゲート３１は第４図に示すしきい値特性を持つリ
セツトゲートで、第１の入力線路３４によつて直
流電流I_DCが第２の入力線路３３によつて信号電
流I_Sがそれぞれ入力されている。第４図の縦軸が
ゲート電流すなわち第３図のメモリセル駆動線３
５に流れる電流、横軸が制御電流すなわち第１の
入力線路３４と第２の入力線路３３に流れる電流
の和である。この２本の入力線路のうち信号電流
I_Sを供給する第２の入力線路が第１図の第１の信
号線および第２の信号線にあたる。メモリセル駆
動線３５と第２の入力線路３３に電流が流れてい
ない状態ではリセツトゲート３１の動作点は第４
図のポイントＡにある。第２の入力線路３３を通
して信号電流I_Sが電源電圧の立ち上りに応じて供
給されるとリセツトゲート３１の動作点は信号電
流の極性に応じて第４図のポイントＢまたはポイ
ントＣに移る。このとき、デコーダ回路３８も同
時に動作を開始するが、デコーダ回路３８の動作
が終了し、その出力がドライバゲート３２の入力
線路３７を通してドライバゲート３２に伝えられ
ドライバゲート３２がスイツチして始めてメモリ
セル駆動線３５には電流が流れる。メモリセル駆
動線３５に電流が流れると第４図の動作点はポイ
ントＤまたはＥに移る。この状態から電源電圧が
立ち下ると信号電流I_Sは減少するが、メモリセル
駆動線３５に流れる電流はメモリセル駆動線３５
が抵抗成分を含まないため減衰せずそのままの値
を維持する。このため第４図の動作点はポイント
Ｆに移りリセツトゲート３１は電圧状態にスイツ
チしメモリセル駆動線３５に流れる電流は減少す
る。またリセツトゲート３１もゲート電流が減少
するので零電圧状態へリセツトし第４図の動作点
はポイントＡにもどる。このようにして電源電圧
に同期した信号電流の立ち下りを検出してスイツ
チするリセツトゲートを得ることができる。 In FIG. 3, a gate 32 is a memory cell driver 3 corresponding to a data current path or an address current path.
This is a driver gate that supplies a drive current to 5.
The gate 31 is a reset gate having _the threshold characteristic shown _in FIG. There is. The vertical axis in Figure 4 is the gate current, which is the memory cell drive line 3 in Figure 3.
5, and the horizontal axis is the control current, that is, the sum of the currents flowing through the first input line 34 and the second input line 33. Of these two input lines, the signal current
The second input line supplying I _S corresponds to the first signal line and the second signal line in FIG. When no current flows through the memory cell drive line 35 and the second input line 33, the operating point of the reset gate 31 is at the fourth
It is located at point A in the diagram. When a signal current _IS is supplied through the second input line 33 in response to the rise of the power supply voltage, the operating point of the reset gate 31 shifts to point B or point C in FIG. 4 depending on the polarity of the signal current. At this time, the decoder circuit 38 also starts operating at the same time, but it is not until the operation of the decoder circuit 38 ends and its output is transmitted to the driver gate 32 through the input line 37 of the driver gate 32 that the driver gate 32 switches and the memory cell is activated. A current flows through the drive line 35. When current flows through the memory cell drive line 35, the operating point in FIG. 4 moves to point D or E. When the power supply voltage falls from this state, the signal current I _S decreases, but the current flowing to the memory cell drive line 35 decreases.
Since it does not include a resistance component, it does not attenuate and maintains its value. Therefore, the operating point in FIG. 4 moves to point F, the reset gate 31 switches to a voltage state, and the current flowing through the memory cell drive line 35 decreases. Also, since the gate current decreases, the reset gate 31 is reset to a zero voltage state, and the operating point in FIG. 4 returns to point A. In this way, it is possible to obtain a reset gate that detects the fall of the signal current in synchronization with the power supply voltage and switches.

以上述べてきたように本実施例の回路を用いる
とメモリ集積回路チツプ上の遅延手段により、リ
セツト信号のタイミング制御が自動的になされる
ので、外部にタイミングの異なる複数個の電源を
設ける必要がなく、また短い遅延時間でもメモリ
セルの正常動作を行なわせることが可能である。 As described above, when the circuit of this embodiment is used, the timing of the reset signal is automatically controlled by the delay means on the memory integrated circuit chip, so there is no need to provide multiple external power supplies with different timings. Furthermore, it is possible to cause the memory cell to operate normally even with a short delay time.

実施例 ２ 第５図に本発明の第２の実施例を示す。第２の
実施例の回路ではメモリセルアレイ５８のアドレ
ス電流をリセツトするリセツトゲート５７のリセ
ツト信号線５５（第２の信号線）が一個一個のリ
セツトゲート５７に独立に信号電流I_S′が供給でき
るようになつている。そのためリセツト信号線５
５のインダクタンス値L′は、第１の信号線である
リセツト信号線５４のインダクタンス値Ｌよりも
小さくなる。電流抵抗５２の値Ｒとリセツト信号
線５５のインダクタンス値L′からなる時定数L′／
Ｒと遅延抵抗５３の値ｒとリセツト信号線５４の
インダクタンス値Ｌからなる時定数Ｌ／ｒの間の
不等式Ｌ／ｒ＞L′／Ｒは、ｒとＲが同程度の大き
さである場合にも成立させることができる。従つ
て第５図に示す第２の実施例の回路を用いると、
第１の実施例と比べて信号電源I_Sと信号電流I_S′の
立ち下りの時間差を遅延抵抗５３の値を小さくす
ることなしに大きくすることができ、集積回路製
造プロセスの面で有利である。第１の信号線群が
第２の信号線群より遅れて立ち下る場合のリセツ
ト動作については、先に第１実施例について述べ
たのと同様である。Embodiment 2 FIG. 5 shows a second embodiment of the present invention. In the circuit of the second embodiment, the reset signal line 55 (second signal line) of the reset gate 57 that resets the address current of the memory cell array 58 can supply a signal current I _S ' to each reset gate 57 independently. It's becoming like that. Therefore, reset signal line 5
The inductance value L' of 5 is smaller than the inductance value L of the reset signal line 54, which is the first signal line. A time constant L'/consisting of the value R of the current resistance 52 and the inductance value L' of the reset signal line 55
The inequality L/r>L'/R between R and the time constant L/r consisting of the value r of the delay resistor 53 and the inductance value L of the reset signal line 54 is expressed when r and R are of the same magnitude. can also be established. Therefore, using the circuit of the second embodiment shown in FIG.
Compared to the first embodiment, the time difference between the fall of the signal power supply I _S and the signal current I _S ' can be increased without reducing the value of the delay resistor 53, which is advantageous in terms of the integrated circuit manufacturing process. be. The reset operation when the first signal line group falls later than the second signal line group is the same as that described for the first embodiment.

（第３の実施例） 第６図に本発明の第３の実施例を示す。第６図
に示す回路ではジヨセフソン接合６３とダンピン
グ抵抗６９からなる遅延手段がリセツトゲート６
６と電源抵抗６１の接続点と接地面の間に挿入さ
れている。(Third Embodiment) FIG. 6 shows a third embodiment of the present invention. In the circuit shown in FIG. 6, the delay means consisting of Josephson junction 63 and damping resistor 69 is
6 and the connection point between the power supply resistor 61 and the ground plane.

リセツト信号電流を供給する電源は通常数百ピ
コ秒程度の立ち上り、立ち下り時間を持つ。その
ため電源抵抗６１を介して電源からリセツト信号
電流I_Sが流されると、立ち上り時においてはリセ
ツトゲート６６の第１の信号線であるリセツト信
号線６４の部分は数百ピコヘンリー程度の大きな
インダクタンス値を持つため、電源が供給される
信号電流はジヨセフソンゲート６３を通して接地
面に流れるのでリセツト信号線６４の部分には、
ほとんど電流は流れない。ジヨセフソン接合６３
の臨界電流値I_criをリセツト信号電流I_Sの値より小
さく選ぶと、リセツト信号電流がI_criまで立ち上
つたときにジヨセフソン接合６３はスイツチし、
適当な値のダンピング抵抗６９によつてリセツト
信号電流I_Sはすべてリセツト信号線６４の方に流
れる。またこのときジヨセフソン接合６３には電
流が流れなくなるのでジヨセフソン接合６３はリ
セツトされる。 A power supply that supplies a reset signal current usually has a rise and fall time of several hundred picoseconds. Therefore, when a reset signal current I _S flows from the power supply through the power supply resistor 61, at the time of rising, the reset signal line 64, which is the first signal line of the reset gate 66, has a large inductance value of about several hundred picohenries. Since the signal current supplied with power flows to the ground plane through the Josephson gate 63, the reset signal line 64 has a
Almost no current flows. Josephson junction 63
If the critical current value _Icri is chosen to be smaller than the value of the reset signal current _IS , Josephson junction 63 will switch when the reset signal current rises to _Icri ,
A damping resistor 69 of an appropriate value causes all of the reset signal current I _S to flow toward the reset signal line 64. At this time, no current flows through Josephson junction 63, so Josephson junction 63 is reset.

またリセツト信号電流I_Sが立ち下ると、超伝導
閉回路を流れる電流は保存される性質からジヨセ
フソン接合６３、リセツト信号線６４、接地面を
結んだ閉回路に周回電流が流れ、リセツト信号線
６４に流れる電流を一定に保つ。そのためジヨセ
フソン接合６３には電源立ち上り時とは逆向きの
電流が流れる。すなわち、電源が立ち下りを開始
してもリセツト信号線６４には、しばらくは一定
のリセツト信号電流I_Sが流れつづける。電源電圧
が±５に低下してジヨセフソン接合６３に流れる
周回電流が増加し、ジヨセフソン接合６３の臨界
電流I_criに達した時点でジヨセフソン接合６３は
スイツチするので、超伝導閉回路が存在しなくな
り、超伝導閉回路に流れていた周回電流は急激に
減少する。そのためリセツト信号線６４に流れて
いたリセツト信号電流I_Sは急激に減少しリセツト
ゲート６６はスイツチする。 Furthermore, when the reset signal current I _S falls, a circulating current flows through the closed circuit connecting the Josephson junction 63, the reset signal line 64, and the ground plane due to the property that the current flowing through the superconducting closed circuit is conserved. Keep the current flowing through the current constant. Therefore, a current flows in the Josephson junction 63 in the opposite direction to that at the time of power-on. That is, even after the power supply starts to fall, a constant reset signal current _IS continues to flow through the reset signal line 64 for a while. When the power supply voltage drops to ±5, the circulating current flowing through the Josephson junction 63 increases, and when the critical current I _cri of the Josephson junction 63 is reached, the Josephson junction 63 switches, so there is no longer a superconducting closed circuit. The circulating current flowing in the superconducting closed circuit suddenly decreases. Therefore, the reset signal current _IS flowing through the reset signal line 64 decreases rapidly, and the reset gate 66 switches.

一方、電源抵抗６２を介して第２の信号線であ
るリセツト信号線６５に流れるリセツト信号電流
I_S′はほぼ電源に同期して立ち上り立ち下りを行
う。従つて、電源電流の立ち下りにより、ジヨセ
フソン接合６３がスイツチする前にリセツトゲー
ト６７がスイツチするように各接合の臨界電流値
を設計すればメモリセルアレイ６８のアドレス電
流のリセツトゲート６７よりデータ電流のリセツ
トゲート６６を遅れてスイツチさせることができ
る。第１のリセツトゲート群が第２のリセツトゲ
ート群より遅れてスイツチする場合のメモリセル
のリセツト動作については、先に第１の実施例に
ついて述べたのと同様である。 On the other hand, the reset signal current flows through the power supply resistor 62 to the reset signal line 65, which is the second signal line.
I _S ′ rises and falls almost in synchronization with the power supply. Therefore, if the critical current value of each junction is designed so that the reset gate 67 switches before the Josephson junction 63 switches when the power supply current falls, the address current of the memory cell array 68 will be lower than the reset gate 67 of the data current. The reset gate 66 can be switched on later. The reset operation of the memory cell when the first reset gate group switches later than the second reset gate group is the same as described above for the first embodiment.

（発明の効果） 以上説明した如く本発明によるジヨセフソンリ
セツト回路はメモリセル駆動電流のリセツト時に
おける順序制御を外部からタイミング信号を与え
ることなく自動的に行うことができ、外部でタイ
ミング信号を発生する回路が省かれる。効果およ
びリセツト時間が短縮できメモリ回路のサイクル
タイムを短縮できる効果を有する。(Effects of the Invention) As explained above, the Josephson reset circuit according to the present invention can automatically control the order in resetting the memory cell drive current without applying an external timing signal. The generated circuit is omitted. This has the effect of shortening the reset time and the cycle time of the memory circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の回路の詳細な説明を行うため
の回路図、第２図は本発明の第１の実施例を示す
回路図、第３図は本発明に用いるリセツトゲート
の一例を示した図、第４図は第３図のリセツト回
路のしきい値特性を表わす図、第５図は本発明の
第２の実施例を示す回路図、第６図は本発明の第
３の実施例を示す回路図、第７図は周回電流の有
無で情報“１”、“０”を記憶する１−０モードの
メモリセルの回路図、第８図・第９図は従来のメ
モリセル駆動電流のリセツト方法を説明するため
の図である。 １１……第１の信号線群、１２……第２の信号
線群、１３……第１のリセツトゲート群、１４…
…第２のリセツトゲート群、１５……メモリセル
アレイ、１６……電源、２１……電源抵抗、２２
……電源抵抗、２３……遅延抵抗、２４……リセ
ツト信号線、２５……リセツト信号線、２６……
リセツトゲート、２７……リセツトゲート、２８
……メモリセルアレイ、３１……リセツトゲー
ト、３２……ドライバゲート、３３……リセツト
ゲートの第２の入力線路、３４……リセツトゲー
トの第１の入力線路、３５……メモリセル駆動
線、３６……ゲート電流路、３７……ドライバゲ
ートの入力線路、３８……デコーダ、５１……電
源抵抗、５２……電源抵抗、５３……遅延抵抗、
５４……リセツト信号線、５５……リセツト信号
線、５６……リセツトゲート、５７……リセツト
ゲート、５８……メモリセルアレイ、６１……電
源抵抗、６２……電源抵抗、６３……ジヨセフソ
ン接合、６４……リセツト信号線、６５……リセ
ツト信号線、６６……リセツトゲート、６７……
リセツトゲート、６８……メモリセルアレイ、６
９……ダンピング抵抗、７１……データ電流路、
７２……Ｘアドレス電流路、７３……Ｙアドレス
電流路、７４……センス電流路、７５……記憶ル
ープ、７６……書き込みゲート、７７……読み取
りゲート、７８……ダンピング抵抗、８１……リ
セツトゲート、８２……リセツト信号線、８３…
…メモリセル駆動線、８４……ドライバゲート、
８５……ドライバゲート信号線、８６……ダンピ
ング抵抗、８７……分離抵抗、９１……第１の電
源、９２……第２の電源、９３……第１の信号線
路、９４……第２の信号線路、９５……第１のリ
セツトゲート群、９６……第２のリセツトゲート
群、９７……メモリセルアレイ。 FIG. 1 is a circuit diagram for explaining in detail the circuit of the present invention, FIG. 2 is a circuit diagram showing a first embodiment of the present invention, and FIG. 3 is an example of a reset gate used in the present invention. 4 is a diagram showing the threshold characteristic of the reset circuit of FIG. 3, FIG. 5 is a circuit diagram showing a second embodiment of the present invention, and FIG. 6 is a diagram showing a third embodiment of the present invention. A circuit diagram showing an example. Figure 7 is a circuit diagram of a 1-0 mode memory cell that stores information "1" and "0" depending on the presence or absence of a circulating current. Figures 8 and 9 are conventional memory cell drive. FIG. 3 is a diagram for explaining a method of resetting current. 11...First signal line group, 12...Second signal line group, 13...First reset gate group, 14...
...Second reset gate group, 15...Memory cell array, 16...Power supply, 21...Power supply resistance, 22
... Power supply resistance, 23 ... Delay resistor, 24 ... Reset signal line, 25 ... Reset signal line, 26 ...
Reset gate, 27...Reset gate, 28
... Memory cell array, 31 ... Reset gate, 32 ... Driver gate, 33 ... Second input line of reset gate, 34 ... First input line of reset gate, 35 ... Memory cell drive line, 36 ... Gate current path, 37 ... Input line of driver gate, 38 ... Decoder, 51 ... Power supply resistance, 52 ... Power supply resistance, 53 ... Delay resistance,
54... Reset signal line, 55... Reset signal line, 56... Reset gate, 57... Reset gate, 58... Memory cell array, 61... Power supply resistor, 62... Power supply resistor, 63... Josephson junction, 64...Reset signal line, 65...Reset signal line, 66...Reset gate, 67...
Reset gate, 68...Memory cell array, 6
9...damping resistance, 71...data current path,
72...X address current path, 73...Y address current path, 74...Sense current path, 75...memory loop, 76...write gate, 77...read gate, 78...damping resistor, 81... Reset gate, 82...Reset signal line, 83...
...Memory cell drive line, 84...Driver gate,
85... Driver gate signal line, 86... Damping resistor, 87... Separation resistor, 91... First power supply, 92... Second power supply, 93... First signal line, 94... Second 95...first reset gate group, 96...second reset gate group, 97...memory cell array.

Claims (1)

【特許請求の範囲】[Claims] １ 同一電源により駆動される第１の信号線群お
よび第２の信号線群と、ジヨセフソンメモリセル
アレイの第１の駆動線群のリセツトを行う一個ま
たは複数個のリセツトゲートよりなる第１のリセ
ツトゲート群と、前記ジヨセフソンメモリセルア
レイの第２の駆動線群のリセツトを行う一個また
は複数個のリセツトゲートよりなる第２のリセツ
トゲート群と、遅延手段とにより構成され、前記
第１のリセツトゲート群に含まれる各リセツトゲ
ートは前記第１の信号線群の信号線によりリセツ
ト信号を供給され、前記第２のリセツトゲート群
に含まれる各リセツトゲートは前記第２の信号線
群の信号線によりリセツト信号を供給され、かつ
前記第１の信号線群に前記遅延手段が設けられて
いることを特徴とするジヨセフソンリセツト回
路。1 A first signal line group and a second signal line group driven by the same power supply, and one or more reset gates that reset the first drive line group of the Josephson memory cell array. a reset gate group, a second reset gate group consisting of one or more reset gates for resetting the second drive line group of the Josephson memory cell array, and delay means; Each reset gate included in the reset gate group is supplied with a reset signal by the signal line of the first signal line group, and each reset gate included in the second reset gate group is supplied with the signal line of the second signal line group. A Josephson reset circuit, characterized in that the reset signal is supplied by a line, and the delay means is provided on the first signal line group.