JPH0233330Y2 - - Google Patents
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- JPH0233330Y2 JPH0233330Y2 JP1986073102U JP7310286U JPH0233330Y2 JP H0233330 Y2 JPH0233330 Y2 JP H0233330Y2 JP 1986073102 U JP1986073102 U JP 1986073102U JP 7310286 U JP7310286 U JP 7310286U JP H0233330 Y2 JPH0233330 Y2 JP H0233330Y2
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、800RPIのNRZI、1600RPIの、PE
および6250RPIのGCRによる3種類の変調方式
を共通の変調回路で変調するものに関するもので
ある。[Detailed explanation of the invention] [Industrial application field] This invention is applicable to 800RPI NRZI, 1600RPI, PE
and 6250RPI GCR, which modulates three types of modulation methods using a common modulation circuit.
磁気テープに書込まれるデータが、チヤネルか
ら磁気テープ・コントローラのバツフア・メモリ
に転送されてくると、6250RPI(Row Per,
Inch)でGCR(Group Coded Recording)方式
の記録方式では、7バイト単位に1バイトの
ECC(Error Correcting Code)を付加した後4
ビツトから5ビツトへのデータ変換を行い、1つ
のデータ・グループとしてNRZI(Nonreturn to
Zero Change on Ones)方式で変調を行い、ポ
ストアンブル、プリアンブル等を付加して磁気テ
ープ装置MTUに転送してライト・ヘツドにより
磁気テープ上に書き込む。書込みに際しては、
6250RPIのGCR方式であることを示すために、
テープ始端のBOT(Beginning of tape)マーカ
付近に6250RPI記録密度標識を記録し、それに続
いて読取り回路の増幅度を調整するためのARA
信号(Automatic Read Amplification Burst)
を記録する。
When the data to be written on the magnetic tape is transferred from the channel to the buffer memory of the magnetic tape controller, the data is transferred at 6250 RPI (Row Per,
In the GCR (Group Coded Recording) recording method, 1 byte is recorded in units of 7 bytes.
After adding ECC (Error Correcting Code) 4
Data is converted from bit to 5 bits, and NRZI (Nonreturn to
The data is modulated using the Zero Change on Ones (Zero Change on Ones) method, a postamble, preamble, etc. are added, and the data is transferred to the magnetic tape unit MTU and written onto the magnetic tape by the write head. When writing,
To indicate that it is a GCR method of 6250RPI,
A 6250RPI recording density indicator is recorded near the BOT (Beginning of tape) marker at the beginning of the tape, followed by an ARA for adjusting the amplification degree of the reading circuit.
Signal (Automatic Read Amplification Burst)
Record.
また、1600RPIのPE(Phase,Encoding)およ
び800RPIのNRNI方式では、書込みデータがチ
ヤネルからコントローラのバツフア・メモリに転
送されてくると、変調回路により位相変調あるい
はNRZI変調されて磁気テープ装置に送られる。
書込みに際して、1600RPI記録密度ではロード・
ポイントの近くに記録密度標識を書込むことによ
り、800RPI方式のテープと区別する。また、
1600RPIのデータ・ブロツクの構成では、デー
タ・バイト前後にプリアンブルとポストアンブル
が書込まれるが、800RPIのデータ・ブロツクで
は、データの後にCRCバイトとLRCバイトが書
込まれる。 In addition, in the 1600RPI PE (Phase, Encoding) and 800RPI NRNI methods, when write data is transferred from the channel to the buffer memory of the controller, it is phase modulated or NRZI modulated by the modulation circuit and sent to the magnetic tape device. .
When writing, at 1600RPI recording density, loading and
Distinguish it from 800RPI tape by writing a recording density indicator near the point. Also,
In the 1600 RPI data block configuration, a preamble and postamble are written before and after the data byte, while in the 800 RPI data block configuration, the CRC byte and LRC byte are written after the data.
このように、6250RPI(GCR)と1600RPI(PE)
と800RPI(NRZI)による各変調回路は、書込み
処理および書込み様式が異なつているので、ハー
ドウエアを3種類設置することになり、きわめわ
不経済である。 Like this, 6250RPI (GCR) and 1600RPI (PE)
Since each modulation circuit based on 800RPI (NRZI) and 800RPI has different write processing and writing style, three types of hardware must be installed, which is extremely uneconomical.
本考案の目的は、この問題を解決するために、
3種類の変調方式に対して同一の回路を用いて書
込みデータを作成し得る変調回路を提供すること
にある。
The purpose of this invention is to solve this problem,
An object of the present invention is to provide a modulation circuit that can create write data using the same circuit for three types of modulation methods.
以下本考案の実施例を図面について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第1図は本考案の実施例を示す変調回路のブロ
ツク図である。 FIG. 1 is a block diagram of a modulation circuit showing an embodiment of the present invention.
本考案の変調回路は、クロツクCLK1に同期し
てiビツトのライト・データBITiおよび書込み
フオーマツト指示信号FRMをセツトするための
4ビツト分のエリアを有する第1のレジスタ
REG1,4ビツトのデータを5ビツトに変換し、
あるいは診断モードのデータの書込み指示信号
DMWにより変換する内容を変えて不良データを
作成し、あるいは反転書込み指示信号INV、
1600RPIモード指示信号M1600,800RPIモード
指示信号M800、フオーマツト書き込み指示信号
FRMW等を与えることによりそれぞれ指定され
たデータ・パターンを発生するPROM、発生デ
ータをクロツクCLK2およびパラレル・ロード指
示WTCTLによりセツトされる第2のレジスタ
REG2およびクロツクCLK3によりレジスタREG2
の出力から変調された書込み信号WTDiを作成す
るフリツプ・フロツプFF1からなるデータ変調系
と、変調された書込み信号WTD0〜8を入力して
パリテイ・チエツクを行うチエツカCHK、フリ
ツプ・フロツプFF2・FF3および排他的論理和ゲ
ートEOR1,2からなる6250RPIの信号チエツク系
を具備している。ここにクロツクCLK3は常時供
給されており、第2のレジスタREG2の出力が
“1”となつたとき、フリツプ・フロツプFF1の
出力は反転する。なお、第1図において、データ
書込み系は1トラツク分のみが示されている。 The modulation circuit of the present invention includes a first register having a 4-bit area for setting i-bit write data BITi and write format instruction signal FRM in synchronization with clock CLK1 .
REG1, convert 4 bit data to 5 bits,
Or diagnostic mode data write instruction signal
Create defective data by changing the content to be converted by DMW, or use the inverted write instruction signal INV,
1600RPI mode instruction signal M1600, 800RPI mode instruction signal M800, format write instruction signal
A PROM generates a data pattern specified by inputting FRMW, etc., and the generated data is transferred to a second register set by clock CLK 2 and parallel load instruction WTCTL.
Register REG 2 by REG 2 and clock CLK 3
A data modulation system consists of flip-flop FF 1 that creates a modulated write signal WTDi from the output of the checker CHK, which performs a parity check by inputting the modulated write signals WTD 0 to 8 , and flip-flop FF 2. -Equipped with a 6250RPI signal check system consisting of FF 3 and exclusive OR gates EOR 1 and 2 . The clock CLK 3 is constantly supplied here, and when the output of the second register REG 2 becomes "1", the output of the flip-flop FF 1 is inverted. In FIG. 1, only one track of the data writing system is shown.
第2図は6250RPIの変調動作、第3図は
1600RPIの変調動作、第4図は800RPIの変調動
作それぞれ示すタイム・チヤートである。 Figure 2 shows 6250RPI modulation operation, Figure 3 shows
Figure 4 is a time chart showing a modulation operation of 1600RPI and a modulation operation of 800RPI.
6250RPIのときには、4ビツトを5ビツトに変
換するため、その分だけ余分の処理が必要であ
る。 At 6250RPI, 4 bits are converted to 5 bits, so extra processing is required.
第1図に示すように、第1のレジスタREG1に
はフオーマツト・パターンの種別を表わすフオー
マツト・コードFRMあるいは上位装置から与え
られたライト・データDi(DTA,BITi)が与え
られる。 As shown in FIG. 1, the first register REG 1 is supplied with a format code FRM representing the type of format pattern or write data Di (DTA, BITi) supplied from the host device.
第2図に示すように、6250RPIの際はまづフオ
ーマツト・コード入力信号FRMS(第1図も参照
されたい)が“1”となり、フオーマツト・コー
ドFRM(F0,F1,F2,F3より成る)が第1のレ
ジスタREG1の各セルにパラレル・ロードされ
る。また上位装置から与えられるライト・データ
Di(D0,D1,D2,D3)はクロツクCLK1に同期し
てシリアルに第1のレジスタREG1にそのセルに
順次にセツトされる。 As shown in Figure 2, at 6250 RPI, the format code input signal FRMS (see also Figure 1) becomes "1", and the format code FRM (F 0 , F 1 , F 2 , F 3 ) are loaded in parallel into each cell of the first register REG 1 . Also, write data given from the host device
Di (D 0 , D 1 , D 2 , D 3 ) is serially set in the cells of the first register REG 1 in synchronization with the clock CLK 1 .
いま、フオーマツト・コードFRMの4ビツト
F0,F1,F2,F3がPROMに読出され、、これが上
記フオーマツト・コードF0〜F3(4ビツト)に対
応するライト・パターンf0〜f4(5ビツト)に変
換され、パラレル・ロード指示WTCTLに同期し
て第2のレジスタREG2にパラレル・ロードされ
る。 Now, the 4 bits of format code FRM
F 0 , F 1 , F 2 , and F 3 are read into the PROM, and this is converted into write patterns f 0 to f 4 (5 bits) corresponding to the above format codes F 0 to F 3 (4 bits). , are loaded in parallel into the second register REG 2 in synchronization with the parallel load instruction WTCTL.
以後、第2図のレジスタREG2の内容はクロツ
クCLK2に同期してシフトし、ライト・パターン
f4〜f0が順次にフリツプ・フロツプFF1に供給さ
れライト・データWTDiを作る。なお、ライト・
データDiの最初の4ビツトD0〜D3が第1のレジ
スタREG1に揃うと、これ等は読出されて、
PROMに入力し、対応する5ビツトのライト・
パターンd0〜d4に変換されてパラレル・ロード指
示WTCTLに同期して第2のレジスタREG2にパ
ラレル・ロードされる。 After that, the contents of register REG 2 in Figure 2 are shifted in synchronization with clock CLK 2 , and the write pattern is
f4 to f0 are sequentially supplied to flip-flop FF1 to create write data WTDi. In addition, the light
When the first 4 bits D 0 to D 3 of the data Di are arranged in the first register REG 1 , they are read out and
Enter the PROM and write the corresponding 5-bit
The signals are converted into patterns d 0 to d 4 and loaded in parallel into the second register REG 2 in synchronization with the parallel load instruction WTCTL.
前記と同様に第2のレジスタREG2の内容はク
ロツクCLK2に同期してシフトされ、ライト・パ
ターンを構成するビツトd0〜d4が順次フリツプ・
フロツプFF1に供給され、WTDiを作る。 As before, the contents of the second register REG 2 are shifted in synchronization with clock CLK 2 , and bits d 0 to d 4 forming the write pattern are sequentially flipped.
Feeds to flop FF 1 and creates WTDi.
データ書込み中はクロツクCLK1は4発出て1
発休止する。 During data writing, clock CLK 1 is output 4 times and then 1
Suspends production.
以下同様にライト・データD4〜が処理され
る。。 Thereafter, write data D 4 - are processed in the same manner. .
次に、診断モードでの書込み指示信号DMWが
PROMに与えられると、反転書込み指示信号
INViとの組合せによりPROMで変換される内容
が適当に変えられ、不良データが出力される。 Next, write instruction signal DMW in diagnostic mode is
When given to PROM, inverted write instruction signal
In combination with INVi, the content converted by PROM is changed appropriately and defective data is output.
次に、1600RPIの場合には、クロツクCLK1,
CLK3およびパラレル・ロード指示信号WTCTL
のタイミングが多少変えられる。そして、
PROMに対して1600RPIモード指示信号M1600
を与えることにより、第3図に示すように、上位
装置から与えられたライト・データAi(i=0,
1,2,3…)は第1のレジスタREG1にクロツ
クCLK1に同期してシリアルにセツトされる。
PROMは、該ライト・データAiが第1のレジス
タREG1にセツトされると、該ライト・データAi
を受けて、それに対応したデータの磁化反転を示
すデータaiとフエーズビツトa′iを発生する。こ
の発生したデータai,a′iはパラレル・ロード指
令WTCTLに同期して第2のレジスタREG2にセ
ツトされる。 Next, in the case of 1600RPI, the clock CLK 1 ,
CLK 3 and parallel load indication signal WTCTL
The timing can be changed slightly. and,
1600RPI mode indication signal M1600 for PROM
As shown in FIG. 3, the write data Ai (i=0,
1, 2, 3...) are serially set in the first register REG1 in synchronization with the clock CLK1 .
When the write data Ai is set in the first register REG 1 , the PROM reads the write data Ai.
In response to this, data ai and phase bit a′i indicating the magnetization reversal of the corresponding data are generated. The generated data ai, a'i are set in the second register REG 2 in synchronization with the parallel load command WTCTL.
以後、第2図と同様にクロツクCLK3に同期し
て、第2のレジスタREG2の内容をシフトさせ順
次にフリツプ・フロツプFF1に供給し、ライトデ
ータWTDiを作る。 Thereafter, the contents of the second register REG 2 are shifted and sequentially supplied to the flip-flop FF 1 in synchronization with the clock CLK 3 as in FIG. 2, thereby creating write data WTDi.
上記において、フエーズビツトa′iを作るため
にデータ変換するとき第1のレジスタREG1にセ
ツトされている1つ前のデータAi-1を参考として
いる。 In the above, when converting data to create phase bit a'i, the previous data A i-1 set in the first register REG 1 is referred to.
PE方式では、磁化の反転方向により、例えば
“1”は上向きの磁化、“0”は下向きの磁化で書
込むが、“1”または“0”が連続するときには、
その間にもう一度磁束を反転しておく必要があ
る。このフエーズ・ビツトに対するデータa′0,
a′1,a′2を、クロツツクCLK2とパラレルセツト指
示信号WTCTLによりレジスタREG2にパラレ
ル・セツトし、フリツプ・フロツプFF1に与える
クロツクCLK3を、前と異なるときにはそのタイ
ミングに加えられることなく、同じデータのとき
にはそのタイミングで加えることにより反転さ
せ、変調書込みデータWTDiを作成する。 In the PE method, depending on the direction of magnetization reversal, for example, "1" is written with upward magnetization and "0" with downward magnetization, but when "1" or "0" are consecutive,
During this time, it is necessary to reverse the magnetic flux once again. Data a′ 0 for this phase bit,
A′ 1 and a′ 2 are set in parallel in register REG 2 by clock CLK 2 and parallel set instruction signal WTCTL, and clock CLK 3 applied to flip-flop FF 1 can be added at the timing when different from the previous one. However, when the data is the same, it is added at that timing to invert it and create modulated write data WTDi.
PROMに対して診断モードでの書込み指示信
号DMWが与えられると、全く位相反転しないデ
ータあるいは異なるデータ間に位相反転を挿入し
たデータ等、種々の不良データが出力される。 When the write instruction signal DMW in the diagnostic mode is applied to the PROM, various types of defective data are output, such as data with no phase inversion at all or data with phase inversion inserted between different data.
次に、800RPIの場合には、PROMに対して
800RPIモード指示M800を与えることにより、第
4図に示すように、クロツクCLK1レジスタ
REG1にセツトされたライト・データA0〜A4が、、
そのままクロツクCLK2およびパラレル・ロード
指示WTCTLによりレジスタREG2にセツトされ
て変調用データa0〜a4となる。NRZI方式では、
“1”のときに書込み電流を反転させ、“0”のと
きにはそのままの状態を保てばよいので、データ
a0〜a4が“1”のときのみクロツクCLK3をフリ
ツプ・フロツプFF1に加えれば、NRZI方式で変
調された書込みデータWTDiがフリツプ・フロツ
プFF1から出力される。 Then for 800RPI, for PROM
By giving the 800RPI mode instruction M800, the clock CLK 1 register is set as shown in Figure 4.
The write data A 0 to A 4 set in REG 1 are
It is directly set in register REG 2 by clock CLK 2 and parallel load instruction WTCTL, and becomes modulation data a 0 to a 4 . In the NRZI method,
The write current can be reversed when it is “1” and maintained as it is when it is “0”, so the data
If the clock CLK3 is applied to the flip-flop FF1 only when a0 to a4 are "1", the write data WTDi modulated by the NRZI method is output from the flip-flop FF1 .
一方、診断モードでの書込み指示DMWが
PROMに与えられると、“0”のとき反転させる
等の不良データが出力される。 On the other hand, the write instruction DMW in diagnostic mode is
When applied to the PROM, defective data such as inversion when it is "0" is output.
次に、6250RPI・GCR方式において、変調後
の信号をチエツクする場合には、データ・サブ・
グループの0〜8トラツクのパリテイの総和が、
グループの最初と最後とで一致するか否かをチエ
ツクすることにより、変調信号の正常、異常を判
断する。 Next, in the 6250RPI/GCR method, when checking the signal after modulation, the data sub-
The sum of the parities of tracks 0 to 8 of the group is
By checking whether the first and last of the group match, it is determined whether the modulated signal is normal or abnormal.
6250RPI・GCR方式では、4ビツトのデー
タ・サブ・グループを5ビツトに変換し、情報
“1”のときに書込み電流を反転させ、“0”のと
きにはそのままの状態を保持するから、、デー
タ・サブ・グループの最初にハイ・レベルの電流
であつても、“1”の数により5ビツトの最後の
レベルは同一のハイ・レベルとなるか、あるいは
反対のロー・レベルとなる。したがつて、9トラ
ツク分のパリテイの総和をデータ・サブ・グルー
プの最初を最後でとつた場合、データ・サブ・グ
ループの性質によつて最初のパリテイと最後のパ
リテイが同一となるか、あるいは異つてくる。 In the 6250RPI/GCR method, a 4-bit data sub-group is converted to 5 bits, and the write current is reversed when the information is "1" and the state is maintained when the information is "0". Even if the current is at a high level at the beginning of a sub-group, the last level of the 5 bits will be the same high level or the opposite low level depending on the number of "1"s. Therefore, if the sum of the parities for 9 tracks is taken from the beginning to the end of the data sub-group, depending on the nature of the data sub-group, the first parity and the last parity may be the same, or It's going to be different.
データ・サブ・グループ中には、ライト・デー
タとフオーマツト・データがあるので、PROM
からこれらの種別をチエツク系の排他的論理和ゲ
ートEOR1に送出して、最初のパリテイを修正す
る。 The data sub-group contains write data and format data, so the PROM
These types are sent to the check system exclusive OR gate EOR 1 to correct the initial parity.
先ず、、変調された書込み信号WTDiがパリテ
イ・チエツカCHKに入力すると、パリテイ・チ
エツカCHKは0〜8トラツクにおけるデータ・
サブ・グループの最初のパリテイの総和をとり、
例えば奇数のとき“1”、偶数のとき“0”をフ
リツプ・フロツプFF2に記憶する。そして、
PROMからのデータか、フオーマツトかの情報
により排他的論理和ゲートEOR1の出力を、例え
ば、データ・グループ、レシイデユアル・グルー
プおよびCRCグループのときはそのまま、シン
ク、マーク、マークおよびエンド・マークの
ときは反転させる。 First, when the modulated write signal WTDi is input to the parity checker CHK, the parity checker CHK checks the data in tracks 0 to 8.
Take the sum of the first parities of the sub-groups,
For example, when the number is odd, "1" is stored in the flip-flop FF2, and when the number is even, "0" is stored in the flip-flop FF2 . and,
Depending on whether the data is from PROM or the format, the output of exclusive OR gate EOR 1 is output as is for data group, reciprocal group and CRC group, and as is for sync, mark, mark and end mark. is reversed.
次に、パリテイ・チエツカCHKにおいて、0
〜8トラツクにおけるデータ・サブ・グループの
最後のパリテイの総和をとり、否定出力、例えば
奇数のとき“0”、偶数のとき“1”を排他的論
理和ゲートEOR2に送出する。排他的論理和ゲー
トEOR2は、データ・サブ・グループの最初のパ
リテイと最後のパリテイとの排他的論理和を取
り、出力“1”でフリツプ・フロツプFF3をセツ
トしてエラー出力ERRを与える。この場合、グ
ループの最初と最後のパリテイが、同一であると
きエラーすることも、また異るときエラーとする
こともいずれも可能である。 Next, at Paritei Chietska CHK, 0
The sum of the last parities of the data sub-groups in ~8 tracks is taken, and an inverted output, for example "0" for an odd number and "1" for an even number, is sent to the exclusive OR gate EOR 2 . The exclusive OR gate EOR 2 takes the exclusive OR of the first parity and the last parity of the data sub-group and sets the flip-flop FF 3 with an output "1" to give an error output ERR. . In this case, an error can occur either when the first and last parities of the group are the same, or when they are different.
このようにして、最初と最後のパリテイ・チエ
ツクをとることにより、正しくデーータ変調が行
われたか否かを判別することができる。 In this manner, by performing the first and last parity checks, it is possible to determine whether data modulation has been performed correctly.
以上説明したように、本考案によれば、
PROMから発生させるパターンと、クロツクの
出力を変化させるので、同一の変調回路で3種類
の変調が可能である。
As explained above, according to the present invention,
Since the pattern generated from the PROM and the clock output are changed, three types of modulation are possible with the same modulation circuit.
第1図は本考案の実施例を示す変調回路のブロ
ツク図、第2図、第3図、第4図はそれぞれ第1
図における6250RPI、1600RPI、800RPIの変調動
作を示すタイム・チヤートである。
REG1,2……レジスタ、PROM……プログラマ
ブル・リード・オンリ・メモリ、FF1,2,3……フ
リツプ・フロツプ、EOR1,2……排他的論理和ゲ
ート、CHK……パリテイ・チエツカ、ERR……
エラー表示信号、WTDi……変調された書込み信
号ビツトi、WTCTL……パラレル・ロード指示
信号、FRMW……フオーマツト書込み指示信号、
INVi……反転書込み指示信号、FRM……書込み
フオーマツト指示信号、BITi……iビツトのラ
イト・データ、CLK1,2,3……クロツク信号、
M1600……1600RPIモード指示信号、M800……
800PRPIモード指示信号。
FIG. 1 is a block diagram of a modulation circuit showing an embodiment of the present invention, and FIGS.
This is a time chart showing the modulation operations of 6250RPI, 1600RPI, and 800RPI in the figure. REG 1 , 2 ...Register, PROM...Programmable read-only memory, FF 1 , 2 , 3 ...Flip-flop, EOR 1 , 2 ...Exclusive OR gate, CHK...Parity checker, ERR...
Error display signal, WTDi...Modulated write signal bit i, WTCTL...Parallel load instruction signal, FRMW...Format write instruction signal,
INVi...Inverted write instruction signal, FRM...Write format instruction signal, BITi...i bit write data, CLK 1 , 2 , 3 ...Clock signal,
M1600...1600RPI mode instruction signal, M800...
800PRPI mode instruction signal.
Claims (1)
気テープ装置に対する変調回路であつて、 入力される変調すべきデータを一時貯える4ビ
ツトの第1のレジスタと、 上記第1のレジスタよりデータが入力され、、
かつ変調モード指示を受け、該変調モードの指示
によつて決定される変調データに入力データを変
換するPROMと、 上記PROMからの変調データを一時貯える5
ビツトの第2のレジスタと、 上記第2のレジスタからのデータを受け、
NRZI変調方式で変調を行う変調回路とを具備
し、 上記PROMは、変調モードとしてGCRモード
が指示された場合、 上記第1のレジスタに格納された4ビツトデー
タをアドレスとして、5ビツトデータを前記第2
のレジスタに出力してセツトし、 変調モードとしてPEモードが指示された場合、 前記第1のレジスタに格納された2ビツトのデ
ータをアドレスとして2ビツトのデータを前記第
2のレジスタに出力してセツトし、 変調モードとして、NRZIモードが指示された
場合、 前記第1のレジスタに格納された1ビツトのデ
ータをアドレスとして1ビツトのデータを前記第
2のレジスタに出力してセツトするように構成さ
れていることを特徴とする変調回路。[Claims for Utility Model Registration] A modulation circuit for a magnetic tape device operating with GCR, PE and NRZI modulation methods, comprising a 4-bit first register for temporarily storing input data to be modulated; Data is input from register 1,
and a PROM that receives a modulation mode instruction and converts input data into modulation data determined by the modulation mode instruction; and 5 that temporarily stores the modulation data from the PROM.
a second register of bits; and receiving data from the second register;
The PROM is equipped with a modulation circuit that performs modulation using the NRZI modulation method, and when GCR mode is specified as the modulation mode, the PROM uses the 4-bit data stored in the first register as an address and transfers the 5-bit data to the Second
When PE mode is specified as the modulation mode, outputs 2-bit data to the second register using the 2-bit data stored in the first register as an address. and when the NRZI mode is instructed as the modulation mode, the 1-bit data stored in the first register is used as an address, and 1-bit data is output to the second register and set. A modulation circuit characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1986073102U JPH0233330Y2 (en) | 1986-05-15 | 1986-05-15 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1986073102U JPH0233330Y2 (en) | 1986-05-15 | 1986-05-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62257U JPS62257U (en) | 1987-01-06 |
JPH0233330Y2 true JPH0233330Y2 (en) | 1990-09-07 |
Family
ID=30612152
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1986073102U Expired JPH0233330Y2 (en) | 1986-05-15 | 1986-05-15 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0233330Y2 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4991733A (en) * | 1972-12-26 | 1974-09-02 | ||
JPS50147843A (en) * | 1974-05-17 | 1975-11-27 |
-
1986
- 1986-05-15 JP JP1986073102U patent/JPH0233330Y2/ja not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4991733A (en) * | 1972-12-26 | 1974-09-02 | ||
JPS50147843A (en) * | 1974-05-17 | 1975-11-27 |
Also Published As
Publication number | Publication date |
---|---|
JPS62257U (en) | 1987-01-06 |
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