JPH0233237B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は時間軸補正装置（以下TBCという）
の改良に係る。[Detailed description of the invention] This invention is a time base correction device (hereinafter referred to as TBC).
related to improvements.

第１図は従来から知られているTBCの主要部
分の系統図であつて、再生ビデオ信号などのよう
にジツタ成分を含む、すなわち時間軸の変動した
ビデオ信号Sinは端子１を通してＡ−Ｄ変換器２
に供給されてデジタル変換されたのち、そのデジ
タルビデオ信号はメモリー装置３に供給されて入
力ビデオ信号Sinの時間軸に同期したクロツク
Ｗ・CKで書込まれる。そのため、入力ビデオ信
号Sinはさらに、書込み側のクロツクパルス発生
器４に供給されて入力ビデオ信号Sinの時間軸に
同期したクロツクＷ・CKが形成され、これがＡ
−Ｄ変換器２、メモリー装置３及びシーケンスコ
ントローラ５に供給される。 Figure 1 is a system diagram of the main parts of a conventionally known TBC. A video signal Sin that contains jitter components, such as a reproduced video signal, that is, the time axis fluctuates, is converted from A-D through terminal 1. Vessel 2
After being digitally converted, the digital video signal is supplied to the memory device 3 and written at the clocks W and CK synchronized with the time axis of the input video signal Sin. Therefore, the input video signal Sin is further supplied to the writing side clock pulse generator 4 to form a clock W.CK synchronized with the time axis of the input video signal Sin.
- It is supplied to the D converter 2, the memory device 3 and the sequence controller 5.

一方、端子７には局内ビデオ信号などの基準の
時間軸をもつ基準ビデオ信号REF・Ｓが供給さ
れる。この基準ビデオ信号REF・Ｓは読出し側
のクロツクパルス発生器７に供給され、そのクロ
ツクＲ・CKはシーケンスコントローラ５、メモ
リー装置３及びドロツプアウト補償器８、Ｄ−Ａ
変換器９に供給されて、基準のクロツクＲ・CK
によつて読出されたデジタルビデオ信号はドロツ
プアウトの補償処理後にアナログ信号に変換され
る。 On the other hand, the terminal 7 is supplied with a reference video signal REF.S having a reference time axis such as an in-office video signal. This reference video signal REF.S is supplied to the clock pulse generator 7 on the reading side, and its clock R.CK is supplied to the sequence controller 5, memory device 3, dropout compensator 8, D-A.
The reference clock R・CK is supplied to the converter 9.
The digital video signal read out by the converter is converted into an analog signal after dropout compensation processing.

時間軸の補正された、すなわちジツタ成分の除
去されたこのビデオ信号にはプロセス処理回路１
１において同期信号等が挿入されて、端子１２に
は基準ビデオ信号REF・Ｓに同期したビデオ信
号Soutが出力される。 This video signal, whose time axis has been corrected, that is, from which jitter components have been removed, is processed by a process processing circuit 1.
1, a synchronizing signal and the like are inserted, and a video signal Sout synchronized with the reference video signal REF.S is outputted to a terminal 12.

このようにTBC１０は書込み側（入力側）と
読出し側（基準軸側）の夫々にクロツクＷ・CK、
Ｒ・CKを得る回路系が設けられている。 In this way, TBC10 has clocks W and CK on the write side (input side) and read side (reference axis side), respectively.
A circuit system for obtaining R and CK is provided.

第２図は書込み側のクロツク発生器４及びシー
ケンスコントローラ５の一部の構成例であつて、
入力ビデオ信号（この例では再生ビデオ信号）
Sinは同期分離回路１５に供給されて、入力水平
同期信号PB・Ｈ及び入力バースト信号PB・Ｂが
分離され、入力水平同期信号PB・Ｈはクロツク
発生器４を構成するAFC回路１６に供給された
のち、入力バースト信号PB・Ｂと共にAPC回路
１７に供給されて、入力バースト信号PB・Ｂに
同期したサブキヤリヤ（連続波）Ｗ・SC及びこ
のサブキヤリヤＷ・SCを４逓倍した書込みクロ
ツクＷ・CKが形成される。 FIG. 2 shows a partial configuration example of the clock generator 4 and sequence controller 5 on the writing side.
Input video signal (playback video signal in this example)
Sin is supplied to the synchronization separation circuit 15, where the input horizontal synchronization signal PB·H and input burst signal PB·B are separated, and the input horizontal synchronization signal PB·H is supplied to the AFC circuit 16 forming the clock generator 4. Thereafter, the subcarrier (continuous wave) W.SC synchronized with the input burst signal PB.B and the write clock W.CK obtained by multiplying this subcarrier W.SC by 4 are supplied to the APC circuit 17 together with the input burst signal PB.B. is formed.

入力水平同期信号PB・Ｈはさらにシーケンス
コントローラ５に設けられたライン判別パルス
Ｗ・OEの発生器２１に供給されて、水平ライン
ごとに位相反転したライン判別パルスＷ・OEが
形成され、このライン判別パルスＷ・OEでメモ
リー装置３に１水平ラインを単位として書込まれ
るデジタルビデオ信号が関係づけられる。 The input horizontal synchronizing signal PB・H is further supplied to a line discrimination pulse W・OE generator 21 provided in the sequence controller 5, and a line discrimination pulse W・OE whose phase is inverted for each horizontal line is formed. A digital video signal written into the memory device 3 in units of one horizontal line is associated with the discrimination pulses W and OE.

そのため、このライン判別パルスＷ・OEはサ
ブキヤリヤＷ・SCの位相反転回路２２に位相反
転パルスとして供給されて１水平ラインごとにサ
ブキヤリヤＷ・SCの位相が反転せしめられる。 Therefore, this line discrimination pulse W.OE is supplied as a phase inversion pulse to the phase inversion circuit 22 of the subcarrier W.SC, and the phase of the subcarrier W.SC is inverted for each horizontal line.

位相制御されたこのサブキヤリヤＷ・SCは入
力水平同期信号PB・Ｈと共に書込みゼロパルス
Ｗ・ZEROの発生器２３に供給される。書込みゼ
ロパルスＷ・ZEROとはメモリー装置３への信号
の書込みの初期位相を決定する書込みスタートパ
ルスのことであり、スタートタイミングは入力水
平同期信号PB・Ｈに基いて制御される。 This phase-controlled subcarrier W.SC is supplied to a generator 23 of a write zero pulse W.ZERO together with an input horizontal synchronizing signal PB.H. The write zero pulse W.ZERO is a write start pulse that determines the initial phase of writing a signal into the memory device 3, and the start timing is controlled based on the input horizontal synchronizing signal PB.H.

書込みゼロパルスＷ・ZEROはさらに書込みア
ドレスＷ・ADDの発生器２５にも供給されてこ
の書込みゼロパルスＷ・ZEROの発生タイミング
に基いて書込みアドレスＷ・ADDが形成され、
これがメモリー装置３に供給される。 The write zero pulse W・ZERO is further supplied to the write address W・ADD generator 25, and the write address W・ADD is formed based on the generation timing of this write zero pulse W・ZERO.
This is supplied to the memory device 3.

以上の説明は書込み側についてであるが、読出
し側すなわち基準軸側の回路系にも、メモリー装
置３、ドロツプアウト補償器８等を駆動するため
第２図と同様に構成された読出しクロツクＲ・
CKの発生器７及びシーケンスコントローラ５が
書込み側とは独立に設けられている。 The above explanation is about the write side, but the read side, that is, the reference axis side circuit system also includes a read clock R.
A CK generator 7 and a sequence controller 5 are provided independently from the writing side.

ところで、１インチVTRのように放送局用の
VTRは各種のサーボ系が非常に安定であつて、
しかも据え置きタイプであるために、このVTR
で再生されたビデオ信号はジツタ成分が殆んどな
く、時間軸変動が非常に少ないビデオ信号として
出力されることから、このような再生ビデオ信号
を入力ビデオ信号Sinとして取扱う場合には、書
込みクロツクＷ・CK等書込み処理に必要な信号
（クロツク情報、アドレス情報等）として、基準
ビデオ信号REF・Ｓより形成された読出し側の
信号に基いて形成したものを使用しても差支えな
い。このように構成した場合には書込み側の信号
処理系を大幅に簡略化できる。 By the way, for broadcasting stations like 1-inch VTRs,
The various servo systems in VTRs are extremely stable.
Moreover, since it is a stationary type, this VTR
The video signal reproduced by As the signals (clock information, address information, etc.) necessary for the write process such as W and CK, signals formed based on the read side signals formed from the reference video signals REF and S may be used. With this configuration, the signal processing system on the write side can be greatly simplified.

そこで、この発明は読出し側の信号をできるだ
け書込み側の信号としても利用できるように工夫
して書込み側の信号処理系を簡略化したものであ
る。続いて、この発明の一例を第３図を参照して
説明する。 Therefore, the present invention simplifies the signal processing system on the writing side by making it possible to use the reading side signal as the writing side signal as much as possible. Next, an example of the present invention will be explained with reference to FIG.

この第３図は書込み側と読出し側のクロツク
Ｗ・CK、Ｒ・CK及びシーケンスコントローラ５
の主要部の系統図であつて、説明の便宜上読出し
側すなわち基準軸側の信号処理系から説明する。 This figure 3 shows the clocks W・CK, R・CK and sequence controller 5 on the write side and read side.
This is a system diagram of the main parts of the system, and for convenience of explanation, the signal processing system on the readout side, that is, on the reference axis side will be explained first.

基準ビデオ信号REF・Ｓは端子６から同期分
離回路３５に供給されて水平同期信号REF・Ｈ
（第４図Ａ）とバースト信号REF・Ｂが分離さ
れ、基準バースト信号REF・Ｂは読出し側のク
ロツク発生器７を構成するサブキヤリヤ発生器３
６に供給されて連続した基準サブキヤリヤ
REF・SCが形成され、そしてこの基準サブキヤ
リヤREF・SCはさらにそのサブキヤリヤ周波数
を４逓倍する回路３７に供給されて読出しクロツ
クＲ・CKが形成される。 The reference video signal REF・S is supplied from the terminal 6 to the synchronization separation circuit 35, and the horizontal synchronization signal REF・H
(FIG. 4A) and the burst signal REF・B are separated, and the reference burst signal REF・B is sent to the subcarrier generator 3 constituting the clock generator 7 on the read side.
6 and continuous reference subcarrier
REF.SC is formed, and this reference subcarrier REF.SC is further supplied to a circuit 37 that multiplies the subcarrier frequency by 4 to form a read clock R.CK.

基準水平同期信号REF・Ｈはシーケンスコン
トローラ５に設けられたライン判別パルス発生器
３８に供給されて、第２図において説明したと同
じく水平ラインごとに位相反転するライン判別パ
ルスＲ・OE（第４図Ｂ）が形成され、このライン
判別パルスＲ・OEはさらに基準サブキヤリヤ
REF・SCと共に位相反転回路３９に供給されて、
１水平ラインごとに位相が反転するサブキヤリヤ
REF・SCが形成される。 The reference horizontal synchronization signal REF・H is supplied to the line discrimination pulse generator 38 provided in the sequence controller 5, and the line discrimination pulse R・OE (fourth Figure B) is formed, and this line discrimination pulse R・OE is further applied to the reference subcarrier.
It is supplied to the phase inversion circuit 39 together with REF and SC,
Subcarrier whose phase is reversed every horizontal line
REF/SC is formed.

そして、位相制御されたこのサブキヤリヤ
REF・SCは基準水平同期信号REF・Ｈと共に読
出しゼロパルスＲ・ZEROの発生器４０に供給さ
れて、読出しの初期タイミングを決定する読出し
ゼロパルスＲ・ZERO（第４図Ｃ）が形成される。
この例ではライン判別パルスＲ・OEと同一タイ
ミングで読出されるように構成されている。 And this phase-controlled subcarrier
REF.SC is supplied together with the reference horizontal synchronizing signal REF.H to a read zero pulse R.ZERO generator 40 to form a read zero pulse R.ZERO (FIG. 4C) which determines the initial timing of reading.
In this example, it is configured to be read out at the same timing as the line discrimination pulses R and OE.

基準水平同期信号REF・Ｈはさらに読出しア
ドレスＲ・ADDの発生器４１にも供給されて基
準水平同期信号REF・Ｈにより規制された読出
し用のアドレスＲ・ADDが形成される。この読
出しアドレスＲ・ADD及び上述した読出しゼロ
パルスＲ・ZERO、読出しクロツクＲ・CKは
夫々メモリー装置３に供給され、読出しクロツク
Ｒ・CKはそのほかにドロツプアウト補償器８及
びＤ−Ａ変換器９にも供給される。 The reference horizontal synchronization signal REF.H is further supplied to a read address R.ADD generator 41 to form a read address R.ADD regulated by the reference horizontal synchronization signal REF.H. This read address R・ADD, the above-mentioned read zero pulse R・ZERO, and read clock R・CK are respectively supplied to the memory device 3, and the read clock R・CK is also supplied to the dropout compensator 8 and the DA converter 9. Supplied.

続いて、書込み側の信号処理系について述べる
が、端子１には上述したように１インチVTRな
どのように安定した動作を行なうVTRから再生
されたビデオ信号Sinが入力するものとする。 Next, the signal processing system on the write side will be described. As mentioned above, it is assumed that a video signal Sin reproduced from a VTR that operates stably, such as a 1-inch VTR, is input to terminal 1.

まず、書込みクロツクＷ・CKは基準サブキヤ
リヤREF・SCに基いて形成される。そのため、
クロツク発生器４には４逓倍回路及びAPC回路
のみ設けられ、AFC回路は設けられていない。
AFC回路を省略したのは、時間軸変動がない基
準サブキヤリヤREF・SCに基いて書込みクロツ
クＷ・CKを形成するからである。ただし、書込
みクロツクＷ・CKの位相は入力バースト信号
PB・Ｂの位相に基いて制御される。そのため、
このクロツク発生器４には入力バースト信号
PB・Ｂが供給される。 First, the write clock W.CK is formed based on the reference subcarrier REF.SC. Therefore,
The clock generator 4 is provided with only a quadrupling circuit and an APC circuit, and is not provided with an AFC circuit.
The reason why the AFC circuit is omitted is that the write clocks W and CK are formed based on the reference subcarrier REF and SC, which have no time axis fluctuations. However, the phase of write clock W/CK is input burst signal.
Controlled based on the phase of PB/B. Therefore,
This clock generator 4 has an input burst signal.
PB・B is supplied.

また、読出し側に設けられているライン判別パ
ルス発生器３８の出力、すなわちライン判別パル
スＲ・OEは位相シフト回路４５に供給されて所
定量だけ位相シフトされたのち、このライン判別
パルスＷ・OE（第４図Ｆ）はサブキヤリヤＷ・
SCの位相反転回路２２に位相反転パルスとして
供給される。 Further, the output of the line discrimination pulse generator 38 provided on the readout side, that is, the line discrimination pulse R・OE, is supplied to a phase shift circuit 45 and phase-shifted by a predetermined amount. (Fig. 4F) is the subcarrier W.
It is supplied as a phase inversion pulse to the phase inversion circuit 22 of the SC.

すなわち、書込み側でのライン判別パルスＷ・
OEは読出し側でのライン判別パルスＲ・OEが利
用される。これもまた、入力ビデオ信号Sinの時
間軸が非常に安定しているからで、読出し側のラ
イン判別パルスＲ・OEを利用することによつて、
書込み時と読出し時とのラインを揃えることがで
きる。 In other words, the line discrimination pulse W on the writing side
For OE, the line discrimination pulse R.OE on the read side is used. This is also because the time axis of the input video signal Sin is very stable, and by using the line discrimination pulses R and OE on the readout side,
Lines can be aligned during writing and reading.

ただし、位相反転のタイミングは入力ビデオ信
号Sinの水平ラインの位相に合わせる必要がある
ため、この例では後述する書込みゼロパルスＷ・
ZERO（第４図Ｅ）の発生タイミングに揃えられ
る。そのため、位相シフト回路４５は書込みゼロ
パルスＷ・ZEROによりその位相量が制御され
る。 However, since the timing of phase inversion needs to match the phase of the horizontal line of the input video signal Sin, in this example, the write zero pulse W.
It is aligned with the timing of occurrence of ZERO (Fig. 4E). Therefore, the phase amount of the phase shift circuit 45 is controlled by the write zero pulse W.ZERO.

この構成により書込み側のライン判別パルスの
発生器を省略することができる。 With this configuration, a line discrimination pulse generator on the writing side can be omitted.

次に、書込みアドレスＷ・ADDは読出しアド
レスＲ・ADDが流用される。この場合、書込み
アドレスＷ・ADDは書込みゼロパルスＷ・
ZEROに同期させる必要があるので、書込み側に
は位相シフト回路４７が設けられ、読出しアドレ
スＲ・ADDが第４図のようにシフトされる。第
４図の例は、1Hメモリーを３個使用してメモリ
ー装置３が構成されている場合のアドレスの一例
を示す。なお、アドバンス量は1.5Hである。 Next, the read address R.ADD is used as the write address W.ADD. In this case, the write address W・ADD is the write zero pulse W・ADD.
Since it is necessary to synchronize with ZERO, a phase shift circuit 47 is provided on the write side, and the read address R.ADD is shifted as shown in FIG. The example in FIG. 4 shows an example of addresses when the memory device 3 is configured using three 1H memories. Note that the advance amount is 1.5H.

以上説明したようにこの発明によれば、非常に
安定した再生ビデオ信号などを取扱うTBC１０
において、読出し側において形成された信号（ク
ロツク情報、アドレス情報等）をできるだけ活用
して書込み側の信号として使用するようにしたか
ら、この実施例によればAPC回路、ライン判別
パルスの発生器及び書込みアドレス形成回路を省
略することができる。そのため、書込み側の信号
処理系を従来よりも大幅に簡略化でき、TBC１
０をコストダウンできる。 As explained above, according to the present invention, the TBC10 handles extremely stable playback video signals, etc.
In this embodiment, the signals formed on the read side (clock information, address information, etc.) are utilized as much as possible to be used as signals on the write side. According to this embodiment, the APC circuit, the line discrimination pulse generator, and The write address forming circuit can be omitted. Therefore, the signal processing system on the write side can be significantly simplified compared to the conventional one, and TBC1
You can reduce the cost of 0.

なお、入力ビデオ信号Sinとして高速走行モー
ドで再生されたビデオ信号の場合には、入力水平
同期信号PB・Ｈの周波数が変動するのに対し、
基準ビデオ信号REF・Ｓに基づく一定の周波数
のクロツクで書き込むから、出力ビデオ信号
Soutによる再生画面は入力周波数により伸び縮
みが生ずるけれど、高速走行モードの再生画面で
あるから特に問題にはならない。 Note that when the input video signal Sin is a video signal reproduced in high-speed running mode, the frequency of the input horizontal synchronizing signals PB and H fluctuates;
The output video signal is written using a constant frequency clock based on the reference video signal REF・S.
The screen played back by Sout expands and contracts depending on the input frequency, but this is not a problem because it is a screen played in high-speed driving mode.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は時間軸補正装置の系統図、第２図は書
込み側における要部の系統図、第３図はこの発明
の一例を示す要部の系統図、第４図はその動作説
明に供する波形図である。 １０はTBC、２はＡ−Ｄ変換器、３はメモリ
ー装置、４は書込み側のクロツク発生器、５はシ
ーケンスコントローラ、７は読出し側のクロツク
発生器、９はＤ−Ａ変換器、４５，４７は位相シ
フト回路である。 Fig. 1 is a system diagram of the time axis correction device, Fig. 2 is a system diagram of the main parts on the writing side, Fig. 3 is a system diagram of the main parts showing an example of this invention, and Fig. 4 is used to explain its operation. FIG. 10 is a TBC, 2 is an AD converter, 3 is a memory device, 4 is a writing side clock generator, 5 is a sequence controller, 7 is a reading side clock generator, 9 is a DA converter, 45, 47 is a phase shift circuit.

Claims (1)

【特許請求の範囲】 １ 入力ビデオ信号をデジタル変換するＡ−Ｄ変
換器と、上記Ａ−Ｄ変換器の出力デジタルビデオ
信号が書き込まれるメモリー装置と、上記メモリ
ー装置から読み出された上記デジタルビデオ信号
をアナログ変換するＤ−Ａ変換器とを有し、書き
込みクロツクによつて上記デジタルビデオ信号を
上記メモリー装置に書き込むとともに、読み出し
クロツクによつて上記メモリー装置から上記デジ
タルビデオ信号を読み出すことにより、上記Ｄ−
Ａ変換器の出力に上記入力ビデオ信号に含まれる
ジツターが除去されたビデオ信号を得るようにし
た時間軸補正装置において、 基準ビデオ信号に基づいて上記読み出しクロツ
クを発生する読み出しクロツク発生回路と、 上記基準ビデオ信号に基づいて上記メモリー装
置の読み出しアドレス信号を発生する読み出しア
ドレス信号発生回路と、 上記基準ビデオ信号に関連し上記読み出しクロ
ツクを形成するための信号および上記入力ビデオ
信号に含まれるカラーバースト信号に基づいて、
上記カラーバースト信号に位相同期した上記書き
込みクロツクを発生する書き込みクロツク発生回
路と、 上記入力ビデオ信号の同期信号に基づいた上記
メモリー装置の書き込みスタートパルスによつて
制御され、上記読み出しアドレス信号を所定量位
相シフトした信号を上記メモリー装置の書き込み
アドレス信号として発生する書き込みアドレス信
号発生回路 とを備えたことを特徴とする時間軸補正装置。[Scope of Claims] 1. An A-D converter that digitally converts an input video signal, a memory device into which an output digital video signal of the A-D converter is written, and the digital video read out from the memory device. and a D-A converter for converting the signal into analog, by writing the digital video signal into the memory device using a write clock and reading the digital video signal from the memory device using a read clock, D- above
A time axis correction device configured to obtain a video signal from which jitter contained in the input video signal has been removed from the output of the A converter, comprising: a readout clock generation circuit that generates the readout clock based on a reference video signal; a read address signal generation circuit for generating a read address signal for the memory device based on a reference video signal; a signal associated with the reference video signal to form the read clock; and a color burst signal included in the input video signal. On the basis of the,
A write clock generating circuit generates the write clock phase-synchronized with the color burst signal, and a write start pulse of the memory device based on a synchronization signal of the input video signal controls the read address signal by a predetermined amount. A time axis correction device comprising: a write address signal generation circuit that generates a phase-shifted signal as a write address signal of the memory device.