JPH023199A - Semiconductor storage device - Google Patents
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- JPH023199A JPH023199A JP63146008A JP14600888A JPH023199A JP H023199 A JPH023199 A JP H023199A JP 63146008 A JP63146008 A JP 63146008A JP 14600888 A JP14600888 A JP 14600888A JP H023199 A JPH023199 A JP H023199A
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Landscapes
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、例えば、多ビット
試験機能を有する大容量のダイナミ7り型RAM (ラ
ンダム・アクセス・メモリ)等に利用して特に有効な技
術に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a semiconductor memory device, and is applicable to, for example, a large-capacity dynamic RAM (Random Access Memory) having a multi-bit test function. This is a particularly effective technique.
比較的大きな記憶容量を持つダイナミック型RAMがあ
る。また、このようなダイナミック型RAMの機能試験
を効率的に実施しその低コスト化を推進する一つの方法
として、いわゆる多ビット試験方式がある。There is a dynamic RAM that has a relatively large storage capacity. Furthermore, a so-called multi-bit test method is one method for efficiently performing a functional test of such a dynamic RAM and promoting cost reduction.
多ビット試験方式については、例えば、1985年、三
菱電機−発行の「三菱技報JVO1,59、No、9等
に記載されている。The multi-bit test method is described in, for example, Mitsubishi Giho JVO 1,59, No. 9, published by Mitsubishi Electric in 1985.
ダイナミック型RAM等の大容量化が進むにしたがって
、上記に記載されるような従来の多ビット試験方式には
次のような問題点が生じる。すなわら、上記多ビット試
験方式を採るダイナミック型RAMは、複数のメモリア
レイを有し、これらのメモリアレイに対応して設けられ
る複数の相補共通データ線及びメインアンプを含む。ダ
イナミック型RAMが多ビット試験モードとされるとき
、各相補共通データ線に対してそれぞれ1個のメモリセ
ルが同時に選択状態とされ、これらのメモリセルに対し
同一データの書き込み及び読み出し動作が行われる。そ
の結果、読み出されたデータがすべて一致すると、ダイ
ナミック型RAMは正常とされ、読み出しデータに対応
したハイレベル又はロウレベルの出力信号が出力される
。このとき、1ピントでも異なるデータが読み出される
と、ダイナミック型RAMは異常とされ、その出力はハ
イインピーダンス状態とされる。As the capacity of dynamic RAMs and the like progresses, the following problems arise in the conventional multi-bit test method as described above. In other words, the dynamic RAM employing the multi-bit test method described above has a plurality of memory arrays, and includes a plurality of complementary common data lines and a main amplifier provided corresponding to these memory arrays. When the dynamic RAM is placed in a multi-bit test mode, one memory cell is simultaneously selected for each complementary common data line, and the same data is written and read from these memory cells. . As a result, if all the read data match, the dynamic RAM is considered normal and outputs a high level or low level output signal corresponding to the read data. At this time, if data different from even one pin is read out, the dynamic RAM is determined to be abnormal and its output is placed in a high impedance state.
つまり、上記のような従来の多ビット試験方式において
、ダイナミック型RAMは、同時に選択状態とされるメ
モリセルの数すなわち同時に書き込み又は読み出される
データのビット数に相応した複数の相補共通データ線及
びメインアンプを備えることが必須とされる。このこと
は、ダイナミック型RAMが例えば16M(メガ)ビッ
トあるいは64Mとノドと大容量化されるにしたがって
、ダイナミック型RAMの高集積化を阻害し、その低コ
スト化を妨げる一因となる。また、これを避けるため、
多ピント試験モードにおける同時試験ビット数を削減す
ると、逆にダイナミック型RAMの試験コストが増大す
る。In other words, in the conventional multi-bit test method as described above, a dynamic RAM has a plurality of complementary common data lines and main lines corresponding to the number of memory cells that are simultaneously selected, that is, the number of data bits that are simultaneously written or read. It is essential to have an amplifier. As the capacity of dynamic RAM increases to, for example, 16M (mega) bits or 64M, this becomes a factor that hinders the high integration of dynamic RAM and prevents its cost from being reduced. Also, to avoid this,
Reducing the number of bits to be simultaneously tested in the multi-pint test mode will conversely increase the cost of testing the dynamic RAM.
この発明の目的は、その高集積化を犠牲にすることなく
多ビット試験機能のビット数増大を図ったダイナミ’7
り型RAM等の半導体記憶装置を提供することにある。The purpose of this invention is to increase the number of bits of multi-bit test function without sacrificing high integration.
An object of the present invention is to provide a semiconductor memory device such as a flash memory type RAM.
この発明の他の目的は、大容量化されたダイナミック型
RAM’4の半導体記憶装置の試験コストを削減し、そ
の低コスト化を推進することにある。Another object of the present invention is to reduce the testing cost of a dynamic RAM'4 semiconductor memory device with an increased capacity, and to promote cost reduction.
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。The above and other objects and novel features of this invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において掲示される発明の主なものを簡単に説明す
れば、下記の通りである。すなわち、ダイナミック型R
AM等の多ビット試験モードにおいて、相補共通データ
線に対し同時に複数の相補データ線を接続状態とし、相
補共通データ線の非反転信号線及び反転信号線のレベル
を所定の参照電位とそれぞれ比較するものである。A brief description of the main inventions disclosed in this application is as follows. That is, dynamic type R
In a multi-bit test mode such as AM, multiple complementary data lines are connected to the complementary common data line at the same time, and the levels of the non-inverted signal line and the inverted signal line of the complementary common data line are compared with a predetermined reference potential. It is something.
上記した手段によれば、多ビット試験モードにおいて、
相補共通データ線の非反転信号線又は反転信号線のいず
れかのレベルが上記参照電位よりも高いことを、言い換
えると非反転信号線又は反転信号線のいずれかが所定の
プリチャージレベルのままであることを判定することで
、相補共通データ線に接続状態とされる複数の相補デー
タ線の読み出し信号が同一の論理レベルであることを確
認できる。このため、相補共通データ線及びメインアン
プを増設することなく、すなわちダイナミック型RAM
等の高集積化を犠牲にすることなく、その多ビット試験
モードのビット数を増大できる。According to the above means, in the multi-bit test mode,
The level of either the non-inverted signal line or the inverted signal line of the complementary common data line is higher than the reference potential, in other words, the level of either the non-inverted signal line or the inverted signal line remains at a predetermined precharge level. By determining that there is, it can be confirmed that the read signals of the plurality of complementary data lines connected to the complementary common data line are at the same logic level. Therefore, there is no need to add complementary common data lines and main amplifiers, that is, dynamic RAM
The number of bits in the multi-bit test mode can be increased without sacrificing high integration.
これにより、大容門化されるダイナミック型RAM等の
試験コストを削減し、その低コスト化を推進することが
できる。As a result, it is possible to reduce the testing cost of dynamic RAMs and the like, which are becoming increasingly popular, and to promote cost reduction.
第6図には、この発明が通用されたダイナミ7り型RA
Mの一実施例のブロック図が示されている。また、第1
図、第2図ならびに第5図には、第6図のダイナミック
型RAMのメモリアレイとその周辺部、メモリアレイ切
換回路とメインアンプならびにカラムアドレスデコーダ
の一実施例の回路図がそれぞれ示されている。これらの
図に従って、この実施例のダイナミック型RAMの構成
と動作の概要を説明する。なお、第1図、第2図及び第
5図の各回路素子ならびに第6図の各ブロックを構成す
る回路素子は、公知の半導体簗積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような1個
の半導体基板上において形成される。また、以下の図に
おいて、そのチャンネル(バンクゲート)部に矢印が付
加されるMOSFETはPチャンネル型であって、矢印
の付加されないNチャンネルMO3FETと区別して示
される。Figure 6 shows a dynamic 7-type RA to which this invention is applied.
A block diagram of one embodiment of M is shown. Also, the first
2, and 5 each show a circuit diagram of an embodiment of the memory array and its peripheral parts of the dynamic RAM shown in FIG. 6, the memory array switching circuit, the main amplifier, and the column address decoder. There is. The configuration and operation of the dynamic RAM of this embodiment will be outlined with reference to these figures. Note that the circuit elements constituting each of the circuit elements in FIGS. 1, 2, and 5 and each block in FIG. It is formed on a single semiconductor substrate such as. Further, in the following figures, MOSFETs whose channel (bank gate) portions are marked with arrows are of P-channel type, and are shown to be distinguished from N-channel MO3FETs whose channel (bank gate) portions are not marked with arrows.
この実施例のダイナミック型RAMは、特に制限されな
いが、9個すなわち4個のメモリアレイMARYO〜M
ARY3と、これらのメモリアレイに対応してそれぞれ
2組ずつ設けられる合計8組の相補共通データ線旦DO
〜旦D7(ごこて、例えば非反転信号線CDOと反転信
号線CDOをあわせて相補共通データ線−〇DOのよう
に表す。The dynamic RAM of this embodiment includes nine memory arrays, ie, four memory arrays MARYO to M, although it is not particularly limited.
ARY3 and a total of eight sets of complementary common data lines DDO, two sets each of which are provided corresponding to these memory arrays.
〜D7 (For example, the non-inverted signal line CDO and the inverted signal line CDO are collectively expressed as a complementary common data line -○DO.
以下間し)を含む。この実施例において、メモリアレイ
MARYO〜MARY3は、後述するように、それぞれ
m+ 1 個のサブメモリアレイを有する。各列の相補
共通データ線CDO・CDIないしCD6\CD7は、
特に制限されないが、対応するメインアンプ切換回路M
SWO−MSW3を介して、対応するメインアンプMA
O〜MA3にそれぞれ接続される。メインアンプMAO
−MA3は、それぞれ2個のリードアンプ及びライトア
ンプを含む。(Below) In this embodiment, each of the memory arrays MARYO to MARY3 has m+1 sub-memory arrays, as will be described later. The complementary common data lines CDO/CDI to CD6\CD7 of each column are
Although not particularly limited, the corresponding main amplifier switching circuit M
Corresponding main amplifier MA via SWO-MSW3
Connected to O to MA3, respectively. Main amplifier MAO
-MA3 each includes two read amplifiers and two write amplifiers.
ダイナミック型RAMが通常の読み出しモードとされる
とき、相補共通データ!61cDo 〜CD7には、対
応するメモリアレイMARYO−MARY3の指定され
る2個のメモリセルがそれぞれ1個ずつ接続状態とされ
る。このとき、各メインアンプに設けられる2個のリー
ドアンプは、対応する相補共通データill CD O
〜CD7にそれぞれ接続され、選択されたメモリセルか
ら出力される読み出し信号を増幅する作用を持つ。When the dynamic RAM is in normal read mode, complementary common data! Two designated memory cells of the corresponding memory arrays MARYO-MARY3 are connected to 61cDo to CD7, one each. At this time, the two read amplifiers provided in each main amplifier output the corresponding complementary common data ill CD O
~CD7, and has the function of amplifying the read signal output from the selected memory cell.
ダイナミック型RAMが多ビット試験モードとされると
き、相補共通データ線CD0−CD7には、対応するメ
モリアレイMARYO−MARY3の各サブメモリアレ
イからそれぞれ1個ずつ合計量+1個のメモリセルが同
時に接続状態とされる。このとき、各メインアンプに設
けられる21固のリードアンプは、対をなす相補共通デ
ータ線温DO−CDIないしCD6−CD7の一方にの
み選択的に接続状態とされる。すなわち、各メインアン
プに設けられる2個のリードアンプの非反転入力端子は
、対応する相補共通データ線CDO又は旦DIないし旦
D6又は旦D7の非反転信号線及び反転信号線にそれぞ
れ接続され、その反転入力端子には、所定の参照電位が
共通に供給される。When the dynamic RAM is in the multi-bit test mode, one memory cell from each sub-memory array of the corresponding memory array MARYO-MARY3 is connected to the complementary common data lines CD0-CD7 at the same time for a total of +1 memory cells. state. At this time, the 21 read amplifiers provided in each main amplifier are selectively connected to only one of the pair of complementary common data line temperatures DO-CDI to CD6-CD7. That is, the non-inverting input terminals of the two read amplifiers provided in each main amplifier are connected to the corresponding complementary common data line CDO or the non-inverting signal line and the inverting signal line of DI to D6 or D7, respectively, A predetermined reference potential is commonly supplied to the inverting input terminal.
上記参照電位は、特に制限されないが、通常の読み出し
モードにおいて各相補共通データ線に出力される読み出
し信号のハイレベル及びロウレベルのほぼ中間レベルと
される。このため、各メインアンプに設けられる2個の
リードアンプは、対応する相補共通データ線の非反転信
号線及び反転信号線のレベルを上記参照電位と比較する
第1及び第2の差動増幅回路として機能し、これらの信
号線のレベルが上記参照電位よりも高く、所定のプリチ
ャージレベルのままであることを判定する。The reference potential is, although not particularly limited, approximately at a level between the high level and the low level of the read signal output to each complementary common data line in the normal read mode. Therefore, the two read amplifiers provided in each main amplifier are first and second differential amplifier circuits that compare the levels of the non-inverted signal line and the inverted signal line of the corresponding complementary common data line with the reference potential. , and determines that the level of these signal lines is higher than the reference potential and remains at a predetermined precharge level.
これにより、各相補共通データ線に対して接続状態とさ
れるm + 1 faのメモリセルの読み出し信号がす
べて同一の論理レベルであることを識別し、その結果を
試験論理回路TLに伝達する。試験論理回路TLは、各
メインアンプから伝達される試験結果を集計する機能を
持つ。As a result, it is determined that the read signals of the m + 1 fa memory cells connected to each complementary common data line are all at the same logic level, and the result is transmitted to the test logic circuit TL. The test logic circuit TL has a function of summing test results transmitted from each main amplifier.
その結果、この実施例のダイナミック型RAMは、合計
4x(m+1)(1?jのメモリセルを同時に選択状態
とし、これらのメモリセルに対して多ビット試験を行う
機能を持つ。どうまでもなく、このような多ビット試験
機能のビット数増大は、相補共通データ線及びメインア
ンプを増設することなく、言い換えるとダイナミック型
RAMの高集積化を阻害することな(実現できる。その
結果、ダイナミック型RAM(7)試験コストが削減さ
れ、その低コスト化が著しく推進される。As a result, the dynamic RAM of this embodiment has a function of selecting a total of 4x(m+1)(1?j) memory cells at the same time and performing a multi-bit test on these memory cells. Increasing the number of bits of such a multi-bit test function can be achieved without adding complementary common data lines and main amplifiers, in other words, without hindering the high integration of dynamic RAM. RAM (7) test cost is reduced and cost reduction is significantly promoted.
第6図において、この実施例のダイナミック型RA M
は、特に制限されないが、2個のカラムアドレスデコー
ダCADO及びCADIと、これらのカラムアドレスデ
コーダをはさむように配置される4個のメモリアレイM
ARYO,MARYI及びMARY2.MARY3を含
む。In FIG. 6, the dynamic RAM of this embodiment
includes, but is not particularly limited to, two column address decoders CADO and CADI, and four memory arrays M arranged to sandwich these column address decoders.
ARYO, MARYI and MARY2. Contains MARY3.
メモリアレイMARYOは、特に制限されないが、第1
図に示されるように、m+1(固のサブメモリアレイS
MO0〜5M0mを含む。これらのサブメモリアレイは
、特に制限されないが、それぞれ2交点方式とされ、各
サブメモリアレイを貫通して垂直方向に配置されるq+
1本のワード線WO〜Wqと、水平方向に配置されるn
+1組ののワード線と相補データ線の交点に格子状に配
置される(q+1)x (n+1)f[!ifのダイナ
ミック型メモリセルとをそれぞれ含む。Although the memory array MARYO is not particularly limited, the first
As shown in the figure, m+1 (hard sub-memory array S
Contains MO0 to 5M0m. Although not particularly limited, these sub-memory arrays each have a two-intersection system, and q+
One word line WO to Wq and n arranged in the horizontal direction
(q+1)x (n+1)f[! if dynamic memory cells.
メモリアレイMARYIは、上記メモリアレイMARY
Oと対称的な構成とされる。また、メモリアレイMAR
Y2及びMARY3は、上記メモリアレイMARYO及
びMARYIにそれぞれ対応した構成とされ、対をなす
。Memory array MARYI is the memory array MARY
The configuration is symmetrical to O. In addition, memory array MAR
Y2 and MARY3 are configured to correspond to the memory arrays MARYO and MARYI, respectively, and form a pair.
メモリアレイMARYO−MARY3を構成するダイナ
ミック型メモリセルは、特に制限されないが、直列形態
とされる情報蓄積用キャパシタC3及びアドレス選択用
M OS F E T Q mをそれぞれ含む、このう
ち、情報蓄積用キャパシタCsの他方には、所定のセル
プレート電圧vcpが共通に供給される。各メモリアレ
イにおいて、同一の列に配置されるq+1個のメモリセ
ルのアドレス選択用MO3FETQmのドレインは、対
応する相補共通データ線DOO・DOO−Don−DO
TないしDmO−DmO〜Dmn−Dmnの非反転信号
線又は反転信号線に所定の規則性をもって交互に結合さ
れる。また、同一の行に配置される(m+1)X (n
+1)個のメモリセルのアドレス選択用M OS F
E Tのゲートは、対応するワード線WO〜Wqにそれ
ぞれ共通結合される。The dynamic memory cells constituting the memory array MARYO-MARY3 include, but are not particularly limited to, an information storage capacitor C3 and an address selection MOS FETQm which are connected in series. A predetermined cell plate voltage vcp is commonly supplied to the other capacitor Cs. In each memory array, the drains of the address selection MO3FETQm of q+1 memory cells arranged in the same column are connected to the corresponding complementary common data line DOO/DOO-Don-DO.
They are alternately coupled to non-inverted signal lines or inverted signal lines of T to DmO-DmO to Dmn-Dmn with a predetermined regularity. Also, (m+1)X (n
+1) MOS F for selecting addresses of memory cells
The gates of ET are commonly coupled to corresponding word lines WO to Wq, respectively.
メモリアレイMARYO〜MARY3を構成するワード
線WO〜Wqは、対応するロウアドレスデコーダRAD
O−RAD3にそれぞれ結合され、択一的に選択状態と
される。Word lines WO to Wq forming memory arrays MARYO to MARY3 are connected to corresponding row address decoders RAD.
They are each coupled to the O-RAD 3 and are alternatively set in a selected state.
ロウアドレスデコーダRADO〜RAD3には、特に制
限されないが、ロウアドレスバッファRABから、i−
1ビットの相補内部アドレス信号上xo−axi−2(
ここで、例えば非反転内部アドレス信号axQと反転内
部アドレス信号axQをあわせて相補内部アドレス信号
axQのように表す、以下同じ)が共通に供給され、タ
イミング発生回路TGから、タイミング信号φXが共通
に供給される。ここで、タイミング信号φXは、通常ロ
ウレベルとされ、ダイナミック型RAMが選択状態とさ
れるとき所定のタイミングでハイレベルとされる。The row address decoders RADO to RAD3 receive data from the row address buffer RAB to the i-
On the 1-bit complementary internal address signal xo-axi-2 (
Here, for example, the non-inverted internal address signal axQ and the inverted internal address signal axQ are collectively expressed as a complementary internal address signal axQ (the same applies hereinafter), and the timing signal φX is commonly supplied from the timing generation circuit TG. Supplied. Here, the timing signal φX is normally set to a low level, and is set to a high level at a predetermined timing when the dynamic RAM is placed in a selected state.
ロウアドレスデコーダRADO〜RAD3は、上記タイ
ミング信号φXがハイレベルとされることで、選択的に
動作状態とされる。この動作状態おい°ζ、ロウアドレ
スデコーダRADO−RAD3は、上記相捕内部アドレ
ス信号aXO〜axi2をデコードし、対応するメモリ
アレイMARYO〜MARY3の対応するワード線WO
〜Wqを択一的にハイレベルの選択状態とする。The row address decoders RADO to RAD3 are selectively brought into operation when the timing signal φX is set to a high level. In this operating state °ζ, the row address decoder RADO-RAD3 decodes the above-mentioned complementary internal address signals aXO-axi2, and decodes the corresponding word line WO of the corresponding memory array MARYO-MARY3.
~Wq is alternatively set to a high level selection state.
ロウアドレスバッファRABは、アドレスマルチプレク
サAMXを介して伝達されるロウアドレス信号を、タイ
ミング発生回路TGから供給されるタイミング信号ψa
rに従って取り込み、保持する。また、これらのロウア
ドレスで6号をもとに、i+1ピントの相補内部アドレ
ス16号axo−waxiを形成する。このうち、上位
2ビットの相補内部アドレス信号axi−1及びaxi
は、特に制限されないが、アレイ選択回路ASLに供給
され、その偽の…禎内部アドレス信号axQ−axi−
2は、上記ロウアト1ノスデコーダRADO−RAD3
に共通に供給される。The row address buffer RAB converts the row address signal transmitted via the address multiplexer AMX into a timing signal ψa supplied from the timing generation circuit TG.
Capture and retain according to r. Also, based on these row addresses No. 6, complementary internal address No. 16 axo-waxi of i+1 pinto is formed. Of these, the complementary internal address signals axi-1 and axi of the upper two bits
is supplied to the array selection circuit ASL, although not particularly limited, and its false internal address signal axQ-axi-
2 is the row at 1 decoder RADO-RAD3
Commonly supplied to
71ルスマルチプレクサAMXの一方の入力端子には、
外部端子AO〜Aiを介しで時分割的に供給されるXア
ドレス信号AXO〜Axrが入力され、その他方の入力
端子には、リフレッシュアトし・スカウンクRFCから
りフレッシュアトレス信号arO−ariが入力される
。アドレスマルチプレクサAMXには、さらにタイミン
グ発生回路TGから、タイミング信号φre(が選択制
御信号として供給される。One input terminal of the 71-channel multiplexer AMX has
X address signals AXO to Axr supplied in a time-division manner via external terminals AO to Ai are input, and a fresh address signal arO-ari from the refresh at/scown RFC is input to the other input terminal. be done. The address multiplexer AMX is further supplied with a timing signal φre (as a selection control signal) from the timing generation circuit TG.
アドレスマルチプレクサAMXは、ダイナミック型RA
Mが通富の動作モードとされ上記タイミング信号ψre
fがロウレベルとされるとき、外部端子A O・〜Ai
を介して供給されるXアドレス信号AXO〜へX18i
1択し、ロウアドレス信号としてロウアドレスバッファ
)? A Bに伝達する。The address multiplexer AMX is a dynamic type RA
M is in the normal operation mode and the timing signal ψre
When f is set to low level, external terminal A O・~Ai
X18i to X address signal AXO~ supplied via
Select one and use the row address buffer as the row address signal)? A Communicate to B.
また、ダイナミック型RAMがリフレッシュモードとさ
れ上記タイミング信号φrerがハイレベルとされると
き、リフレッシュアドレスカウンタRFCから供給され
るリフレッシュアドレス信号aro−ariを選択し、
ロウアドレス信号としてロウアドレスバッファRABに
伝達する。Further, when the dynamic RAM is in refresh mode and the timing signal φrer is set to high level, the refresh address signal aro-ari supplied from the refresh address counter RFC is selected;
It is transmitted to the row address buffer RAB as a row address signal.
lフ【ノフシュアドレスカウンタRFCは、ダイナミッ
ク型RAλイがリフレッシュモードとされるとき、選択
的に動作状態とされる。この動作状態において、リフレ
ッシュアドレスカウンタRFCは、タイミング発生回路
TOから供給されるタイミング信号φrcに従って歩道
動作を行い、上記リフレッシュアドレス信号arQ〜a
riを形成する。これらのリフレッシュアドレス信号は
、前述のように、アドレスマルチプレクサAMXの他方
の入力端子に供給される。The novel address counter RFC is selectively activated when the dynamic type RAλ is placed in the refresh mode. In this operating state, the refresh address counter RFC performs a walk-through operation according to the timing signal φrc supplied from the timing generation circuit TO, and the refresh address counter RFC
form ri. These refresh address signals are supplied to the other input terminal of address multiplexer AMX, as described above.
一方、メモリアレイMARYO〜MARY3を構成する
相補データ線DOO・DOO〜DOn・DonないしD
mO−DmO〜Dmn −Dmnは、第1図のメモリア
レイMARYOに代表して示されるように、その一方に
おいて、対応するP型センスアンプ5APO〜S A
P 3の対応する単位回路にそれぞれ結合される。また
、その他方において、対応するN型センスアンプ5AN
O〜5AN3の対応する単位回路を経て、対応するカラ
ムスイッチC3WO−C3W3の対応するスイッチMO
3FETQ1B・Q19〜Q20・Q21等にそれぞれ
結合される。On the other hand, the complementary data lines DOO/DOO–DOn/Don to D constituting the memory arrays MARYO–MARY3
mO-DmO~Dmn -Dmn are representatively shown in the memory array MARYO in FIG.
They are respectively coupled to corresponding unit circuits of P3. In addition, on the other side, the corresponding N-type sense amplifier 5AN
Through the corresponding unit circuits of O~5AN3, the corresponding switches MO of the corresponding column switches C3WO-C3W3
They are coupled to 3FETs Q1B, Q19 to Q20, Q21, etc., respectively.
P型センスアンプ5APO−3AP3は、メモリアレイ
MAI”2YO〜MARY3の各相補データ線に対応し
て設けられる(m+1)X (n+1)個の単位回路を
含む、これらの単位回路は、特に制限されないが、その
ゲート及びドレインが互いに交差接続される21固のP
チャンネルMO3FETQ2及びQ3等と、対応する相
補データ線の非反転信号線と反転信号線との間に設けら
れるNチャンネル型のプリチャージMO3FETQ13
等とをそれぞれ含む。The P-type sense amplifier 5APO-3AP3 includes (m+1)×(n+1) unit circuits provided corresponding to each complementary data line of the memory arrays MAI"2YO to MARY3, and these unit circuits are not particularly limited. is a 21-pin P whose gate and drain are cross-connected to each other.
An N-channel precharge MO3FET Q13 provided between the channel MO3FETs Q2 and Q3, etc., and the non-inverted signal line and inverted signal line of the corresponding complementary data line.
etc., respectively.
M OS F iE、 ’「Q 2及びQ3等のソース
は、共通ソース線CPに共通結合され、さらにPチャン
ネル型の駆動M OS F +2.T Q lを介して
回路の電源電圧に結合される。ここで、回路の電源電圧
は、特に制限されないが、+−5Vのよ・うな正の電源
電圧とされる。gIA劾M OS F E T Q 1
のゲートには、タイミング発生回路TGから供給される
タイミング1゛3号φp3のインバータ回路Nlによる
反転信号が供給される。ここで、タイミング信号φpa
は、通゛帛ロウレベルとされ、ダ1°す一ツク型RAM
が選択状態とされるとき所定の夕・fミングでハイレベ
ルとされる。これにより、MOS F ETQ2及びQ
3等は、上記タイ瓢ング信号φpaがハイレベルとされ
rqAilJMO8FETQlがオン状態とされること
で、選択的に動作状態とされ、対応するN型センスアン
ゾ5ANO〜S A N 3 (D対Wiする単位回路
とともに、1個の単位増幅回路として機能する。この動
作状態において、これらの単位増幅回路は、選択された
ワード線に結合される(m+ 1) x (n + 1
) Illのメモリセルから対応される微小読み出し信
号を増幅し、ハイレベル又はロウレベルの2値読み出し
信号とする。MOS F iE, 'The sources of Q 2 and Q 3 are commonly coupled to a common source line CP, and are further coupled to the power supply voltage of the circuit via a P-channel type drive MOS F +2.T Q l. Here, the power supply voltage of the circuit is not particularly limited, but is set to be a positive power supply voltage such as +-5V.
An inverted signal from the inverter circuit Nl of the timing 1-3 φp3 supplied from the timing generation circuit TG is supplied to the gate of the inverter circuit Nl. Here, the timing signal φpa
is generally considered to be a low-level RAM.
When the signal is selected, it is set to a high level at a predetermined evening/f timing. This allows MOS FETQ2 and Q
3, etc. are selectively put into operation by the above-mentioned tie-off signal φpa being set to high level and rqAilJMO8FETQl being turned on, and the corresponding N-type sense antennas 5ANO to S A N 3 (unit of D vs Wi Together with the circuits, they function as one unit amplifier circuit. In this operating state, these unit amplifier circuits are coupled to the selected word line (m+1) x (n + 1
) The corresponding minute read signal from the memory cell Ill is amplified and made into a high level or low level binary read signal.
P型センスアンプ5APO−3AP3の各単位回路のM
O3FETQ13等のゲートには、タイミング発注回路
TOから、タイミング信号φpcが共!ヱに供給される
。ここで、タイミング信号φpcは、ダイナミック型R
AMが非選択状態とさhるとき、選択的にハイレベルと
される。MO3FETQ13等は、ダイナミック型RA
Mが非選択状態とされ上記タイミング信号φpCがハイ
レー、ルとされることで、−斉にオン状態となり、対Q
nないしDmO−DnIO〜Dmn −Dmnの非反転
信号線及び反転信号線を短絡して、ハーフプリチャージ
レ・\ルとする。M of each unit circuit of P-type sense amplifier 5APO-3AP3
The gates of O3FETQ13 etc. receive a timing signal φpc from the timing ordering circuit TO! It is supplied to E. Here, the timing signal φpc is a dynamic type R
When AM is in a non-selected state, it is selectively set to high level. MO3FETQ13 etc. are dynamic type RA
By setting M to a non-selected state and setting the above-mentioned timing signal φpC to a high level, it turns on all at once, and the pair Q
The non-inverted signal lines and the inverted signal lines of DmO-DnIO to Dmn-Dmn are short-circuited to form a half precharge level.
同様に、N型センスアンプ5ANO〜5AN3の各単位
回路は、特に制限されないが、そのゲート及びドレイン
が互いに交差接続される2個のNチャンネルMO3FE
TQI 4・C15ないしC16・C17等をそれぞれ
含む。これらのMO3FETQ14・C15ないしC1
6・C17等のソースは、共通ソース28 CNに共!
結合され、さらにNチャンネル型の駆シ」MO3FET
Q11を介して回路の接地電位に結合される。駆動MO
3FETQI Iのゲートには、上記タイミング信号φ
paが供給される。これにより、MO3FETQ14・
C15ないしQ10・C17等は、上記タイミング信号
φp3が・\・fレベルとされ駆動MO5FETQII
がオン状態とされる。二とで、選択的に動作状態とされ
、対応するとiB P型センスアンプS A P O〜
S A ? 3の対応する星位回路とともに、1(固の
単位増幅回路として数面する。Similarly, each unit circuit of the N-type sense amplifiers 5ANO to 5AN3 is composed of, but not limited to, two N-channel MO3FEs whose gates and drains are cross-connected to each other.
Contains TQI 4・C15 to C16・C17, etc., respectively. These MO3FETQ14・C15 to C1
Sources such as 6 and C17 are shared with common source 28 CN!
Combined with N-channel type MO3FET
It is coupled to the ground potential of the circuit via Q11. Drive MO
The above timing signal φ is applied to the gate of 3FETQI I.
pa is supplied. As a result, MO3FETQ14・
C15 to Q10, C17, etc. are driven by MO5FETQII when the timing signal φp3 is set to the \f level.
is turned on. 2, the iB P-type sense amplifier S A P O ~ is selectively activated.
SA? Along with the corresponding star circuit of 3, 1 (numbered as a solid unit amplification circuit).
カラムスイッチCS ’wV O〜CS 17/ 3は
、第1図のカラムスイッチCS W Oに代表して示さ
れるように、対応するメモリアレイMARYO〜MAR
Y3の各相補データ線に対応して設けられる(m+1)
X (n+1)対のスイッチMO3FETQ18・C1
9ないしC20−C21等を含む、これらのスイッチM
OS F BTの一方は、前述のように、対応するメモ
リアレイMARYO〜MARY3の対応する相補データ
線にそれぞれ結合され、その他方は、対応する2組の相
補共通データ確立DO・立D1〜CD6・−CD7に頃
に交互に共通結合される。カラムスイッチCS W (
1” CS W 3の隣接する2対のスイッチMO3F
ETのゲートはそれぞれ共通結合され、対応するカラム
デコーダCADO又はC4へDlから対応するデータ線
選択信号YOO〜YOn−1ないしYmO−Ymn−1
がそれぞれ供給される。The column switches CS'wV O to CS 17/3 are connected to the corresponding memory arrays MARYO to MAR, as represented by the column switch CS W O in FIG.
(m+1) provided corresponding to each complementary data line of Y3
X (n+1) pair of switch MO3FETQ18・C1
These switches M include 9 to C20-C21 etc.
As described above, one of the OS F BTs is coupled to the corresponding complementary data lines of the corresponding memory arrays MARYO to MARY3, and the other one is connected to the corresponding two sets of complementary common data establishment DO, stand D1 to CD6, and - Alternately commonly bonded to CD7. Column switch CS W (
2 pairs of adjacent switches MO3F with 1” CS W 3
The gates of ET are commonly coupled, and a corresponding data line selection signal YOO~YOn-1 to YmO-Ymn-1 is sent from Dl to a corresponding column decoder CADO or C4.
are supplied respectively.
データ線選択信号yoo〜Yon−1ないしYmO〜Y
mn−1は、通常ロウレベルとされ、ダイナミック型R
AMが通常の動作モードで選択状態とされるとき、所定
のタイミングで択一的にハイレベルとされる。このとき
、カラムス・イッチC3W0〜CS W 3では、対応
する2組のスイッチMO3F E Tがオン状態とされ
、メモリアレイMARY O−M A RY 3の対応
する2組の相補データ線が対応する相補共通データ線温
DO・旦DIないし−CD6・身D7に選択的に接続さ
れる。一方、ダイナミック型RAMが多ビットaX験モ
ードで選択状啼とされると、上記データ線選択信号YO
O〜YOn−1ないしYmQ−Ymn−1は、対応する
データ線選択信号yoo〜Y+nOないしYOn−1〜
’/mrl−1がそれぞれrn + 1ずつ同時にハイ
レベルとされる。このとき、カラムスイ・ンチC3WO
〜C3W3では、対応する2x(m+1)組のスイッチ
MOS F ETが同時にオン状態とされる。Data line selection signal yoo~Yon-1 or YmO~Y
mn-1 is normally set to low level, and dynamic type R
When AM is brought into a selected state in the normal operation mode, it is alternatively set to a high level at a predetermined timing. At this time, in the column switches C3W0 to CSW3, the corresponding two sets of switches MO3FET are turned on, and the corresponding two sets of complementary data lines of the memory array MARY O-M ARY3 are connected to the corresponding complementary data lines. It is selectively connected to the common data line temperature DO/Dan DI to -CD6/D7. On the other hand, when the dynamic RAM is set to the selective state in the multi-bit aX test mode, the data line selection signal YO
O~YOn-1 to YmQ-Ymn-1 are the corresponding data line selection signals yoo~Y+nO to YOn-1~
'/mrl-1 are respectively set to high level by rn+1 at the same time. At this time, column switch C3WO
~C3W3, the corresponding 2x(m+1) sets of switch MOS FETs are simultaneously turned on.
その結果、メモリアレイMARYO−M A RY 3
のサブメモリア【/イSMOO〜S M Q rnない
しSM 30〜S M 3 mから対応する2x(m+
1)組の相補データ線が選択され、対応する相補共通デ
ータ1liil−CD O−層D1ないし旦D6・−C
D7にそれぞれm+1組ずつ選択的に接続される。As a result, memory array MARYO-M ARY 3
sub-memoria [/i SMOO ~ SM Q rn or SM 30 ~ SM 3 m to the corresponding 2x (m+
1) A set of complementary data lines is selected and the corresponding complementary common data 1liil-CD O-layer D1 to D6-C
Each m+1 set is selectively connected to D7.
ところで、カラムスイッチC3WO〜C8W3は、第1
図に例示的に示されるように、各列の相補共通データ線
温DO・CDIないし−CD6・旦D7に対応して設け
られる2個のバイアス回路BCO及びBCIをそれぞれ
含む。これらのバイアス回路は、特に制限されないが、
各相補共通データ線の非反転信号線及び反転信号線と回
路の電源電圧との間に設けられるダイオード形態のNチ
ャンネルMO3FETQ22〜Q25と、各相補共通デ
ータ線の非反転信号線及び反転信号線と回路の接地電位
との間に設けられるNチャンネルMO3FETQ26〜
Q29とをそれぞれ含む。MOSFETQ26〜Q29
は、無視できる程度の小さなコンダクタンスを持つよう
に設計され、そのゲートには、特に制限されないが、タ
イミング発生回路TGからタイミング信号φceが共通
に供給される。ここで、タイミング信号φceは、ダイ
ナミック型RAMが選択状態とされるとき、選択的にハ
イレベルとされる。これにより、相補共通データ線−C
DO〜−CD7の非反転信号線及び反転信号線は、ダイ
ナミック型RAMが卯選択状態とされるとき、回路の電
源電圧から上記バイアス回路BCO及びBC1f71M
O3FETQ22〜Q25のしきい値電圧分を差し引い
た所定のプリチャージレベルとされる。また、ダイナミ
ック型RAMが選択状態とされ対応するメモリアレイM
ARYO〜MARY3の指定された相補データ線が選択
的に接続されることで、選択的にディスチャージされ、
所定のロウレベルとされる。By the way, the column switches C3WO to C8W3 are
As exemplarily shown in the figure, two bias circuits BCO and BCI are provided corresponding to the complementary common data line temperatures DO/CDI to -CD6/D7 of each column, respectively. Although these bias circuits are not particularly limited,
Diode-type N-channel MO3FETs Q22 to Q25 are provided between the non-inverted signal line and inverted signal line of each complementary common data line and the circuit power supply voltage, and the non-inverted signal line and inverted signal line of each complementary common data line. N-channel MO3FETQ26 installed between the circuit ground potential and
Q29 and Q29 respectively. MOSFETQ26~Q29
are designed to have negligibly small conductance, and their gates are commonly supplied with a timing signal φce from a timing generation circuit TG, although this is not particularly limited. Here, the timing signal φce is selectively set to a high level when the dynamic RAM is in a selected state. As a result, complementary common data line -C
The non-inverted signal lines and inverted signal lines of DO~-CD7 are connected to the bias circuits BCO and BC1f71M from the power supply voltage of the circuit when the dynamic RAM is in the blue selection state.
A predetermined precharge level is obtained by subtracting the threshold voltages of O3FETs Q22 to Q25. In addition, the dynamic RAM is in the selected state and the corresponding memory array M
By selectively connecting designated complementary data lines of ARYO to MARY3, selectively discharging is performed.
It is set to a predetermined low level.
相補共通データ線−CDO〜CD7及びカラムスイッチ
cswo〜C3W3のバイアス回路BCO及びBCI等
を含む読み出し回路の動作については、後で詳細に説明
する。The operation of the readout circuit including the complementary common data lines -CDO to CD7 and the bias circuits BCO and BCI of the column switches cswo to C3W3 will be described in detail later.
カラムアドレスデコーダCADO及びCADIには、カ
ラムアドレスバッファCABから最上位ビットを除く相
補内部アドレス信号土yO〜土yニー1が供給され、タ
イミング発生回路TGからタイミング信号φy及び内部
制御信号tmが供給される。ここで、タイミング信号φ
yは、通常ロウレベルとされ、ダイナミック型RAMが
選択状態とされるとき所定のタイミングでハイレベルと
される。また、内部制御信号Lmは、ダイナミック型R
AMが多ビット試験モードで選択状態とされるとき、選
択的にハイレベルとされる。Column address decoders CADO and CADI are supplied with complementary internal address signals yO to y1 excluding the most significant bit from column address buffer CAB, and are supplied with timing signal φy and internal control signal tm from timing generation circuit TG. Ru. Here, the timing signal φ
y is normally set to a low level, and set to a high level at a predetermined timing when the dynamic RAM is placed in a selected state. Furthermore, the internal control signal Lm is of a dynamic type R
When AM is selected in multi-bit test mode, it is selectively set to high level.
カラムアドレスデコーダCADO及びCAD 1は、特
に制限されないが、第5図のカラムアドレスデコーダC
ADOに代表して示されるように、下位の相補内部アド
レス信号ayO〜aykを対応する負論理の組み合わせ
で受けるn+1個のノアゲート回路N001〜N0G3
と、上位の相補内部アドレス信号a yk+1=a y
i−1を対応する正論理の組み合わせで受けるm +
1 個のナントゲート回路NAGI〜N A G 3を
それぞれ含む。Column address decoders CADO and CAD 1 may be column address decoders C in FIG. 5, although they are not particularly limited.
As represented by ADO, n+1 NOR gate circuits N001 to N0G3 receive lower complementary internal address signals ayO to ayk in corresponding negative logic combinations.
and the upper complementary internal address signal a yk+1=a y
m + which receives i-1 by a combination of corresponding positive logics
Each of the circuits includes one Nant gate circuit NAGI to NAG3.
このうら、ノアゲート回路N0CI−NOG3の出力信
号は、内部選択信号dsQ〜dsnとして、9J応する
ナントゲート回路NAG1〜NAG9ないしNAGIO
〜NAG12の第1の入力端子にそれぞれ供給される。Among these, the output signals of the NOR gate circuits N0CI-NOG3 are used as internal selection signals dsQ-dsn to output signals from the NOR gate circuits NAG1-NAG9 to NAGIO corresponding to 9J.
- are respectively supplied to the first input terminals of NAG12.
これ47.の内部選択信号dsQ〜dsnは、対応する
組み合わせで供給される非反転内部アドレス信号ayQ
〜ayk又は反転内部アドレス信号ayQ−aykがす
べてロウレベルとされるとき、択一的にハイレベルとさ
れる。このとき、内部選択信号dsQ−wdsnは、メ
モリアレイMARYO−MARY3の各サブメモリアレ
イから対応する相補データ線を択一的に選択するための
選択信号として供される。This is 47. The internal selection signals dsQ to dsn are the non-inverted internal address signal ayQ supplied in the corresponding combination.
~ayk or inverted internal address signal ayQ-ayk are all set to low level, alternatively set to high level. At this time, internal selection signals dsQ-wdsn are provided as selection signals for selectively selecting corresponding complementary data lines from each sub-memory array of memory arrays MARYO-MARY3.
一方、ナントゲート回路NAGI〜NAG3の出力信号
は、対応するナントゲート回路NAG4〜NAG6の一
方の入力端子にそれぞれ供給される。これらのナントゲ
ート回路NAG4〜NAG6の他方の入力端子には、上
記内部制御信号tmのインバータ回路N3による反転信
号すなわち反転内部制御信号Lmが共通に供給される。On the other hand, the output signals of the Nantes gate circuits NAGI-NAG3 are respectively supplied to one input terminal of the corresponding Nantes gate circuits NAG4-NAG6. The other input terminals of these Nant gate circuits NAG4 to NAG6 are commonly supplied with an inverted signal of the internal control signal tm by the inverter circuit N3, that is, an inverted internal control signal Lm.
ナントゲート回路NAG4〜NAG6の出力信号は、内
部選択信号asQ−wasmとして、対応する上記ナン
トゲート回路NAG7〜NAG9ないしNAGIO〜N
AG12の第2の入力端子にそれぞれ共通に供給される
。内部選択信号asQ−asmは、対応するナントゲー
ト回路NAGI〜NAG3の出力信号がロウレベルとさ
れるとき、すなわち対応する組み合わせで供給される非
反転内部ア1ルス信号ayk+1〜ayi−1又は反転
内部アドレス(M 号a y k+ 1〜ay;−tが
すべてハイレベルとされるとき、択一的にハイレベルと
される。このとき、内部選択信号asQ−asmは、メ
モリアレイMARYO−MARY3のサブメモリアレイ
S M OO〜S M Omないし5M30〜5M3m
から1個のサブメモリアレイを選択するための選択信号
として供される。ダイナミック型RAMが多ビット試験
モードとされ上記内部制御信号Lmがハイレベルとされ
ると、内部選択信号asQ〜asmは一斉にハイレベル
とされる。その結果、後述するように、メモリアレイM
ARYO−MARY3のすべてのサブメモリアレイから
それぞれ2組ずつ合計2x(m+1)組の相補データ線
が同時に選択状態とされる。The output signals of the Nante gate circuits NAG4 to NAG6 are used as internal selection signals asQ-wasm to output signals from the corresponding Nant gate circuits NAG7 to NAG9 to NAGIO to NAGIO.
They are commonly supplied to second input terminals of AG12. The internal selection signal asQ-asm is the non-inverted internal alarm signal ayk+1 to ayi-1 or the inverted internal address supplied in the corresponding combination when the output signals of the corresponding Nant gate circuits NAGI to NAG3 are set to low level. (When the M number ay k+ 1 to ay;-t are all set to high level, they are alternatively set to high level. At this time, the internal selection signal asQ-asm is set to the submemory of the memory array MARYO-MARY3. Array SM OO~SM Om~5M30~5M3m
It is provided as a selection signal for selecting one sub-memory array from among the sub-memory arrays. When the dynamic RAM is put into the multi-bit test mode and the internal control signal Lm is set to high level, the internal selection signals asQ to asm are set to high level all at once. As a result, the memory array M
A total of 2x(m+1) sets of complementary data lines, two sets each from all sub-memory arrays of ARYO-MARY3, are simultaneously selected.
ナントゲート回路NAG7〜NAG9ないしNAGIO
〜NAG12の第3の入力端子には、上記タイミング信
号φyが共通に供給される。これらのナントゲート回路
の出力信号は、対応するインバータ回路N4〜NGない
しN7〜N9によって反転された後、それぞれ上記デー
タ線選択信号YOO”YOn−1ないしYmO〜Ymn
−1として、対応するメモリアレイMARYO,MAR
YIあるいはMARY2.MARY3に供給される。言
うまでもなく、データ線選択信号Y00〜YOn−1な
いしYmO−Ymn−1は、対応する上記内部選択信号
dsQ〜dsn及びasQ 〜asmがともにハイレベ
ルとされるとき、上記タイミング信号φyがハイレベル
であることを条件に選択的にハイレベルとされる。Nant gate circuit NAG7 to NAG9 or NAGIO
The timing signal φy is commonly supplied to the third input terminals of ~NAG12. The output signals of these Nant gate circuits are inverted by corresponding inverter circuits N4 to NG to N7 to N9, and then outputted to the data line selection signals YOO"YOn-1 to YmO to Ymn, respectively.
-1, the corresponding memory array MARYO, MAR
YI or MARY2. Supplied to MARY3. Needless to say, the data line selection signals Y00 to YOn-1 to YmO-Ymn-1 are set when the timing signal φy is at a high level when the corresponding internal selection signals dsQ to dsn and asQ to asm are both at a high level. It is selectively set to a high level under certain conditions.
すなわち、ダイナミック型RAMが通常の動作モードで
選択状態とされるとき、データ線選択信号YOO〜YO
n−1ないしYmO〜Ymn−1は、上記タイミング信
号φyがハイレベルとされ上記内部制御信号tmがロウ
レベルとされることで、相補内部アドレス信号ayQ〜
ayi−1に従って択一的にハイレベルとされる。その
結果、メモリアレイMARYO−MARY3から対応す
る2組の相補データ線が選択され、相補共通データ縁立
DO・CDIないしCD6−CD7にそれぞれ接続され
る。一方、ダイナミック型RAMが多ビット試験モード
で選択状態とされると、データ線選択信号YOO”YO
n−1ないしYmQ−Ymn−1は、上記タイミング信
号φy及び内部制御信号【mがともにハイレベルとされ
ることで、下位の相補内部アドレス信号ayQ−ayk
に従ってm+1ずつ同時にハイし・ベルとされる。その
結果、メモリアレイMARYO〜MARY3のすべての
サブメモリアレイからそれぞれ2組ずつ合計2×(m+
1)紐の相補データ線が選択され、対応する相補共通デ
ータIjlCDO−CDIないし−Cより6・CD7に
それぞれm+1組ずつ接続される。That is, when the dynamic RAM is brought into the selected state in the normal operation mode, the data line selection signals YOO to YO
n-1 to YmO to Ymn-1 are set to complementary internal address signals ayQ to Ymn-1 when the timing signal φy is set to high level and the internal control signal tm is set to low level.
It is alternatively set to high level according to ayi-1. As a result, two sets of corresponding complementary data lines are selected from memory arrays MARYO-MARY3 and connected to complementary common data edges DO/CDI to CD6-CD7, respectively. On the other hand, when the dynamic RAM is selected in the multi-bit test mode, the data line selection signal YOO"YO
n-1 to YmQ-Ymn-1 are the lower complementary internal address signals ayQ-ayk when both the timing signal φy and the internal control signal [m are set to high level.
Accordingly, each m+1 signal goes high at the same time and becomes a bell. As a result, a total of 2×(m+
1) Complementary data lines of the string are selected, and m+1 pairs of corresponding complementary common data IjlCDO-CDI to -C are connected to 6 and CD7, respectively.
カラムアドレスバッファCABは、外部端子AO〜Ai
を介して時分割的に供給されるYアドレス信号AYO”
AYiを、タイミング発止回路TGから供給されるタイ
ミング信号φaCに従って取り込み、保持する。また、
これらのYアドレス信号AYO=AYiをもとに、H+
1ビットの相補内部アドレス信号ユyo−ユyiを形成
する。Column address buffer CAB connects external terminals AO to Ai
Y address signal AYO” supplied in a time-division manner via
AYi is taken in and held in accordance with the timing signal φaC supplied from the timing start circuit TG. Also,
Based on these Y address signals AYO=AYi, H+
A 1-bit complementary internal address signal yyo-yi is formed.
このうち、特に制限されないが、最上位ビットの相補内
部アドレス倍電ayiはアレイ選択回路ASLに供給さ
れ、その他の相補内部アドレス信号ayQ〜ayj−1
は上記カラムアトルスデコーダCADO及びCADIに
供給される。Of these, although not particularly limited, the complementary internal address doubler ayi of the most significant bit is supplied to the array selection circuit ASL, and the other complementary internal address signals ayQ to ayj-1
is supplied to the column atlas decoders CADO and CADI.
アレイ選択回f23AsLは、上記ロウアドレスバッフ
ァRAB及びカラムチ1ルスハフフアCABから供給さ
れる相補内部アドレス信号axi−1及びaxiならび
にayiをデコードして、選択信号sO〜s7を択一的
にハイレベルとする。これらの選択信号sO〜s7は、
対応するメインアンプMA O−MA 3にそれぞれ供
給される。The array selection circuit f23AsL decodes the complementary internal address signals axi-1, axi, and ayi supplied from the row address buffer RAB and column buffer CAB, and alternatively sets the selection signals sO to s7 to a high level. . These selection signals sO to s7 are
The signals are respectively supplied to the corresponding main amplifiers MA O-MA 3.
相補共通データ線温Do−且D1〜旦D6・二D7は、
対応するメインアンプ切換回路M S W O〜MSW
3を介して、対応するメインアンプMAO−MA3にそ
れぞれ結合される。メインアンプ切換回路MSWO〜M
S W 3には、タイミング発生回路TGから上記内
部制御信号tmと上記タイミング信号φce及びφyが
供給される。また、上記力ラムアドレ2、バッファCA
Bから、最上位ビットの相補内部アドレス信号ayiが
供給される、メインアンプMAO−MA3には、タイミ
ング発生回路TGからタイミング信号φW及びφ「が供
給され、上記アレイ選択回路ASLから、対応する選択
信号SO・Slないしs6・s7がそれぞれ組み合わさ
れて供給される。ここで、タイミング信号φWは、ダイ
ナミック型RAMが書き込みモードで選択状態とされる
とき、所定のタイミングで一時的にハイレベルされる。Complementary common data line temperature Do-andD1~danD6・2D7 is,
Corresponding main amplifier switching circuit M S W O ~ MSW
3 to corresponding main amplifiers MAO-MA3, respectively. Main amplifier switching circuit MSWO~M
The internal control signal tm and the timing signals φce and φy are supplied to the S W 3 from the timing generation circuit TG. In addition, the above power ram address 2, buffer CA
The main amplifier MAO-MA3, which is supplied with the complementary internal address signal ayi of the most significant bit from B, is supplied with timing signals φW and φ" from the timing generation circuit TG, and the corresponding selection signal is supplied from the array selection circuit ASL. The signals SO.Sl to s6.s7 are respectively supplied in combination.Here, the timing signal φW is temporarily set to a high level at a predetermined timing when the dynamic RAM is in the selected state in the write mode. .
また、タイミング信号φrは、ダイナミック型RAMが
読み出しモードで選択状態とされるとき、所定のタイミ
ングでハイレベルとされる。Further, the timing signal φr is set to a high level at a predetermined timing when the dynamic RAM is in a selected state in a read mode.
メインアンプ切換回路MSWO〜MSW3は、特に制限
されないが、第2図のメインアンプ切換回路MSWOに
代表して示されるように、それぞれ一対のPチャンネル
MO3FET及びNチャンネルMO3FETからなる1
2個の伝送ゲートTG1〜TG12をそれぞれ含む、こ
れらの伝送ゲートを構成するPチャンネルMOS F
ET及びNチャンネルMO3FETは、特に制限されな
いが、相補共通データ線を介して伝達される信号のレベ
ルに影響を与えない程度の比較的大きなコンダクタンス
を持つように設計される。伝送ゲー)TG1〜TG4及
びTG5〜TG8には、上記内部制御信号(m及びその
インバータ回路N2による反転信号すなわち反転内部制
御信号tmが所定の組み合わせで供給される。また、伝
送ゲートTG9TGIO及びTGI 1.TGI2には
、非反転内部アドレス信号ayi又は反転内部アドレス
信号ay+が所定の組み合わせで供給される。その結果
、伝送ゲートTGI〜TG4は、ダイナミック型RAM
が通常の動作モードとされ上記内部制御(N号trr+
がロウレベルとされるとき選択的に伝達状態とされ、伝
送ゲートTG5〜TG8は、ダイナミック型RAMが多
ビット試験モードとされ上記内部制御信号Lmがハイレ
ベルとされるとき選択的に伝達状態とされる。同様に、
伝送ゲー1−TG9及びTGIOは、相補内部アドレス
信号ayiが論理“0”とされるとき選択的に伝達状態
とされ、伝送ゲートTGII及びTGI2は、相補内部
アドレス信号ayiが論理“1”とされるとき選択的に
伝達状態とされる。The main amplifier switching circuits MSWO to MSW3 are each composed of a pair of P-channel MO3FET and an N-channel MO3FET, although not particularly limited, as shown in the main amplifier switching circuit MSWO in FIG.
A P-channel MOS F comprising two transmission gates TG1 to TG12, respectively, and constituting these transmission gates.
The ET and N-channel MO3FET are designed to have a relatively large conductance that does not affect the level of the signal transmitted via the complementary common data line, although this is not particularly limited. The transmission gates TG1 to TG4 and TG5 to TG8 are supplied with the internal control signal (m) and its inverted signal by the inverter circuit N2, that is, the inverted internal control signal tm, in a predetermined combination. Also, the transmission gates TG9TGIO and TGI1 .TGI2 is supplied with a non-inverted internal address signal ayi or an inverted internal address signal ay+ in a predetermined combination.As a result, transmission gates TGI to TG4 are dynamic RAM
is the normal operation mode and the above internal control (No. N trr+
The transmission gates TG5 to TG8 are selectively brought into a transmission state when the dynamic RAM is in a multi-bit test mode and the internal control signal Lm is brought to a high level. Ru. Similarly,
Transmission gates 1-TG9 and TGIO are selectively put into a transmitting state when complementary internal address signal ayi is set to logic "0", and transmission gates TGII and TGI2 are set to a transmitting state when complementary internal address signal ayi is set to logic "1". It is selectively put into the transmission state when
これらのことから、相補共通データ線CDO・CDIな
いしCD6−CD7は、ダイナミック型RAMが通常の
動作モードとされ上記内部制御信号Lmがロウレベルと
されるとき、対応するメインアンプ切換回路MSWO−
MSW3の伝送ゲートTOI〜TG4を介して、対応す
るメインアンプMAO−MA3のリードアンプRAO及
びRAlの非反転入力端子+及び反転入力端子−にそれ
ぞれ接続される。一方、ダイナミック型RAMが多ビッ
ト試験モードとされ上記内部制御信号Lmがハイレベル
とされると、相補共通データ線CD0−旦り工ないし−
CD6・旦D7は、相補内部アドレス信号ayiに従っ
てその一方のみが選択される。このとき、選択された相
補共通データ線の非反転信号線は、対応するメインアン
プ切換回路MSWO〜MSW3の伝送ゲートTG5とT
G9又はTGIIを介して、対応するメインアンプMA
−0〜MA3のリードアンプRAOの非反転入力端子子
に接続される。また、選択された相補共通データ線の反
転信号線は、対応するメインアンプ切換回路MSWO〜
MSW3の伝送ゲー1−TG7とTGIO又はTGI2
を介して、対応するメインアンプMAO〜MA3のリー
ドアンプRAIの非反転入力端子子に接続される。リー
ドアンプRAO及びRAIの反転入力端子−には、対応
するメインアンプ切換回路MSWO〜MSW3の伝送ゲ
ー1−TC; 6及びTG8を介して、所定の参照電位
Vrが供給される。For these reasons, when the dynamic RAM is in the normal operation mode and the internal control signal Lm is set to low level, the complementary common data lines CDO/CDI to CD6-CD7 are connected to the corresponding main amplifier switching circuit MSWO-
It is connected to the non-inverting input terminal + and the inverting input terminal - of the read amplifiers RAO and RAl of the corresponding main amplifier MAO-MA3 via the transmission gates TOI to TG4 of the MSW3, respectively. On the other hand, when the dynamic RAM is in the multi-bit test mode and the internal control signal Lm is set to high level, the complementary common data line CD0-
Only one of CD6 and D7 is selected according to the complementary internal address signal ayi. At this time, the non-inverted signal line of the selected complementary common data line is connected to the transmission gates TG5 and T of the corresponding main amplifier switching circuits MSWO to MSW3.
Corresponding main amplifier MA via G9 or TGII
-0 to MA3 are connected to the non-inverting input terminals of read amplifier RAO. In addition, the inverted signal line of the selected complementary common data line is connected to the corresponding main amplifier switching circuit MSWO~
MSW3 transmission game 1-TG7 and TGIO or TGI2
are connected to the non-inverting input terminals of the read amplifiers RAI of the corresponding main amplifiers MAO to MA3. A predetermined reference potential Vr is supplied to the inverting input terminals of the read amplifiers RAO and RAI through the transmission gates 1-TC; 6 and TG8 of the corresponding main amplifier switching circuits MSWO-MSW3.
ところで、メインアンプ切換回路MSWO−MSW3は
、特に制限されないが、上記参照電位■rを形成するた
めの定電圧発生回路VRGをそれぞれ含む、これらの定
電圧発生回路VRGは、特に制限されないが、回路の電
源電圧及び接地電位間に直列形態に設けられるNチャン
ネルMOSFETQ30及びQ31と、上記MO3FE
TQ30及びQ31の共通結合されたソース及びドレイ
ンと上述の共通ソース線CNとの間に直列形態に設けら
れる4個のNチャンネルMOSFETQ32〜Q35と
をそれぞれ含む。ここで、MO3FETQ30は、上記
カラムスイッチcswo−cSW3のバイアス回路BC
O及びBClに含まれるMOSFETQ22〜Q25と
同一の電気的特性を持つように設計され、MO3FET
Q31は、上記バイアス回路BCO及びBClに含まれ
るMO3FETQ26〜Q29と同一の電気的特性を持
つように設計される。さらに、MO5FETQ32及び
Q33は、上記カラムスイッチcsw。By the way, the main amplifier switching circuits MSWO-MSW3 each include a constant voltage generating circuit VRG for forming the reference potential ■r, although not particularly limited. N-channel MOSFETs Q30 and Q31 are connected in series between the power supply voltage and ground potential of
Each includes four N-channel MOSFETs Q32 to Q35 provided in series between the commonly coupled sources and drains of TQ30 and Q31 and the above-mentioned common source line CN. Here, MO3FETQ30 is the bias circuit BC of the column switches cswo-cSW3.
Designed to have the same electrical characteristics as MOSFETQ22 to Q25 contained in O and BCl, MO3FET
Q31 is designed to have the same electrical characteristics as MO3FETs Q26 to Q29 included in the bias circuits BCO and BCl. Furthermore, MO5FETQ32 and Q33 are the column switches csw.
〜C3W3のスイッチMO3FETQI 8・Q19〜
Q20・Q21等と同一の電気的特性を持つように設計
され、MO3FETQ34及びQ35は、上記N型セン
スアンプ5ANO−3AN3のMOSFETQI 4・
Q15ないしQ16・Q17等と同一の電気的特性を持
つように設計される。~C3W3 switch MO3FETQI8・Q19~
MO3FETQ34 and Q35 are designed to have the same electrical characteristics as Q20, Q21, etc.
It is designed to have the same electrical characteristics as Q15, Q16, Q17, etc.
MO5FETQ30は、そのゲート及びドレインが共通
結合されることでダイオード形態とされる。MO5FETQ30 has its gate and drain commonly coupled to form a diode form.
MOSFETQ31のゲートには、上記タイミング信号
φceが供給され、MOSFETQ32及びQ33のゲ
ートには、上記タイミング信号φyが共通に供給される
。MO3FETQ34及びQ35のゲートは共通結合さ
れ、さらに回路の電源電圧に結合される。MO3FET
Q30及びQ31の共通結合されたソース及びドレイン
の電位は、上記参照電位■「とされる。The timing signal φce is supplied to the gate of MOSFETQ31, and the timing signal φy is commonly supplied to the gates of MOSFETQ32 and Q33. The gates of MO3FETs Q34 and Q35 are commonly coupled and further coupled to the circuit power supply voltage. MO3FET
The potential of the commonly coupled sources and drains of Q30 and Q31 is set to the reference potential ①.
これらのことから、上記参照電位Vrは、ダイナミック
型RAMが非選択状態とされ上記タイミング信号φca
及びφyがロウレベルとされるとき、MO3FETQ3
1ならびにMOS F ETQ32及びQ33がオフ状
態とされることで、回路の電源電圧からMO5FETQ
30のしきい値電圧骨だけ差し引いた所定のプリチャー
ジレベルとされる。ダイナミック型RAMが選択状態と
されタイミング信号φce及びφyがともにハイレベル
とされると、MO3FETQ31ならびにQ32及びQ
33がオン状態とされる。その結果、上記参照電位Vr
は、実質的にMO5FETQ32〜Q35の合成コンダ
クタンスとMO3FETQ30のコンダクタンスとの比
率によって決まる所定のレベルとなる。For these reasons, the reference potential Vr is set to the timing signal φca when the dynamic RAM is in a non-selected state.
and φy are set to low level, MO3FETQ3
1 and MOS FETQ32 and Q33 are turned off, MO5FETQ is removed from the circuit power supply voltage.
A predetermined precharge level is obtained by subtracting a threshold voltage of 30. When the dynamic RAM is selected and the timing signals φce and φy are both set to high level, the MO3FETs Q31, Q32, and Q
33 is turned on. As a result, the reference potential Vr
is a predetermined level substantially determined by the ratio of the combined conductance of MO5FETQ32 to Q35 and the conductance of MO3FETQ30.
前述のように、ダイナミック型RAMが非選択状態とさ
れるとき、相補共通データ線CDO〜C−D7の非反転
信号線及び反転信号線は、対応するカラムスイッチC3
WO−C3W3の対応するバイアス回路BCO又はBC
Iによってプリチャージされる。そして、これらのプリ
チャージレベルは、ダイナミック型RAMが通常の読み
出しモードで選択状態とされ指定された相補データ線が
択一的に接続状態とされることで、対応するカラムスイ
ッチcswo〜C3W3の対応するスイッチMO3FE
TQ18・Q19〜Q20−Q21等ならびに対応する
N型センスアンプ5ANO−3AN3の対応するMOS
FETQ14・Q15〜Q16・Q17等を介して、そ
の一方が選択的に引き抜かれ、所定のロウレベルとされ
る。このとき、引き抜かれた相補共通データ線のロウレ
ベルは、上記MO3FETQI 8及びQ14ないしQ
20及びQ16あるいは上記MO3FETQ19及びQ
15ないしQ21及びQ17等の合成コンダクタンスと
対応するバイアス回路BCO又はBClのMO3FET
Q22〜Q25のコンダクタンスとの比率によって決定
される。前述のように、定電圧発生回路VRGのMO3
FETQ30とMO5FETQ32及びQ33ならびに
MO3FETQ34及びQ35は、カラムスイッチcs
w。As described above, when the dynamic RAM is in the non-selected state, the non-inverted signal line and the inverted signal line of the complementary common data lines CDO to C-D7 are connected to the corresponding column switch C3.
Corresponding bias circuit BCO or BC of WO-C3W3
Precharged by I. These precharge levels are determined by the response of the corresponding column switches cswo to C3W3 when the dynamic RAM is selected in the normal read mode and the designated complementary data line is alternatively connected. Switch MO3FE
TQ18, Q19 to Q20-Q21, etc. and corresponding MOS of the corresponding N-type sense amplifier 5ANO-3AN3
One of them is selectively pulled out via FETs Q14, Q15 to Q16, Q17, etc., and set to a predetermined low level. At this time, the low level of the complementary common data line drawn out is the MO3FET QI8 and Q14 to Q
20 and Q16 or the above MO3FETQ19 and Q
15 to Q21 and Q17, etc., and the corresponding bias circuit BCO or BCl MO3FET
It is determined by the ratio with the conductance of Q22 to Q25. As mentioned above, MO3 of the constant voltage generation circuit VRG
FETQ30 and MO5FETQ32 and Q33 and MO3FETQ34 and Q35 are column switch cs
lol.
〜C3W3のバイアス回路BCO又はBCIのMO3F
ETQ22〜Q25とスイッチMO3FETQ1B・Q
19〜Q20・Q21等ならびにN型センスアンプ5A
NO−5AN3のMOSFETQ14・Q15〜Q16
・Q17等と同一の電気的特性を持つように設計される
。その結果、ダイナミック型RAMが選択状態とされる
ときの上記参照電位Vrは、実質的に相補共通データ線
のプリチャージレベルと引き抜かれた相補共通データ線
の上記ロウレベルのほぼ中間レベルすなわち通常の読み
出しモードにおいて相補共通データ線に出力される読み
出し信号のハイレベル及びロウレベルのほぼ中間レベル
とされる。~ C3W3 bias circuit BCO or BCI MO3F
ETQ22~Q25 and switch MO3FETQ1B/Q
19~Q20, Q21 etc. and N type sense amplifier 5A
MOSFETQ14/Q15~Q16 of NO-5AN3
・Designed to have the same electrical characteristics as Q17 etc. As a result, the reference potential Vr when the dynamic RAM is in the selected state is substantially at an intermediate level between the precharge level of the complementary common data line and the low level of the drawn complementary common data line, that is, the normal readout level. In this mode, the level is approximately intermediate between the high level and the low level of the read signal output to the complementary common data line.
メインアンプMA O−MA 3は、特に制限されない
が、第2図のメインアンプMAOに代表して示されるよ
うに、それぞれ2個のライトアンプWAO及びWAIな
らびにリードアンプRAO及びRAlを含む、このうち
、ライトアンプWAO及びWAIの入力端子は、特に制
限されないが、書き込み共通データ線WCDを介して、
データ入出力回路I10のデータ入カバソファの出力端
子に共通結合され、その出力端子は、対応する上記相補
共通データ縁立DO\CDIないし旦D6・−g−D7
にそれぞれ結合される。また、リードアンプRAO及び
RAIの入力端子は、前述のように、対応するメインア
ンプ切換回路MSWO〜MSW3を介して、対応する上
記相補共通データ線CDO・旦DIないし−CD6・−
9−D7あるいは上記参照電位Vrに所定の組み合わせ
でそれぞれ選択的に結合される。The main amplifier MA O-MA 3 includes, but is not particularly limited to, two write amplifiers WAO and WAI, and two read amplifiers RAO and RAl, as represented by the main amplifier MAO in FIG. , the input terminals of the write amplifiers WAO and WAI are connected via the write common data line WCD, although not particularly limited.
It is commonly coupled to the output terminal of the data input cover sofa of the data input/output circuit I10, and its output terminal is connected to the corresponding complementary common data DO\CDI to D6-g-D7.
are respectively combined. In addition, as described above, the input terminals of read amplifiers RAO and RAI are connected to the corresponding complementary common data lines CDO/DanDI to -CD6/- via the corresponding main amplifier switching circuits MSWO to MSW3.
9-D7 or the reference potential Vr in a predetermined combination.
この実施例において、リードアンプRAO及びRAIは
、特に制限されないが、出力信号が通常の論理レベルで
出力される出力端子aoと、そのまま直接結合すること
で結線論理和形態としうるもう一つの出力端子woとを
備える。リードアンプRAO及びRAIの上記出力端子
aoは、特に制限されないが、対応して設けられる排他
的論理和回路EO1の一対の入力端子にそれぞれ供給さ
れる。また、リードアンプRAO及びRAIの出力端子
woは、読み出し共通データ線RCDを介して、データ
入出力回路I10のデータ出力バッファの入力端子に共
通結合される。メインアンプMA O−MA 3の排他
的論理和回路EOIの出力信号は、試験出力信号toQ
〜Lo3として、試験論理回路TLに供給される。In this embodiment, the read amplifiers RAO and RAI are connected to an output terminal ao from which an output signal is output at a normal logic level, and another output terminal that can be connected directly to an output terminal ao, which can be configured as a wired logical sum, although this is not particularly limited. Equipped with wo. The output terminals ao of the read amplifiers RAO and RAI are each supplied to a pair of input terminals of a correspondingly provided exclusive OR circuit EO1, although this is not particularly limited. Furthermore, the output terminals wo of the read amplifiers RAO and RAI are commonly coupled to the input terminal of the data output buffer of the data input/output circuit I10 via the read common data line RCD. The output signal of the exclusive OR circuit EOI of main amplifier MA O-MA 3 is the test output signal toQ
~Lo3 is supplied to the test logic circuit TL.
メインアンプMAO〜MA3のライトアンプWAO及び
WAIには、上記タイミング信号φWが共通に供給され
、アレイ選択回路ASLから対応する選択信号5Q−s
lないしS6・S7がそれぞれ供給される。同様に、メ
インアンプMAO〜MA3のリードアンプRAO及びR
AIには、上記タイミング信号φrが共通に供給され、
アレイ選択回路ASLから対応する選択信号5(lsl
ないしS6・S7がそれぞれ供給される。ここで、選択
信号5O−slは、特に制限されないが、通常ロウレベ
ルとされ、ダイナミック型RAMが通常の動作モードで
選択状態とされるとき、上記相補内部アドレス信号上x
i−1,土xi及び土y1に従って択一的にハイレベル
とされる。ダイナミック型RAMが多ビット試験モード
で選択状態とされるとき、上記選択信号5Q=s7は、
上記相補内部アドレス信号に関係なく、−斉にハイレベ
ルとされる。The above timing signal φW is commonly supplied to the write amplifiers WAO and WAI of the main amplifiers MAO to MA3, and the corresponding selection signal 5Q-s is supplied from the array selection circuit ASL.
1 to S6 and S7 are respectively supplied. Similarly, lead amplifiers RAO and R of main amplifiers MAO to MA3
The timing signal φr is commonly supplied to AI,
The corresponding selection signal 5 (lsl
S6 and S7 are respectively supplied. Here, the selection signal 5O-sl is normally set to a low level, although it is not particularly limited, and when the dynamic RAM is in the selected state in the normal operation mode, the selection signal 5O-sl is
It is alternatively set to a high level according to i-1, soil xi, and soil y1. When the dynamic RAM is selected in the multi-bit test mode, the selection signal 5Q=s7 is
Regardless of the complementary internal address signals, they are all set to high level.
メインアンプMAO〜MA3のライトアンプWAO及び
WAIは、上記タイミング信号φWがハイレベルとされ
同時に対応する上記選択信号SO〜S7がハイレベルと
されることで、選択的に動作状態とされる。この動作状
態において、ライトアンプWAO及びWAIは、データ
入出力回路■、/Qのデータ人カバンファから書き込み
共通データ線WCDを介して供給される書き込みデータ
に従った相?j!i書き込み信号を形成し、対応する相
補共通データ縁立DO・旦DIないし−CD6・旦D7
にそれぞれ伝達する。The write amplifiers WAO and WAI of the main amplifiers MAO to MA3 are selectively brought into operation by the timing signal φW being set to high level and the corresponding selection signals SO to S7 being set to high level at the same time. In this operating state, the write amplifiers WAO and WAI are in phase mode according to the write data supplied from the data buffers of the data input/output circuits 2 and /Q via the write common data line WCD. j! Form the i write signal and write the corresponding complementary common data ENRIDO/Dan DI or -CD6/Dan D7.
Communicate to each person.
メインアンプMAO〜MA3のリードアンプRAO及び
RAIは、ダイナミック型RAMが通常の読み出しモー
ドとされるとき、上記タイミング信号φ「がハイレベル
とされ同時に対応する上記選択信号5Q−S7が択一的
にハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、リードアンプRAO及びR
AIは、対応するメモリアレイMARYO−MARY3
の選択されたメモリセルから対応する相補共通データ線
−CDO・−CDIないし旦D6・旦D7を介して出力
される2値読み出し信号をさらに増幅し、読み出し共通
データ線RCDを介してデータ入出力回路I10のデー
タ出力バッファに伝達する。In the read amplifiers RAO and RAI of the main amplifiers MAO to MA3, when the dynamic RAM is in the normal read mode, the timing signal φ" is set to high level, and at the same time, the corresponding selection signals 5Q-S7 are alternatively set. By being set to a high level, it is selectively put into an operating state.In this operating state, read amplifiers RAO and R
AI is the corresponding memory array MARYO-MARY3
The binary read signal output from the selected memory cell through the corresponding complementary common data line -CDO/-CDI or D6/D7 is further amplified, and the data is input/output via the read common data line RCD. It is transmitted to the data output buffer of circuit I10.
ダイナミック型RAMが多ビット試験モードとされると
き、リードアンプRAO及びRAIの非反転入力端子午
には、前述のように、対応する相補共通データ線温Do
、旦D2.旦D4.旦D6あるいはCD1.CD3.旦
D5.旦D7の非反転信号線及び反転信号線がそれぞれ
接続され、その反転入力端子−には、所定の参照電位V
rが共通に供給される。このとき、リードアンプRAO
及びRAIは、非反転入力端子午に結合される相補共通
データ線の非反転信号線及び反転信号線の信号レベルと
、反転入力端子−に供給される参照電位■「とを比較す
るための差動増幅回路として機能する。リードアンプR
AO及びRAIの出力信号aoは、例えば対応する相補
共通データ線の非反転信号線又は反転信号線のレベルが
参照電位■rよりも低いときに論理ロウレベルとされ、
逆に参照電位Vrよりも高いときに論理ハイレベルとさ
れる。ダイナミック型RAMの多ピント試験の結果が正
常である場合、後述するように、リードアンプRAO及
びRAIの出力信号aoは、相補的にハイレベル又はロ
ウレベルとされる。したがって、上記排他的論理和回路
EOIの出力信号すなわち試験出力信号toQ〜to3
がすべて論理ハイレベルであることを判定することによ
って、多ビット試験において選択状態とされる4×(m
+1)個のメモリセルがすべて正常であることを確認で
きるものである。When the dynamic RAM is in the multi-bit test mode, the corresponding complementary common data line temperature Do is applied to the non-inverting input terminals of the read amplifiers RAO and RAI, as described above.
, DanD2. DanD4. D6 or CD1. CD3. DanD5. A non-inverting signal line and an inverting signal line of D7 are connected to each other, and a predetermined reference potential V is connected to the inverting input terminal.
r is commonly supplied. At this time, lead amplifier RAO
and RAI is a difference for comparing the signal levels of the non-inverting signal line and the inverting signal line of the complementary common data line coupled to the non-inverting input terminal and the reference potential supplied to the inverting input terminal -. Functions as a dynamic amplifier circuit.Read amplifier R
The output signals ao of the AO and RAI are set to a logic low level, for example, when the level of the non-inverted signal line or the inverted signal line of the corresponding complementary common data line is lower than the reference potential ■r,
Conversely, when it is higher than the reference potential Vr, it is set to a logic high level. If the result of the multi-pint test of the dynamic RAM is normal, the output signals ao of the read amplifiers RAO and RAI are set to a high level or a low level in a complementary manner, as will be described later. Therefore, the output signal of the exclusive OR circuit EOI, that is, the test output signal toQ to to3
4×(m
It can be confirmed that all +1) memory cells are normal.
試験論理回路TLには、メインアンプMAO〜MA3か
ら上記試験出力信号toQ〜to3が供給され、またタ
イミング発生回路TGから上記内部制御信号Lmが供給
される。The test logic circuit TL is supplied with the test output signals toQ to to3 from the main amplifiers MAO to MA3, and is also supplied with the internal control signal Lm from the timing generation circuit TG.
試験論理回路TLは、ダイナミック型RAMが多ビット
試験モードとされ上記内部$lJ御信号tmがハイレベ
ルとされることで、選択的に動作状態とされる。この動
作状態において、試験論理回路′rLは、上記試験出力
信号tQQ〜to3に従ってその出力信号すなわちエラ
ー検出信号teを選択的にロウレベル又はハイレベルと
する。すなわち、上記試験出力信号toQ〜to3がす
べてハイレベルとされるとき、試験論理回路TLは、特
に制限されないが、エラー検出信号teをロウレベルと
し、多ビット試験の結果が正常であることを表示する。The test logic circuit TL is selectively put into an operating state when the dynamic RAM is placed in a multi-bit test mode and the internal $lJ control signal tm is set to a high level. In this operating state, the test logic circuit 'rL selectively sets its output signal, that is, the error detection signal te, to a low level or a high level in accordance with the test output signals tQQ to to3. That is, when all of the test output signals toQ to to3 are set to a high level, the test logic circuit TL sets the error detection signal te to a low level, although not particularly limited, to indicate that the result of the multi-bit test is normal. .
上記試験出力信号L o Q −t o 3のいずれか
がロウレベルとされると、試験論理回路TLは、エラー
検出信号Lcをハ・cレベルとし、多ビット試験の結果
が正常でなかったことを表示する。エラー検出信号te
は、データ入出力回路I10に供給される。When any of the test output signals L o Q to 3 is set to low level, the test logic circuit TL sets the error detection signal Lc to the c level, indicating that the result of the multi-bit test is not normal. indicate. error detection signal te
is supplied to the data input/output circuit I10.
データ入出力回路I10は、特に制限されないが、デー
タ人力バッファ及びデータ出力バッファを含む、このう
ち、データ出力バッファには、タイミング発生回路TG
からタイミング信号φoeが供給され、また試験論理回
路TLがら上記エラー検出信号【eが供給される。ここ
で、タイミング信号φoeは、特に制限されないが、通
常ロウレベルとされ、ダイナミック型RAMが読み出し
モードで選択状態とされるとき、所定のタイミングで一
時的にハイレベルとされる。The data input/output circuit I10 includes, but is not particularly limited to, a data manual buffer and a data output buffer.
The timing signal φoe is supplied from the test logic circuit TL, and the error detection signal [e is supplied from the test logic circuit TL. Here, the timing signal φoe is normally set to a low level, although it is not particularly limited, and is temporarily set to a high level at a predetermined timing when the dynamic RAM is selected in the read mode.
データ入出力回路I / Oのデータ人力バッファは、
ダイナミック型RAMfJ(fき込みモードとされると
き、データ入力端子1)inを介して供給される書き込
みデータを取り込み、これを保持する。The data input/output circuit I/O data manual buffer is
The write data supplied through the dynamic RAM fJ (data input terminal 1 when set to f write mode)in is taken in and held.
これらの書き込みデータは、暑き込み共通データ線vv
coを介して、上記メインアンプMAO−Mへ3のライ
トアンプWAO及びWAIに共通に供給される。一方、
データ入出力回路I10のデータ出力バッファは、ダイ
ナミック型RAMが読み出しモードとされるとき、上記
タイミング信号φoeがハイレ・\ルとされることで、
選択的に動作状態とされる。この動作状態において、デ
ータ出力バッファは、メインアンプMAO〜MA3のリ
ードアンプRAO及びRAIから読み出し共通データ線
RCDを介して供給される読み出しデータを、データ出
力端子DouLを介して外部に送出する。ダイナミック
型RAMが多ピント試験モードとされ、かつその結果が
正常でながったために上記エラー検出信号toがハイレ
ベルとされるとき、データ出力バッファはその出力をハ
イインピーダンス状態とする。These write data are written on the hot common data line vv
The three write amplifiers WAO and WAI are commonly supplied to the main amplifier MAO-M through the co. on the other hand,
When the dynamic RAM is in the read mode, the data output buffer of the data input/output circuit I10 operates as follows by setting the timing signal φoe to high level.
Selectively activated. In this operating state, the data output buffer outputs read data supplied from the read amplifiers RAO and RAI of the main amplifiers MAO to MA3 via the read common data line RCD to the outside via the data output terminal DouL. When the dynamic RAM is placed in the multi-pint test mode and the error detection signal to is set to a high level because the test result is normal, the data output buffer puts its output in a high impedance state.
タイミング発生回路TGは、外部から制御信号として供
給されるロウアドレスストローブ信号頁イトイネーブル
信号WE、 リフレッシュ制御12号RF及び試験モ
ードf8号TMに従って、上記各種の内部制御信号及び
タイミング信号を形成し、各回路に供給する。The timing generation circuit TG forms the above-mentioned various internal control signals and timing signals in accordance with the row address strobe signal page enable signal WE, refresh control No. 12 RF and test mode No. f8 TM supplied as control signals from the outside, Supplies each circuit.
第3図には、第6図のダイナミック型RAMの読み出し
回路の一実施例の等価回路図が示されている。また、第
4図には、第3図の読み出し回路の通常の読み出しモー
ド及び多ビット試験モードにおける一実施例の信号波形
図が示されている。FIG. 3 shows an equivalent circuit diagram of an embodiment of the readout circuit of the dynamic RAM shown in FIG. Further, FIG. 4 shows a signal waveform diagram of one embodiment of the readout circuit of FIG. 3 in a normal readout mode and a multi-bit test mode.
なお、第3図には、メモリアレイMARYOとこれに対
応するN型センスアンプ5ANO,カラムスイッチcs
wo、メインアンプMAO及び相補共通データ線CDO
とからなる読み出し回路が例示的に示される。また、第
4図には、上記メモリアレイMARYOに対応する相補
共通データ線−g−Doが例示的に示され、その非反転
信号線CDOが実線で、その反転信号線σr下が点線で
それぞれ示される。第4図において、垂直軸は各信号線
の信号レベルVを示し、水平軸は時間の経過を示す。以
下、メモリアレイMARYOのサブメモリアレイS M
00− S M Omにおいてそれぞれの先頭相補デ
ータ線DOO−DOO〜DmO・DmOが一斉に選択状
態とされる場合を例に、この実施例のダイナミック型R
AMの多ビット試験モードの概要を説明する。Note that FIG. 3 shows a memory array MARYO, a corresponding N-type sense amplifier 5ANO, and a column switch cs.
wo, main amplifier MAO and complementary common data line CDO
A readout circuit consisting of is exemplarily shown. Further, in FIG. 4, a complementary common data line -g-Do corresponding to the memory array MARYO is illustratively shown, and its non-inverted signal line CDO is shown as a solid line, and the inverted signal line σr below is shown as a dotted line. shown. In FIG. 4, the vertical axis shows the signal level V of each signal line, and the horizontal axis shows the passage of time. Below, sub memory array S M of memory array MARYO
The dynamic type R of this embodiment is taken as an example where the respective top complementary data lines DOO-DOO to DmO and DmO in 00-SM Om are all set to the selected state at the same time.
An overview of the AM multi-bit test mode will be explained.
この実施例のダイナミック型RAMの多ピント試験モー
ドは、特に制躍されないが、まずメモリアレイMARY
O−MAR’/3からそれぞれm+1 (1!l、合計
4x(rn+1)個のメモリセルを同時に選択シ犬態と
し、同一の試験データを書き込んだ後、これらのメモリ
セルを再度選択状態とし、その記1.aデータを読(今
出すことにより行われる。多ビット試験モードの書き込
み動作時において、各メモリアレイから選択状態とされ
たm + i +aのメモリセルには、対応するメイン
アンプMAO〜MA3のライトアンプWAO又はWAI
から対応する相補共通データ線−CDO・旦DIないし
−CD6・−CD7を介して、試験データに応じた相補
暑き込み信号が供給される。多ビット試験モードの読み
出しモードが開始されると、上記m + 1 個のメモ
リセルは再度選択状態とされ、第3図のような接続状態
とされる。The multi-pint test mode of the dynamic RAM of this embodiment is not particularly controlled, but first the memory array MARY
From O-MAR'/3, m+1 (1!l, a total of 4x(rn+1) memory cells are set to the selected state at the same time, and after writing the same test data, these memory cells are set to the selected state again. Note 1.a Data is read (this is done by outputting it now). During the write operation in the multi-bit test mode, the m + i + a memory cells selected from each memory array are connected to the corresponding main amplifier MAO. ~MA3 light amplifier WAO or WAI
A complementary heat input signal corresponding to the test data is supplied from the test data through the corresponding complementary common data lines -CDO/DI to -CD6/-CD7. When the read mode of the multi-bit test mode is started, the m + 1 memory cells are again selected and connected as shown in FIG.
第3図において、相補共通データ線温DOの非反転信号
線CDOは、カラムスイッチcswoのスイッチMO3
FETQ18ないしQ20等及びN型センスアンプ5A
NOのMO3FETQI 4ないしQ16等を介して、
共通ソース線CNに結合される。同様に、反転信号線C
百1は、カラムスイッチcswoのスイッチMO3FE
TQI 9ないしQ21等及びN型センスアンプ5AN
OのMO3FETQI 5ないしQ17等を介して、共
通ソース線CNに結合される。共通ソース線CNは、駆
動MO3FETQI 1を介して、回路の接地電位に結
合される。ダイナミック型RAMが多ビット試験モード
とされるとき、カラムスイッチc s w oのMO3
FETQ1fl〜Q21等が一斉にオン状態とされ、N
型センスアンプ5ANOのMO3FETQI 4・Q1
5ないしQ16・Q17等は対応する相補データ線DO
O−DOO−Dmo−DmOの読み出し信号の論理レベ
ルに従ってそれぞれ相補的にオン状態とされる。In FIG. 3, the non-inverted signal line CDO of the complementary common data line temperature DO is connected to the switch MO3 of the column switch cswo.
FETQ18 to Q20 etc. and N type sense amplifier 5A
Via NO MO3FET QI 4 to Q16 etc.
Coupled to common source line CN. Similarly, inverted signal line C
101 is the column switch cswo switch MO3FE
TQI 9 to Q21 etc. and N type sense amplifier 5AN
It is coupled to the common source line CN via the MO3FETs QI5 to Q17 and the like. The common source line CN is coupled to the ground potential of the circuit via the driving MO3FET QI1. When the dynamic RAM is in multi-bit test mode, MO3 of column switch c s w o
FETQ1fl to Q21 etc. are turned on all at once, and N
Type sense amplifier 5ANO MO3FETQI 4・Q1
5 to Q16, Q17, etc. are the corresponding complementary data lines DO
Each of O-DOO-Dmo-DmO is turned on in a complementary manner according to the logic level of the read signal.
相補共通データ線ΩDOの界反転信号線CDOは、さら
に図示されないメ・インアンプ切換回@MSWOを介し
て、メインアンプMAOのリードアンプRAOの芥反転
入力端子十に接続される。また、カラムスイッチcsw
oのバイアス回路BCOのMO5FETQ22を介して
回路の電源電圧に結合され、MO3FETQ26を介し
て回路の接地電位に結合される。同様に、反転信号線C
万0は、図示されないメインアンプ切接回路MSWOを
介して、メインアンプMAOのリードアンプRAIの非
反転入力端子本に接続される。また、バイアス回路BC
OのMO3FETQ24を介して回路の電源電圧に結合
され、MO3FETQ28を介して回路の接地電位に結
合される。The field inversion signal line CDO of the complementary common data line ΩDO is further connected to the inversion input terminal 10 of the read amplifier RAO of the main amplifier MAO via a main amplifier switching circuit @MSWO (not shown). In addition, column switch csw
It is coupled to the power supply voltage of the circuit via the MO5FETQ22 of the bias circuit BCO of 0, and to the ground potential of the circuit via the MO3FETQ26. Similarly, inverted signal line C
10 is connected to the non-inverting input terminal of the lead amplifier RAI of the main amplifier MAO via a main amplifier disconnection circuit MSWO (not shown). In addition, bias circuit BC
It is coupled to the power supply voltage of the circuit through the MO3FET Q24 of O, and to the ground potential of the circuit through the MO3FETQ28.
リードアンプRAO及びRAIの反転入力端子−には、
メインアンプ切換回路MSWOの定電圧発生回路V R
Gから、所定の参照電位Vrが共通に供給される。定電
圧発生回1i!8VRGは、回路の電源電圧及び接地電
位間に直列形態に設けられるM OS F E T’
Q 30及びQ31と、これらのMOSFETの共通結
合されたソース及びドレインと上記共通ソース線CNと
の間に直列形態に設けられる41囚のM+’)SFE’
rQ32〜Q35とを含む。The inverting input terminals of read amplifiers RAO and RAI have
Constant voltage generation circuit V R of main amplifier switching circuit MSWO
A predetermined reference potential Vr is commonly supplied from G. Constant voltage generation times 1i! 8VRG is a MOS FET' connected in series between the power supply voltage and ground potential of the circuit.
Q30 and Q31, 41 M+') SFE's provided in series between the commonly coupled sources and drains of these MOSFETs and the common source line CN.
Contains rQ32 to Q35.
ここで、M OS F E T Q 30は、前述のよ
うに、上記バイアス回路SCOのMO3FETQ22及
びQ24と同一の電気的特性を持・つように設計され、
MO3FETQ31は、MO3FETQ26及びQ28
と同一の電気的特性を持つように設計される。また、M
O3FETQ32及びQ33は、上記力ラムスイ−/
千CS W (l(7) M OS F E T Q
L8〜Q21等と同一の電気的特性を持つように設計さ
れ、MO3FETQ34及びQ35は、上記N型センス
アンプSANO(7)MO3FETQ14〜MO3FE
TQ17等と同一の電気的特性を持つように設計される
。Here, as described above, the MOSFET Q30 is designed to have the same electrical characteristics as the MO3FETQ22 and Q24 of the bias circuit SCO,
MO3FETQ31 is MO3FETQ26 and Q28
designed to have the same electrical characteristics as Also, M
O3FETQ32 and Q33 are
Thousand CS W (l(7) M OS F E T Q
MO3FETQ34 and Q35 are designed to have the same electrical characteristics as L8~Q21 etc., and MO3FETQ34 and Q35 are designed to have the same electrical characteristics as L8~Q21 etc.
It is designed to have the same electrical characteristics as TQ17 etc.
これらのことから、非反転信号線CDO及び反転信号線
CDOは、ダイナミック型RAM7!l’卵選択状態と
されるとき、上記バイアス回路BCOのMO3FETQ
22及びQ24を介してプリチャージされ、回路の電源
電圧から上記MO3FETQ22又はQ24のしきい値
電圧骨を差し引いた所定のプリチャージレベルとされる
。For these reasons, the non-inverted signal line CDO and the inverted signal line CDO are connected to the dynamic RAM7! l'When the egg selection state is set, MO3FETQ of the bias circuit BCO
The MO3FET Q22 and Q24 are precharged to a predetermined precharge level obtained by subtracting the threshold voltage of the MO3FET Q22 or Q24 from the circuit power supply voltage.
ダイナミック型RAMが通常の読み出しモードで選択状
態とされ、タイミング信号φyがハイレベルとされるこ
とで対応するデータ線選択信号Y00〜YOn−1ない
しYmO〜Ymn−1が択一的にハイレベルとされると
、カラムスイッチC3WOのスイッチMo5FETQ1
8・Q19〜Q20・Q21等が択一的にオン状態とさ
れる。このとき、選択された相補データ線に結合される
メモリセルから論理“1”の読み出し信号が出力される
と、N型センスアンプ5ANOでは、対応するMO5F
ETQI 5ないしQ17等が選択的にオン状態とされ
る。このため、相補共通データ線CDOの反転ずδ傍線
CDOは、対応する1組のMOSFE′rQ19及びQ
15ないしQ21及びQ17等を介してディスチャージ
される。その結果、反転信号線で〒1は、第4図(a)
に示されるように、対応する1組のMO3FETQ19
及びQ15ないしQ21及びQ17等の合成コンダクタ
ンスと上記バイアス回路BCOのMOS F ETQ2
4のコンダクタンスとの比率によって決まる所定のロウ
レベルとされる。非反転信号線CDOは、上記プリチャ
ージレベルを保持する。When the dynamic RAM is selected in the normal read mode and the timing signal φy is set to high level, the corresponding data line selection signals Y00 to YOn-1 or YmO to Ymn-1 are alternatively set to high level. Then, the switch Mo5FETQ1 of the column switch C3WO
8.Q19 to Q20.Q21 etc. are alternatively turned on. At this time, when a read signal of logic "1" is output from the memory cell coupled to the selected complementary data line, the N-type sense amplifier 5ANO selects the corresponding MO5F
ETQI 5 to Q17, etc. are selectively turned on. Therefore, the inverted δ side line CDO of the complementary common data line CDO is connected to the corresponding pair of MOSFE′rQ19 and Q
15 through Q21, Q17, etc. As a result, the inverted signal line 〒1 is as shown in Fig. 4(a).
A corresponding set of MO3FETQ19 as shown in
and the combined conductance of Q15 to Q21 and Q17, and the MOS FETQ2 of the bias circuit BCO.
It is set to a predetermined low level determined by the ratio with the conductance of 4. The non-inverted signal line CDO holds the precharge level.
ところで、定電圧発生回路VRGのMO3FETQ30
及びQ31は、前述のように、バイアス回路BCOのM
O3FETQ24及びQ28とそれぞれ同一の電気的特
性を持つように設計され、MO3FETQ32及びQ3
3ならびにQ34及びQ35は、上記MO3FETQI
9ないしQ21等ならびにQ15ないしQ17等とそ
れぞれ同一の電気的特性を持つように設計される。この
ため、上記MO3FETQ30及びQ31の共通結合さ
れたソース及びドレインは、実質的にMO3FETQ3
2〜Q35の合成コンダクタンスすなわち上記反転信号
線CDOのディスチャージ経路を構成するMO3FET
Q19ないしQ21等及びMO3FETQI 5ないし
Q17等の半分に相当するコンダクタンスを介して、共
通ソース線CNに結合される。その結果、上記参照電位
Vrは、第4図(a)に示されるように、相補共通デー
タ線CDOの非反転信号線CDOのプリチャージレベル
と反転信号線CDOのディスチャージ後のロウレベルと
のほぼ中間レベル、すなわち通常の読み出しモードにお
いて相補共通データ線CDOに出力される読み出し信号
のハイレベル及びロウレベルのほぼ中間レベルとされる
。By the way, MO3FETQ30 of constant voltage generation circuit VRG
and Q31 are M of the bias circuit BCO as described above.
Designed to have the same electrical characteristics as O3FETQ24 and Q28, respectively, and MO3FETQ32 and Q3
3 and Q34 and Q35 are the above MO3FETQI
9 to Q21, etc. and Q15 to Q17, etc., are designed to have the same electrical characteristics, respectively. Therefore, the commonly coupled sources and drains of MO3FETQ30 and Q31 are substantially
2 to Q35, that is, the MO3FET that constitutes the discharge path of the inverted signal line CDO.
It is coupled to the common source line CN through conductances corresponding to half of the MO3FETs Q19 to Q21, etc. and MO3FETs QI5 to Q17, etc. As a result, the reference potential Vr is approximately halfway between the precharge level of the non-inverted signal line CDO of the complementary common data line CDO and the low level after discharge of the inverted signal line CDO, as shown in FIG. 4(a). In other words, the level is approximately intermediate between the high level and the low level of the read signal output to the complementary common data line CDO in the normal read mode.
ダイナミック型RAMが多ピッ1〜試験モードで選択状
態とされ、メモリアレイMARYOのm+1組の相補デ
ータ線Do O・DOO−DmO−DmOが相補共通デ
ータ線CDOに接続されると、非反転信号線CDO及び
反転信号線CDOのいずれかが、これらの相補データ線
の読み出し信号に従って選択的にディスチャージされる
。すなわち、例えば上記相補データ線DOO−DOO−
DmO・DmOの読み出し信号がすべて論理″1”であ
る場合、第4図(b)に示されろように、反転信号線C
DOが、m+1組のMO5FETQ19及びQ15ない
しQ21及びQ17!4を介してディスチャージされ、
これらのMOSFETの合成コンダクタンスに対応した
比較的低いロウレベルとされる。このとき、非反転信号
線CDOは、上記プリチャージレベルを保持する。その
結果、リードアンプRAOの出力信号aoは論理ハイレ
ベルとされ、リードアンプRAIの出力信号aoは論理
ロウレベルとされるため、排他的論理和回路EOlの出
力信号すなわち試験出力信号toQはハイレベルとなる
。When the dynamic RAM is selected in the multi-pin 1 to test mode and m+1 sets of complementary data lines DoO, DOO-DmO-DmO of the memory array MARYO are connected to the complementary common data line CDO, the non-inverted signal line Either CDO or inverted signal line CDO is selectively discharged according to the read signal of these complementary data lines. That is, for example, the complementary data line DOO-DOO-
When the read signals of DmO and DmO are all logic "1", as shown in FIG. 4(b), the inverted signal line C
DO is discharged through m+1 sets of MO5FETs Q19 and Q15 to Q21 and Q17!4,
It is set to a relatively low low level corresponding to the combined conductance of these MOSFETs. At this time, the non-inverted signal line CDO holds the precharge level. As a result, the output signal ao of the read amplifier RAO is set to a logic high level, and the output signal ao of the read amplifier RAI is set to a logic low level, so the output signal of the exclusive OR circuit EOl, that is, the test output signal toQ becomes a high level. Become.
このとき、上記相補データ線DOO・DOO〜DmO・
D m Oのいずれかに結合されるメモリセル等に異常
が生じ、その読み出し信号が論理“0″とされると、第
4EiU(c)に示されるように、反転信号線5石]が
、MO3FETQI 9及びQ15ないしQ21及びQ
17等のうちm個のMOSFETを介してディスチャー
ジされるとともに、非反転信号線CDOが、MO3FE
TQ1 B及びQ14ないしQ20及びQ16等のいず
れかを介してディスチャージされる。このため、反転信
号線CDOは、上記正富な場合に比較してやや高いロウ
レベルとされ、非反転信号線CDOは、通常の読み出し
モードの場合と同様なロウレベルとされる。その結果、
リードアンプRAO及びRAIの出力信号aOはともに
論理ロウレベルとされ、排他的論理相同E!8EO1の
出力信号すなわち試験出力信号LoQはロウレベルとな
る。At this time, the complementary data lines DOO・DOO~DmO・
When an abnormality occurs in a memory cell or the like connected to one of D m O and its read signal becomes logic "0", as shown in the fourth EiU (c), the inverted signal line 5] becomes MO3FETQI 9 and Q15 to Q21 and Q
The non-inverting signal line CDO is discharged through m MOSFETs among the 17 etc.
It is discharged via TQ1B and any one of Q14 to Q20 and Q16. Therefore, the inverted signal line CDO is set to a slightly higher low level than in the above-mentioned Masatomi case, and the non-inverted signal line CDO is set to the same low level as in the normal read mode. the result,
The output signals aO of read amplifiers RAO and RAI are both at logic low level, and exclusive logic homology E! The output signal of 8EO1, that is, the test output signal LoQ becomes low level.
一方、ダイナミック型RA Mが多ピント試験モードで
選択状!Sとされ、メモリアレイMARYOのm+1組
の相補データ線DOO・丁子1〜DmO・Dm了が相補
共通データ綿−CDOに接続されるとき、例えばこれら
の相補データ線の読み出し[号がすべて論理“0°であ
る場合、fpS4図(d)に示されるように、非反転イ
iJ+tXcooが、m+1組のMO3FETQ1B及
びQ14ないしQ20及びQ16等を介してディスチャ
ージされ、これらのMO3FE!、Tの合成コンダクタ
ンスに対応した比較的低いロウレベルとされる。このと
き、反転信号線CDOは、上記プリチ計−ジレベルをL
呆!キする。その本吉果、リードアンプRAOの出力信
号aoは論理ロウレベルとされ、リードアンプRAIの
出力信号aoは論理ハイレベルとされるため、排他的論
理和回路EOIの出力信号すなわち試鵠出カイε号to
Qはハイレベルとなる。On the other hand, dynamic RAM is selected in multi-focus test mode! When the m+1 sets of complementary data lines DOO, DmO, and Dm of the memory array MARYO are connected to the complementary common data line -CDO, for example, when reading these complementary data lines [signs are all logic " 0°, as shown in fpS4 diagram (d), non-inverted iJ+tXcoo is discharged through m+1 sets of MO3FETs Q1B and Q14 to Q20 and Q16, etc., and the combined conductance of these MO3FE!, T The corresponding relatively low level is set to a low level. At this time, the inverted signal line CDO is set to a relatively low low level.
Stunned! Ki. As a result, the output signal ao of the read amplifier RAO is set to a logic low level, and the output signal ao of the read amplifier RAI is set to a logic high level.
Q becomes a high level.
このとき、上記相補データ1jlDOO・DOO〜D
IlI O・D m Oのいずれかに結合されるメモリ
セル等に異常が生じ、その読み出し信号が論理“1”と
されると、第4図(el)に示されるように、非反転信
号線CDOが、MO3FETQ18及びQ14ないしQ
20及びQ16等のうちm橿のMOSFETを介してデ
ィスチャージされるとともに、反転信号線CDOが、M
O3FETQI 9及びQ15ないしQ21及びQ17
等のいずれかを介してディスチャージされる。このため
、非反転信号線CDOは、上記正常な場合に比較してや
や高いロウレベルとされ、反転信号線ττ下は、通常の
読み出しモードの場合と同様なロウレベルとされる。そ
の結果、リードアンプRAO及びRAlの出力信号ao
はともに論理ロウレベルとされ、排他的論理和回路EO
Iの出力信号すなわち試験出力信号toQはロウレベル
となる。At this time, the complementary data 1jlDOO・DOO~D
When an abnormality occurs in a memory cell or the like connected to either IlI O or D m O, and the read signal is set to logic "1", the non-inverted signal line CDO is MO3FETQ18 and Q14 or Q
The inversion signal line CDO is discharged through the m-channel MOSFETs such as 20 and Q16, and the inverted signal line CDO is
O3FETQI 9 and Q15 to Q21 and Q17
It is discharged via either of the following. Therefore, the non-inverted signal line CDO is set to a low level slightly higher than that in the normal case, and the lower level of the inverted signal line ττ is set to the same low level as in the normal read mode. As a result, the output signals ao of read amplifiers RAO and RAl
are both at logic low level, exclusive OR circuit EO
The output signal of I, that is, the test output signal toQ becomes low level.
メインアンプMAOの試験出力信号toQは、前述のよ
うに、他のメインアンプMAL〜MA3の試験出力信号
tol〜t03とともに、試験論理回路TLに供給され
、エラー検出信号teが選択的に形成される。これによ
り、この実施例のダイナミ、り型RAMは、同時に選択
状態とされる合計4x(m+1)fllのメモリセルに
関する多ビット機能試馴!を行いうるものとされる。As described above, the test output signal toQ of the main amplifier MAO is supplied to the test logic circuit TL together with the test output signals tol to t03 of the other main amplifiers MAL to MA3, and the error detection signal te is selectively formed. . As a result, the dynamic RAM of this embodiment can test the multi-bit function of a total of 4x(m+1)fl memory cells that are simultaneously selected. It is assumed that this can be done.
以上のように、この実施例のダイナミック型RAM?、
t、4個(7)メモ+/7tzイMARYO−MARY
3を有し、これらのメモリアレイに対応してそれぞれ2
組ずつ設けられる合計8組の相補共通データ縁立DO・
旦DIないし−c−D6・旦D7を含む、各列の相補共
通データ線は、対応するメインアンプ切換回路MSWO
−MSW3を介して、対応するメインアンプMA O−
MA 3のライトアンプWAO及びWAIならびにリー
ドアンプRA O及びRAIにそれぞれ選択的に接続さ
れるウダイナミック型RAへイが多ビフト1式T灸モー
ドとされるとき、相補共通データ線−ICDO−、CD
7には、それぞれm+1組の相補データ線が同時に選択
状態とされる。このとき、対をなす相補共通データ線−
9DO・旦D1ないし旦D6・−CD7は選択的に対応
するメインアンプMAO〜MA3に接続すれる。したが
って、各メインアンプのリードアンプRAO及びRAI
の非反転入力端壬子には、選択された相補共通データ線
の非反転信号線及び反転信号線がそれぞれW?続され、
その反転入力端子−には、所定の参照電位Vrが共通に
供給される。As mentioned above, the dynamic RAM of this embodiment? ,
t, 4 (7) memo +/7 tz i MARYO-MARY
3, and corresponding to these memory arrays, 2 each.
A total of 8 sets of complementary common data Entate DO・
The complementary common data lines of each column, including DI to -c-D6 and D7, are connected to the corresponding main amplifier switching circuit MSWO.
- Via MSW3, the corresponding main amplifier MA O -
When the dynamic type RA which is selectively connected to the write amplifiers WAO and WAI of MA 3 and the read amplifiers RAO and RAI, respectively, is set to the multi-byft 1 type T moxibustion mode, the complementary common data line -ICDO-, CD
7, m+1 sets of complementary data lines are simultaneously set to the selected state. At this time, the pair of complementary common data lines -
9DO.D1 to D6.-CD7 are selectively connected to corresponding main amplifiers MAO to MA3. Therefore, the lead amplifier RAO and RAI of each main amplifier
The non-inverting signal line and the inverting signal line of the selected complementary common data line are connected to the non-inverting input terminal of W?, respectively. continued,
A predetermined reference potential Vr is commonly supplied to the inverting input terminal -.
各メインアンプのリードアンプRAO及びRAIは、選
択された相補共通データ線の非反転信号線及び反転信号
線のレベルを上記参照電位Vrと比較し、その出力信号
aOを選択的にハイレベルとする。リードアンプRAO
及びRAIの出力信号aoは、排他的論理和回路EOI
に供給され、その出力信号すなわち試験出力信号toQ
−to3が、さらに試験論理回路TLに供給される。そ
の結果、いずれかのメインアンプのリードアンプRAO
及びRAlの出力信号aOがともにハイレベル又はロウ
レベルであることを条件に、試験論理回路TLの出力信
号すなわちエラー検出信号t。The read amplifiers RAO and RAI of each main amplifier compare the levels of the non-inverted signal line and the inverted signal line of the selected complementary common data line with the reference potential Vr, and selectively set the output signal aO to a high level. . lead amplifier RAO
and RAI output signal ao is output from exclusive OR circuit EOI
and its output signal, that is, the test output signal toQ
-to3 is further supplied to the test logic circuit TL. As a result, the lead amplifier RAO of either main amplifier
The output signal of the test logic circuit TL, that is, the error detection signal t, on the condition that the output signal aO of the test logic circuit TL and the output signal aO of the RAl are both at a high level or a low level.
が選択的にハイレベルとされ、同時に選択状態とされる
4X(m+l)個のメモリセルのいずれかに異常が生じ
たことが表示される。このため、この実施例のダイナミ
ック型RAMは、その高集積化を犠牲にすることなく、
多ビット試験機能のビット数を4x(m+1)ピントに
増大できる。これにより、大容量化されたダイナミック
型RAMの試験コストが削減され、その低コスト化が推
進されるものである。is selectively set to a high level, and it is displayed that an abnormality has occurred in one of the 4X(m+l) memory cells that are simultaneously selected. For this reason, the dynamic RAM of this embodiment can be used without sacrificing its high integration.
The number of bits of the multi-bit test function can be increased to 4x(m+1) pins. This reduces the cost of testing a dynamic RAM with a large capacity, and promotes cost reduction.
以上の本実施例に示されるように、この発明を多ビット
試験機能を有する大容量のダイナミック型RAM等の半
導体記憶装置に適用する、:とで、次のような作用効果
が得られる。すなわち、(1)ダイナミック型RAM等
の多ビット試験モードにおいて、相補共通データ線に対
して同時に複数(m+1)組の+¥J補データ線を接続
状態とし、相補共通データ線の非反転信号線及び反転信
号線のレベルを所定の参照電位とそれぞれ比較すること
で、これらの非反転信号線又は反転信号線のいずれかの
レベルが上記参照電位より高いことを、言い喚えると上
記非反転信号線又は反転信号線のいずれかが所定のプリ
チャージレベルのままであることを判定す・乙ことによ
って、接続状態とされる複数の相補データ線の読み出し
信号が同一の論理レベルであることを容易に識別できる
という効果が得られる。As shown in the above embodiment, when the present invention is applied to a semiconductor memory device such as a large-capacity dynamic RAM having a multi-bit test function, the following effects can be obtained. That is, (1) in a multi-bit test mode for dynamic RAM, etc., a plurality (m+1) sets of +\J complementary data lines are connected to the complementary common data line at the same time, and the non-inverted signal line of the complementary common data line is connected. By comparing the levels of the non-inverted signal line and the inverted signal line with a predetermined reference potential, it can be said that the level of either the non-inverted signal line or the inverted signal line is higher than the reference potential. By determining whether either the line or the inverted signal line remains at a predetermined precharge level, it is easy to ensure that the read signals of multiple complementary data lines that are connected are at the same logic level. This has the effect of being able to be identified.
(2)上記(11項により、相補共通データ線及びメイ
ンアンプ等を増設することなく、すなわちダイナミック
型RAM等の高集積化を犠牲にすることなく、その多ビ
ット試験モードのビット数を増大できるという効果が得
られる。(2) According to the above item (11), the number of bits in the multi-bit test mode can be increased without adding complementary common data lines, main amplifiers, etc., that is, without sacrificing high integration of dynamic RAM, etc. This effect can be obtained.
(3)上記(1)項において、ダイナミック型RAMに
、上記相補共通データ線が対応して設けられる複数(p
)個のメモリアレイを備えることで、ダイナミック型R
AM等の多ビット試験モードのビット数をさらにpX(
m+i)ビットに増大できるという効果が得られる。(3) In the above item (1), the dynamic RAM includes a plurality of complementary common data lines (p
) memory array, dynamic type R
Further increase the number of bits in multi-bit test modes such as AM by pX(
The effect is that the number of bits can be increased to m+i) bits.
(4)上記(3)項において、各メモリアレイに対応し
てそれぞれ2組の相補共通データ線と2個のリードアン
プとを設け、ダイナミック型RAM等が多ビット試験モ
ードとされるとき、これらのリードアンプを対応するい
ずれかの相補共通データ線の非反転信号線又は反転信号
線のレベルを判定する差動増幅回路として用いることで
、さらにダイナミック型RAM等の高集積化を図ること
ができるという効果が得られる。(4) In item (3) above, two sets of complementary common data lines and two read amplifiers are provided corresponding to each memory array, and when a dynamic RAM or the like is placed in multi-bit test mode, these By using the read amplifier as a differential amplifier circuit that determines the level of the non-inverted signal line or the inverted signal line of any of the corresponding complementary common data lines, it is possible to further increase the integration of dynamic RAM, etc. This effect can be obtained.
(5)上記([)項〜(4)項により、ダイナミック型
RAM等の試験コストを削減し、その低コスト化を推進
できるという効果が得られる。(5) Items ([) to (4) above have the effect of reducing testing costs for dynamic RAMs and the like, and promoting cost reduction.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は丑記実施例に限定される
ものではなく、その要旨を逸、脱しない範囲で種々変更
可能であることは言うまでもない。例えば、第1図にお
いて、メモリアレイM・ARYO−MARY3は、特に
複数のサブメモリアレイを含むものでなくてもよいし、
P型センスアンプ5APO−3AP3及びN型センスア
ンプ5ANO〜5AN3は、対応するメモリアレイの一
方にまとめて配置されるものであってもよい。Although the invention made by the present inventor has been specifically explained based on Examples above, this invention is not limited to the Examples described above, and various changes can be made without departing from the gist of the invention. Needless to say. For example, in FIG. 1, the memory array M・ARYO-MARY3 may not particularly include a plurality of sub-memory arrays;
P-type sense amplifiers 5APO-3AP3 and N-type sense amplifiers 5ANO-5AN3 may be arranged together in one of the corresponding memory arrays.
相補共通データ線は、メモリアレイM A R”/ 0
〜MARY3に対応してそれぞれ1組ずつ設けてもよい
。カラムスインチcswo〜C3W3を構成する各スイ
ッチMO3FETは、それぞれ一対のP(−ヤンネルM
O3F E T及びNチャンネルMO3F E Tか
らなる伝送ゲートに置き換えることができる。この場合
、第2図のメインアンプ切換回路MSWO〜MSW3の
定電圧発生回路VRGに設けられるMO3FETQ32
及びQ33は、同様な伝送ゲートに置き換える必要があ
る。第2図において、メインアンプ切換回路MSWO〜
M SW3を構成する伝送ゲートTO1〜TG12のコ
ンダクタンスが無視できない場合、例えば伝送ゲ−)T
G6及びTG8と定電圧発生回路VRGとの間に、伝送
ゲートTG9〜TG12と同一の電気的特性を持つ伝送
ゲートを設けるとよい、メインアンプMAO〜MA3に
、通常の読み出しモード専用のリードアンプと多ビット
試験モード専用の差動増幅回路の両方を各相補共通デー
タ線に対応してそれぞれ設けることができるならば、メ
インアンプ切換回路M S W 0〜M S W 3を
設ける必要はない、排他的論理和回路EOIは、試験論
理回1?1)TLにまとめて設けてもよい、また、多ビ
ット試験モード時におけるダイナミック型RAMの出力
は、試験結果が正常な場合にハイレベルとし、正常でな
い場合にロウレベルとするものであってもよい、第6図
において、ダイナミック型RAMは、Xアドレス信号A
XO−AXi及びYアドレス信号AYO〜AYiをそれ
ぞれ別個の入力端子から入力するものとしてもよい、ま
た、リフレッシュ制御信号W了及び試験モード信号f籍
は、例えばロウアドレスストローブ信号RAS、カラム
アドレスストローブ信号CAS及びライj・イネーブル
信号WEの所定の組み合わせを代用してもよい、ダイナ
ミック型RAMは、上記のようなメモリアレイMARY
O−MARY3を基本構成とする複数のメモリマットを
備えるものであってもよい。さらに、第1図に示される
メモリアレイとその周辺部及び第2図に示されるメイン
アンプ切換回路とメインアンプならびに第5図に示され
るカラムアドレスデコーダの具体的な回路構成や、第0
Mに示されるダイナミック型RA Mのブロック構成な
らびにアドレス信号及び制御信号の組み合わせ等、種々
の実施形態を採りうる。The complementary common data line is connected to the memory array M A R”/0
You may provide one set each corresponding to MARY3. Each switch MO3FET constituting the column switches cswo to C3W3 has a pair of P(-Yannel M
It can be replaced by a transmission gate consisting of an O3FET and an N-channel MO3FET. In this case, MO3FETQ32 provided in the constant voltage generation circuit VRG of the main amplifier switching circuits MSWO to MSW3 in FIG.
and Q33 need to be replaced with similar transmission gates. In Figure 2, the main amplifier switching circuit MSWO~
If the conductance of the transmission gates TO1 to TG12 constituting MSW3 cannot be ignored, for example, the transmission gate
It is preferable to provide a transmission gate with the same electrical characteristics as the transmission gates TG9 to TG12 between G6 and TG8 and the constant voltage generation circuit VRG. If both differential amplifier circuits dedicated to the multi-bit test mode can be provided for each complementary common data line, there is no need to provide the main amplifier switching circuits MSW0 to MSW3. The logical OR circuit EOI may be provided together in the test logic circuit 1?1) TL. Also, in the multi-bit test mode, the output of the dynamic RAM is set to high level when the test result is normal. In FIG. 6, in the dynamic RAM, the X address signal A may be set to low level when the
The XO-AXi and Y address signals AYO to AYi may be input from separate input terminals, and the refresh control signal W and the test mode signal f may be, for example, the row address strobe signal RAS and the column address strobe signal. A dynamic RAM, in which a predetermined combination of CAS and write enable signal WE may be substituted, is a memory array MARY as described above.
It may be provided with a plurality of memory mats whose basic configuration is O-MARY3. Furthermore, the specific circuit configurations of the memory array and its peripheral parts shown in FIG. 1, the main amplifier switching circuit and main amplifier shown in FIG. 2, and the column address decoder shown in FIG.
Various embodiments may be adopted, such as the block configuration of the dynamic RAM shown in M and combinations of address signals and control signals.
以上の説明では主として本f1発明者等によってなされ
た発明をその背景となった利用分野であるダイナミック
型RAMに通用した場合について説明したが、それに限
定されるものではなく、例えば、ダイナミック型メモリ
セルを基本構成とするマルチボー)RAMやその他の各
種半導体記憶装置にも通用できる。本発明は、少なくと
も多ビン1−試験機能を有する半導体記憶装置及びこの
ような半導体記憶装置を含むディジタル装置に広く通用
できる。In the above explanation, we have mainly explained the case where the invention made by the inventors of the present f1 was applied to dynamic type RAM, which is the field of application that formed the background of the invention, but it is not limited thereto. It can also be applied to multi-baud RAMs and other various semiconductor storage devices having a basic configuration of . The present invention is widely applicable to semiconductor memory devices having at least a multi-bin 1-test function and digital devices including such semiconductor memory devices.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型RAM等の多ビット試験
モードにおいて、相補共通データ線に対して同時に複数
組の相補データ線を接続状態とし、相補共通データ線の
非反転信号線及び反転信号線のレベルを所定の参照電位
とそれぞれ比較することで、接続状態とされる複数の相
補データ線の読み出し信号が同一の論理レベルであるこ
とを容易に識別できる。これにより、相補共通データ線
及びメインアンプ等を増設することなく、すなわちダイ
ナミック型RAM等の高集積化を儀牲にすることなく、
その多ビット試験モードのピー/ ト数を増大できるた
め、大容量化されたダイナミック型RA M等の試験コ
ストを+!?J減し、その低コスト化を推進できる。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows. That is, in a multi-bit test mode for dynamic RAM, etc., multiple sets of complementary data lines are connected to the complementary common data line at the same time, and the levels of the non-inverted signal line and the inverted signal line of the complementary common data line are set to a predetermined level. By comparing each with the reference potential, it can be easily determined that the read signals of the plurality of connected complementary data lines are at the same logic level. As a result, there is no need to add complementary common data lines, main amplifiers, etc., or in other words, without sacrificing high integration of dynamic RAM, etc.
Since the number of bits/bits in the multi-bit test mode can be increased, testing costs for large-capacity dynamic RAM can be increased! ? It is possible to reduce J and promote cost reduction.
第1図は、この発明が通用されたダイナミック型RAM
のメモリアレイ及びその周辺部の一実施例を示す回路図
、
第2図は、この発明が通用されたダイナミック型RA
Mのメインアンプ及びメインアンプ切換回路の一実施例
を示す回路ブロック図、
平3図は、この発明が適用されたダイナミック型RAM
の読み出し回路の一実施例を示す等価的な回路ズ、
茅4図は、第3図の読み出し回路の一実施例を示す信号
波形図、
第5図は、この発明が通用されたダイナミック型RAM
のカラムアドレスデコーダの一実施例を示す回F@図、
第6図は、この発明が通用されたダイナミック型RAM
の一実施例を示すブロフク図である。
MARYO〜MARY3・・・メモリアレイ、SMO0
〜5M0m・−・サブメモリアレイ、5APO−3AP
3−− ・P型センスアンプ、5ANO〜5AN3・・
・N型センスアンプ、C5WO〜C3W3・・・カラム
スイッチ、BCO,BCl・・・バイアス回路。
Cs・・・情K11m用キャパシタ、Qm・・・アドレ
ス選択用MOS F ET、 N 1〜N9・・・イン
バータ回路、Q1〜Q3・・・PチャンネルMO3FE
T、QI I〜Q35・・・NチャンネルMO3FET
。
MSWO〜MSW3・・・メインアンプ切換回路、VR
G・・・定電圧発生回路、MAO〜MA3・・・メイン
アンプ、WAO,WAI・・・ライトアンプ、RAO,
RAI・・・リードアンプ、TGI−TGI2・・・伝
送ゲート、EOI・・・排他的論理和回路。
CADO,CADI・・・カラムアドレスデコーダ、N
AGl−NAGl 2・・・ナントゲート回路、ノアゲ
ート回路N0G1〜N0G3・・・RADO〜RAD3
・・・ロウアドレスデコーダ、RAB・・・ロウアドレ
スバッファ、AMX・・・アドレスマルチプレクサ、R
FC・・・リフレッシエアドレスカウンタ、CAl3−
・・カラムアドレスバッファ、ASL・・・アレイ選択
回路、1゛L・・・試験論理回路、Ilo・・・データ
入出力回路、1’G・・・タイミング発生回路。Figure 1 shows a dynamic RAM to which this invention is applied.
FIG. 2 is a circuit diagram showing an embodiment of the memory array and its peripheral parts, and FIG.
A circuit block diagram showing an example of the main amplifier and main amplifier switching circuit of M is a dynamic RAM to which the present invention is applied.
Fig. 4 is a signal waveform diagram showing an example of the readout circuit of Fig. 3, and Fig. 5 is a dynamic RAM to which the present invention is applied.
Figure 6 shows an example of a column address decoder for a dynamic RAM to which this invention is applied.
It is a blog diagram showing one example of. MARYO~MARY3...Memory array, SMO0
~5M0m --- Sub memory array, 5APO-3AP
3-- ・P-type sense amplifier, 5ANO to 5AN3...
・N-type sense amplifier, C5WO to C3W3...column switch, BCO, BCl...bias circuit. Cs... Capacitor for information K11m, Qm... MOS FET for address selection, N1-N9... Inverter circuit, Q1-Q3... P-channel MO3FE
T, QI I~Q35...N channel MO3FET
. MSWO~MSW3...Main amplifier switching circuit, VR
G... Constant voltage generation circuit, MAO to MA3... Main amplifier, WAO, WAI... Light amplifier, RAO,
RAI...read amplifier, TGI-TGI2...transmission gate, EOI...exclusive OR circuit. CADO, CADI...Column address decoder, N
AGl-NAGl 2...Nant gate circuit, Noah gate circuit N0G1~N0G3...RADO~RAD3
...Row address decoder, RAB...Row address buffer, AMX...Address multiplexer, R
FC...Refresher address counter, CAl3-
...Column address buffer, ASL...Array selection circuit, 1'L...Test logic circuit, Ilo...Data input/output circuit, 1'G...Timing generation circuit.
Claims (1)
データ線が同時に接続される相補共通データ線と、上記
試験モードにおいてその一方の入力端子が上記相補共通
データ線の非反転信号線及び反転信号線にそれぞれ接続
されその他方の入力端子が所定の参照電位に共通結合さ
れる第1及び第2の差動増幅回路とを具備することを特
徴とする半導体記憶装置。 2、上記参照電位は、通常の読み出しモードにおいて上
記相補共通データ線に伝達される読み出し信号のハイレ
ベル及びロウレベルのほぼ中間レベルとされることを特
徴とする特許請求の範囲第1項記載の半導体記憶装置。 3、上記第1及び第2の差動増幅回路の非反転出力信号
又は反転出力信号は、排他的論理和回路に供給され、上
記排他的論理和回路の出力信号がハイレベルとされるこ
とで上記相補共通データ線に接続される複数の相補デー
タ線の読み出し信号がすべて同一の論理レベルであるこ
とを判定するために供されることを特徴とする特許請求
の範囲第1項又は第2項記載の半導体記憶装置。 4、上記半導体記憶装置は、ダイナミック型RAMであ
り、上記試験モードは、同時に選択状態とされる複数の
メモリセルに対して行われる多ビット試験モードである
ことを特徴とする特許請求の範囲第1項、第2項又は第
3項記載の半導体記憶装置。 5、上記ダイナミック型RAMは、上記相補共通データ
線が対応して設けられる複数(p)個のメモリアレイを
有し、同時にp×(m+1)個のメモリセルに対して上
記多ビット試験モードを実施しうるものであることを特
徴とする特許請求の範囲第1項、第2項、第3項又は第
4項記載の半導体記憶装置。 6、上記相補共通データ線は、上記メモリアレイに対応
してそれぞれ2組ずつ設けられ、上記ダイナミック型R
AMは、上記相補共通データ線に対応して設けられる同
数のリードアンプを含むものであって、各対の相補共通
データ線に対応して設けられる2個の上記リードアンプ
は、上記多ビット試験モードにおいて、それぞれ選択的
に上記第1及び第2の差動増幅回路として機能するもの
であることを特徴とする特許請求の範囲第1項、第2項
、第3項、第4項又は第5項記載の半導体記憶装置。[Claims] 1. A complementary common data line to which a plurality (m+1) sets of complementary data lines are connected simultaneously in a predetermined test mode, and a complementary common data line to which one of the input terminals in the test mode is 1. A semiconductor memory device comprising an inverted signal line and first and second differential amplifier circuits connected to the inverted signal line, the other input terminal of which is commonly coupled to a predetermined reference potential. 2. The semiconductor according to claim 1, wherein the reference potential is set to approximately an intermediate level between a high level and a low level of a read signal transmitted to the complementary common data line in a normal read mode. Storage device. 3. The non-inverted output signal or the inverted output signal of the first and second differential amplifier circuits is supplied to an exclusive OR circuit, and the output signal of the exclusive OR circuit is set to a high level. Claim 1 or 2, characterized in that it is provided for determining whether read signals of a plurality of complementary data lines connected to the complementary common data line are all at the same logic level. The semiconductor storage device described above. 4. The semiconductor memory device is a dynamic RAM, and the test mode is a multi-bit test mode that is performed on a plurality of memory cells that are simultaneously selected. The semiconductor memory device according to item 1, item 2, or item 3. 5. The dynamic RAM has a plurality of (p) memory arrays in which the complementary common data lines are provided correspondingly, and simultaneously performs the multi-bit test mode on p×(m+1) memory cells. A semiconductor memory device according to claim 1, 2, 3, or 4, which is capable of being implemented. 6. The complementary common data lines are provided in two sets corresponding to the memory arrays, and the dynamic type R
The AM includes the same number of read amplifiers provided corresponding to the complementary common data lines, and the two read amplifiers provided corresponding to each pair of complementary common data lines are used for the multi-bit test. mode, the circuit selectively functions as the first and second differential amplifier circuits, respectively. The semiconductor memory device according to item 5.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63146008A JPH023199A (en) | 1988-06-14 | 1988-06-14 | Semiconductor storage device |
KR1019890007953A KR910001744A (en) | 1988-06-14 | 1989-06-09 | Semiconductor memory |
US07/364,458 US5029330A (en) | 1988-06-14 | 1989-06-12 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63146008A JPH023199A (en) | 1988-06-14 | 1988-06-14 | Semiconductor storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH023199A true JPH023199A (en) | 1990-01-08 |
Family
ID=15398006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63146008A Pending JPH023199A (en) | 1988-06-14 | 1988-06-14 | Semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH023199A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5990705A (en) * | 1982-09-30 | 1984-05-25 | ゼネラル・エレクトリツク・カンパニイ | Partition plate of steam turbine with detachable nozzle plate |
JPH052900A (en) * | 1990-08-29 | 1993-01-08 | Mitsubishi Electric Corp | Semiconductor memory device |
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-
1988
- 1988-06-14 JP JP63146008A patent/JPH023199A/en active Pending
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