JPH02312243A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02312243A JPH02312243A JP13363889A JP13363889A JPH02312243A JP H02312243 A JPH02312243 A JP H02312243A JP 13363889 A JP13363889 A JP 13363889A JP 13363889 A JP13363889 A JP 13363889A JP H02312243 A JPH02312243 A JP H02312243A
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- JP
- Japan
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- base layer
- collector
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にトランジスタの埋込層
の構造に関する。
の構造に関する。
従来のこの種のトランジスタは第２図に示すように、Ｐ
＋型ベース層５下のＮ＋型埋込層２は均一な厚さで形成
されていた。
＋型ベース層５下のＮ＋型埋込層２は均一な厚さで形成
されていた。
前述した従来のトランジスタでは、コレクタ・エミッタ
間の耐圧を向上させる場合、Ｎ型エピタキシャル層４の
厚さを増やすしかないが、それによってコレクタ飽和抵
抗が増えてトランジスタの遮断周波数（以下ｆ、と記す
）が落ちるという欠点がある。
間の耐圧を向上させる場合、Ｎ型エピタキシャル層４の
厚さを増やすしかないが、それによってコレクタ飽和抵
抗が増えてトランジスタの遮断周波数（以下ｆ、と記す
）が落ちるという欠点がある。
本発明のトランジスタは、Ｐ型半導体基板表面に形成さ
れたＮ＋型埋込層と、前記埋込層上を含む前記半導体基
板表面に形成されたＮ型エピタキシャル層と、前記エピ
タキシャル層内に形成されたＰ＋型ベース層と、前記ベ
ース層に形成されたＮ＋型エミッタ領域とを有する半導
体装置において、前記Ｎ＋型埋込層を前記ベース層直下
では薄くベース層の周囲では厚く形成したものである。
れたＮ＋型埋込層と、前記埋込層上を含む前記半導体基
板表面に形成されたＮ型エピタキシャル層と、前記エピ
タキシャル層内に形成されたＰ＋型ベース層と、前記ベ
ース層に形成されたＮ＋型エミッタ領域とを有する半導
体装置において、前記Ｎ＋型埋込層を前記ベース層直下
では薄くベース層の周囲では厚く形成したものである。
次に、本発明について、図面を参照して説明する。
第１図は本発明の一実施例の断面図である。
第１図に示すようにＰ型基板１０表面に、Ｎ型不純物を
イオン注入し、ベース層５の直下では薄く、その周囲で
は厚くなるようにＮ＋型埋込層２を形成する。次にＰ＋
型埋込層３を形成した後、全面にＮ型エピタキシャル層
４を成長させる。
イオン注入し、ベース層５の直下では薄く、その周囲で
は厚くなるようにＮ＋型埋込層２を形成する。次にＰ＋
型埋込層３を形成した後、全面にＮ型エピタキシャル層
４を成長させる。
次にエピタキシャル層４０表面よりＰ型不純物を拡散し
、ベース層５を形成する。次にＮ＋型不純物を拡散し、
エミッタ領域６とコレクタ領域７を形成する。
、ベース層５を形成する。次にＮ＋型不純物を拡散し、
エミッタ領域６とコレクタ領域７を形成する。
次にエピタキシャル層４表面より５ｉＣｈからなる分離
酸化膜８を形成しＮＰＮ）ランジスタを完成させる。
酸化膜８を形成しＮＰＮ）ランジスタを完成させる。
以上説明したように本発明によれば、Ｎ＋型埋込層のＰ
＋型ベース層直下を薄く形成することにより、Ｎ＋型埋
込層とＰ＋型ベース層との距離を離すことができ、エピ
タキシャル層の厚みを変えることなくコレクタ・エミッ
タ間の耐圧を向上させることができる。さらに、エピタ
キシャル層の厚さが変わらないためコレクタ飽和抵抗に
も変化がなく、その結果ｆ、が低下しないという効果も
ある。
＋型ベース層直下を薄く形成することにより、Ｎ＋型埋
込層とＰ＋型ベース層との距離を離すことができ、エピ
タキシャル層の厚みを変えることなくコレクタ・エミッ
タ間の耐圧を向上させることができる。さらに、エピタ
キシャル層の厚さが変わらないためコレクタ飽和抵抗に
も変化がなく、その結果ｆ、が低下しないという効果も
ある。
第１図は本発明の一実施例の断面図、第２図は従来例の
断面図である。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ＋型埋込層
、３・・・・・・Ｐ＋型埋込層、４・・・・・・Ｎ型エ
ピタキシャル層、５・・・・・・Ｐ＋型ベース層、６・
・・・・・Ｎ＋型エミッタ領域、７・・・・・・Ｎ＋型
コレクタ領域、８・・・・・・分離酸化膜。
断面図である。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ＋型埋込層
、３・・・・・・Ｐ＋型埋込層、４・・・・・・Ｎ型エ
ピタキシャル層、５・・・・・・Ｐ＋型ベース層、６・
・・・・・Ｎ＋型エミッタ領域、７・・・・・・Ｎ＋型
コレクタ領域、８・・・・・・分離酸化膜。
Claims (1)
- Ｐ型半導体基板表面に形成されたＮ＾＋型埋込層と、前
記埋込層上を含む前記半導体基板表面に形成されたＮ型
エピタキシャル層と、前記エピタキシャル層内に形成さ
れたＰ＾＋型ベース層と、前記ベース層に形成されたＮ
＾型エミッタ領域とを有する半導体装置において、前記
Ｎ＾＋型埋込層を前記ベース層直下では薄くベース層の
周囲では厚く形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13363889A JPH02312243A (ja) | 1989-05-26 | 1989-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13363889A JPH02312243A (ja) | 1989-05-26 | 1989-05-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02312243A true JPH02312243A (ja) | 1990-12-27 |
Family
ID=15109502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13363889A Pending JPH02312243A (ja) | 1989-05-26 | 1989-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02312243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555894B2 (en) * | 1998-04-20 | 2003-04-29 | Intersil Americas Inc. | Device with patterned wells and method for forming same |
| US6570242B1 (en) * | 1997-11-20 | 2003-05-27 | Texas Instruments Incorporated | Bipolar transistor with high breakdown voltage collector |
-
1989
- 1989-05-26 JP JP13363889A patent/JPH02312243A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570242B1 (en) * | 1997-11-20 | 2003-05-27 | Texas Instruments Incorporated | Bipolar transistor with high breakdown voltage collector |
| US7456070B2 (en) | 1997-11-20 | 2008-11-25 | Texas Instruments Incorporated | Method of fabricating a bipolar transistor with high breakdown voltage collector |
| US6555894B2 (en) * | 1998-04-20 | 2003-04-29 | Intersil Americas Inc. | Device with patterned wells and method for forming same |
| US6979885B2 (en) | 1998-04-20 | 2005-12-27 | Intersil Americas Inc. | Devices with patterned wells and method for forming same |
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