JPH02310661A - Input/output bus cycle control system - Google Patents
Input/output bus cycle control systemInfo
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- JPH02310661A JPH02310661A JP13226889A JP13226889A JPH02310661A JP H02310661 A JPH02310661 A JP H02310661A JP 13226889 A JP13226889 A JP 13226889A JP 13226889 A JP13226889 A JP 13226889A JP H02310661 A JPH02310661 A JP H02310661A
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- 238000011084 recovery Methods 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims description 14
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 39
- 238000001514 detection method Methods 0.000 description 14
- 238000003780 insertion Methods 0.000 description 7
- 230000037431 insertion Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入出力バス・サイクル制御方式に関する。よ
り詳細には、本発明は、マイクロプロセッサの分野にお
いて、特に入出力命令による入出力バス・サイクル間に
アイドル・サイクルを挿入することのできる新規なバス
・サイクル制御方式従来の技術
マイクロプロセッサが、入力命令によって周辺装置から
データを読み出したり、出力命令によってデータを書き
込んだりする場合には、一般に、入出力バス・サイクル
とそれに引続（入出力バス・サイクルの間に一定の回復
時間を必要とする。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to input/output bus cycle control schemes. More particularly, the present invention relates to the field of microprocessors, and more particularly, to a novel bus cycle control scheme capable of inserting idle cycles between input/output bus cycles caused by input/output instructions. Reading data from a peripheral device with an input instruction or writing data with an output instruction generally requires some recovery time between I/O bus cycles and subsequent I/O bus cycles. .
通常、この回復時間の間は、同一の周辺装置に対してア
クセスを行ってはならない。また、この回復時間は各周
辺装置によって異なっている。Typically, the same peripheral device should not be accessed during this recovery time. Further, this recovery time differs depending on each peripheral device.
従来は、各周辺装置によって異なる回復時間に対して、
最も長い回復時間を必要とする装置に合せて挿入するア
イドル・クロックの数を設定していた。Conventionally, due to the recovery time that varies depending on each peripheral device,
The number of idle clocks inserted was set according to the device that required the longest recovery time.
このように、入出力命令による入出力バス・サイクル間
に一定のアイドル・クロックを挿入して回復時間を確保
する方式のマイクロプロセッサの構成並びに動作につい
て以下に説明する。The configuration and operation of a microprocessor that secures recovery time by inserting a fixed idle clock between input/output bus cycles due to input/output instructions will be described below.
第３図は、上述のようなマイクロプロセッサの典型的な
構成を示すブロック図である。FIG. 3 is a block diagram showing a typical configuration of a microprocessor as described above.
同図に示すように、このマイクロプロセッサは、バスサ
イクル要求部３００、バスサイクル制御部３０１および
カウンタ３０２を備えている。バスサイクル制御部３０
１は、メモリ・バス・サイクル要求信号線３０３および
入出力バス・サイクル要求信号線３０４を介してバスサ
イクル要求部３００に接続されており、メモリ・バス・
サイクル開始信号線３０６および入出力バス・サイクル
開始信号線３０７に信号を出力するように構成されてい
る。また、カウンタ３０２とは、カウンタのゼロ検出信
号線３０５および入出力バス・サイクル終了信号線３０
８を介して接続されている。尚、このマイクロプロセッ
サは、ＲＥＡＤＹ信号線３０９とクロック信号線３１０
とを備えている。As shown in the figure, this microprocessor includes a bus cycle request section 300, a bus cycle control section 301, and a counter 302. Bus cycle control section 30
1 is connected to the bus cycle request unit 300 via a memory bus cycle request signal line 303 and an input/output bus cycle request signal line 304, and
It is configured to output signals to a cycle start signal line 306 and an input/output bus cycle start signal line 307. The counter 302 also includes a counter zero detection signal line 305 and an input/output bus cycle end signal line 30.
8. Note that this microprocessor has a READY signal line 309 and a clock signal line 310.
It is equipped with
以上のように構成されたマイクロプロセッサは、以下の
ように動作する。第４図は、このマイクロプロセッサの
動作を説明するタイミングチャートである。The microprocessor configured as described above operates as follows. FIG. 4 is a timing chart explaining the operation of this microprocessor.
このマイクロプロセッサでは、人力命令、または出力命
令が実行されると、入出力バス・サイクル要求信号線３
０４が“ｌ”になり、バス・サイクル制御部３０１に対
し、入出力バス・サイクルの起動を要求する。In this microprocessor, when a manual command or an output command is executed, the input/output bus cycle request signal line 3
04 becomes "l" and requests the bus cycle control unit 301 to start an input/output bus cycle.
バス・サイクル制御部３０１ は、バス・サイクルを起
動できる状態にあれば入出力バス・サイクル開始信号線
３０７を“１″にして入出力バス・サイクルを起動する
。入出力バス・サイクルはＴＩ。If the bus cycle control unit 301 is in a state where the bus cycle can be started, the input/output bus cycle start signal line 307 is set to "1" to start the input/output bus cycle. The input/output bus cycle is TI.
Ｔ２の２クロツクで完了し、入出力バス・サイクル終了
信号線３０８を“１”にする。ここでもし、ＲＥＡＤＹ
信号線よりウェイト・サイクルの挿入要求があれば、そ
の公入出力バス・サイクル終了信号線３０８は遅れて“
１″になる。The process is completed in two clocks of T2, and the input/output bus cycle end signal line 308 is set to "1". Here too, READY
If there is a request for inserting a wait cycle from the signal line, the public input/output bus cycle end signal line 308 is delayed and “
It becomes 1″.
入出力バス・サイクル終了信号線３０７が“１″になる
とカウンタはカウントを開始し、ゼロ検出信号線３０５
は“０”になる。ゼロ検出信号線３０５はバス・サイク
ル制御部３０１ に人力し、この信号線３０５が“０″
′の間は入出力バス・サイクル要求信号線３０４をマス
クし、入出力バス・サイクルの起動を行わない。次に、
カウンタがダウン・カウントを終了して再び“０”にな
ると、ゼロ検出信号線３０５が“１”となり、入出力バ
ス・サイクルの起動を許可する。When the input/output bus cycle end signal line 307 becomes “1”, the counter starts counting, and the zero detection signal line 305
becomes “0”. The zero detection signal line 305 is manually connected to the bus cycle control unit 301, and this signal line 305 is “0”.
', the input/output bus cycle request signal line 304 is masked and no input/output bus cycle is activated. next,
When the counter finishes counting down and becomes "0" again, the zero detection signal line 305 becomes "1", permitting activation of the input/output bus cycle.
ここで、カウンタがカウント動作を行っている間に挿入
されるＴｉ （アイドル・サイクル）期間を回復時間と
いう。上述した従来例では、回復時間を７クロツクに設
定している。また、メモリ・バス・サイクル要求信号線
３０３は、入出力バス・サイクルの回復時間に無関係に
バスが使用可能な状態にあればいつでも受は付けられて
メモリ・バス・サイクル開始信号線３０６を“１″にす
る。Here, the period Ti (idle cycle) inserted while the counter is performing the counting operation is called recovery time. In the conventional example described above, the recovery time is set to 7 clocks. Also, the memory bus cycle request signal line 303 is accepted whenever the bus is available, regardless of the recovery time of the I/O bus cycle, and the memory bus cycle start signal line 306 is accepted. Set it to 1″.
発明が解決しようとする課題
上述のような従来の制御方式に係るマイクロプロセッサ
では、通常接続され得る周辺装置の中で最も長い回復時
間を必要とする周辺装置に合せて回復時間を設定してい
る。従って、より回復時間の短い多くの周辺装置へのア
クセスに対しても不要なアイドル・クロックが挿入され
ていた。また、読み出しサイクルや書き込みサイクルな
どのバス・サイクルの種類とは無関係に、所定のアイド
ル・クロックが挿入されていた。従って、システム全体
では、無駄に挿入されるアイドル・クロックが非常に多
く、性能向上の妨げとなっていた。Problems to be Solved by the Invention In the microprocessor according to the conventional control method as described above, the recovery time is set according to the peripheral device that requires the longest recovery time among the peripheral devices that can be normally connected. . Therefore, unnecessary idle clocks are inserted even for accesses to many peripheral devices with shorter recovery times. Furthermore, a predetermined idle clock is inserted regardless of the type of bus cycle, such as a read cycle or a write cycle. Therefore, in the entire system, a large number of idle clocks are needlessly inserted, which hinders performance improvement.
そこで、本発明は、上記従来技術の問題点を解決し、よ
り効果的な回復時間の設定により、システムの効率を向
上することができる新規な入出力バス・サイクル制御方
式を提供することをその目的としている。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a novel input/output bus cycle control method that can solve the problems of the prior art described above and improve system efficiency by setting a more effective recovery time. The purpose is
課題を解決するための手段
即ち、本発明に従うと、入出力バス・サイクルの終了か
ら次の入出力バス・サイクルの開始までの間にアイドル
・クロックを挿入する機能を有するマイクロプロセッサ
において、回復時間制御端子と、カウンタと、該カウン
タがカウント動作中は次の入出力バス・サイクルの開始
を禁止するバス・サイクル制御手段とを備え、該回復時
間制御端子が不活性状態ならば、該カウンタが所定の値
をカウントするまで入出力バス・サイクルの開始を延期
し、該回復時間制御端子が活性状態ならば、入出力バス
・サイクルの開始を延期しないように構成されているこ
とを特徴とする入出力バス・サイクル制御方式が提供さ
れる。According to the present invention, in a microprocessor having a function of inserting an idle clock between the end of an input/output bus cycle and the start of the next input/output bus cycle, the recovery time is A control terminal, a counter, and bus cycle control means for inhibiting the start of the next input/output bus cycle while the counter is counting, and when the recovery time control terminal is inactive, the counter The start of the input/output bus cycle is postponed until a predetermined value is counted, and if the recovery time control terminal is in an active state, the start of the input/output bus cycle is not postponed. An input/output bus cycle control scheme is provided.
作用
本発明に係る入出力バス・サイクル制御方式においては
、入出力バス・サイクルの終了から次の入出力バス・サ
イクルの開始までの間にアイドル・クロックを挿入する
機能を有するマイクロプロセッサにおいて、外部端子に
よってアイドル・クロック挿入の可否を制御できる、と
いう点にその主要な特徴がある。In the input/output bus cycle control method according to the present invention, in a microprocessor having a function of inserting an idle clock between the end of an input/output bus cycle and the start of the next input/output bus cycle, an external Its main feature is that whether or not to insert an idle clock can be controlled by the terminal.
即ち、このような制御方式によれば、アイドル・クロッ
クの不要な周辺機器にアクセスする場合は、アイドル・
クロックの挿入をせずに済ませることができ、無駄な回
復時間を費やすことがない。In other words, according to this control method, when accessing a peripheral device that does not require an idle clock,
This eliminates the need to insert a clock, eliminating unnecessary recovery time.
従って、システムの効率的な利用を果たすこ止ができる
。Therefore, efficient use of the system can be prevented.
以下、図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。Hereinafter, the present invention will be described in more detail with reference to the drawings, but the following disclosure is only one embodiment of the present invention, and does not limit the technical scope of the present invention in any way.
実施例１
第１図は、本発明に係る入出力バス・サイクル制御方式
を実施し得るシステムの構成例を示すブロック図である
。Embodiment 1 FIG. 1 is a block diagram showing an example of the configuration of a system that can implement the input/output bus cycle control method according to the present invention.
同図に示すように、このシステムは、マイクロプロセッ
サ１００と、回復時間制御端子１０３を介してこのマイ
クロプロセッサ１００と接続された周辺装置ｌｏｔを含
む周辺装置群（不図示）とから構成されている。尚、こ
の周辺装置群は、チップセレクト信号１０２を介して接
続されている。As shown in the figure, this system is composed of a microprocessor 100 and a peripheral device group (not shown) including a peripheral device lot connected to the microprocessor 100 via a recovery time control terminal 103. . Note that this peripheral device group is connected via a chip select signal 102.
ここで、マイクロプロセッサ１００は、第３図に示した
マイクロプロセッサと基本的には同じ構成を有しており
、第３図と同じ構成要素には同じ参照番号を付しである
。Here, the microprocessor 100 basically has the same configuration as the microprocessor shown in FIG. 3, and the same components as in FIG. 3 are given the same reference numbers.
即ち、このマイクロプロセッサ１００は、バスサイクル
要求部３００、バスサイクル制御部３０１およびカウン
タ３０２を備えている。バスサイクル制御部３０１は、
メモリ・バス・サイクル要求信号線３０３および入出力
バス・サイクル要求信号線３０４を介してバスサイクル
要求部３００に接続されており、メモリ・バス・サイク
ル開始信号線３０６および入出力バス・サイクル開始信
号線３０７に信号を出力するように構成されている。ま
た、カウンタ３０２とは、カウンタのゼロ検出信号線３
０５および入出力バス・サイクル終了信号線３０８を介
して接続されている。尚、このマイクロプロセッサは、
ＲＥＡＤＹ信号線３０９ とクロック信号線３１０とを
備えている。That is, this microprocessor 100 includes a bus cycle request section 300, a bus cycle control section 301, and a counter 302. The bus cycle control unit 301
It is connected to the bus cycle request unit 300 via a memory bus cycle request signal line 303 and an input/output bus cycle request signal line 304, and is connected to a memory bus cycle start signal line 306 and an input/output bus cycle start signal. It is configured to output a signal on line 307. Further, the counter 302 refers to the zero detection signal line 3 of the counter.
05 and an input/output bus cycle end signal line 308. Furthermore, this microprocessor is
It includes a READY signal line 309 and a clock signal line 310.
このマイクロプロセッサ１００が、第３図に示したマイ
クロプロセンサと異なっている点は、回復時間制御端子
１０３を備えており、カウンタ３０２に対して回復時間
制御端子に人力された信号１０４を伝達する機能を有す
ることである。This microprocessor 100 is different from the microprocessor sensor shown in FIG. It is to have a function.
このマイクロプロセッサ１００の回復時間制御端子１０
３には周辺装置１０１に対するチップセレクト信号１０
２を人力し、周辺装置ｌ旧に対するアクセスでない場合
、即ち１０１に対するチップセレクト信号１０２が不活
性状態（“０”）ならば回復時間としてＴｉステートを
７クロツク分挿入する。Recovery time control terminal 10 of this microprocessor 100
3 is a chip select signal 10 for the peripheral device 101.
2, and if the access is not to the old peripheral device, that is, if the chip select signal 102 for 101 is inactive ("0"), the Ti state is inserted for seven clocks as a recovery time.
一方、周辺装置１０１に対するアクセスである場合には
回復時間を挿入せず、周辺装置１０１以外への入出力バ
ス・サイクルに対しては回復時間を挿入する。On the other hand, no recovery time is inserted when the access is to the peripheral device 101, and a recovery time is inserted for input/output bus cycles to other than the peripheral device 101.
第５図は、上述のように構成されたシステムにおける、
回復時間を挿入する場合のバスサイクルを説明するタイ
ミング・チャートである。FIG. 5 shows the system configured as described above.
7 is a timing chart illustrating a bus cycle when a recovery time is inserted.
前述のマイクロプロセッサ１００において、入力命令、
または出力命令が実行されると、入出力バス・サイクル
要求信号線３０４が“ｌ”になり、バス・サイクル制御
部３０１に対し、入出力バス・サイクルの起動を要求す
る。In the microprocessor 100 described above, an input instruction,
Alternatively, when an output command is executed, the input/output bus cycle request signal line 304 becomes "L", requesting the bus cycle control unit 301 to start an input/output bus cycle.
バス・サイクル制御部３０１ はバス・サイクルを起動
できる状態にあれば、入出力バス・サイクル開始信号線
３０７を“１”にして入出力バス・サイクルを起動する
。If the bus cycle control unit 301 is in a state where it can start the bus cycle, it sets the input/output bus cycle start signal line 307 to "1" to start the input/output bus cycle.
入出力バス・サイクルはＴ１、Ｔ２の２クロツクで完了
して、入出力バス・サイクル終了信号線３０８を“ｌ”
にする。ここでもし、ＲＥＡＤＹ信号線よりウェイト・
サイクルの挿入要求があれば、その分、入出力バス・サ
イクル終了信号線３０８は遅れて“１”になる。The I/O bus cycle is completed in two clocks, T1 and T2, and the I/O bus cycle end signal line 308 is set to "L".
Make it. Here, if there is a wait signal from the READY signal line,
If there is a cycle insertion request, the input/output bus cycle end signal line 308 becomes "1" with a corresponding delay.
次に、入出力バス・サイクル終了信号線３０８が“ｌ”
になって時点で、カウンタ３０２は信号線１０４をサン
プリングし、１０４が不活性状態（“０”）ならば、カ
ウンタはカウントを開始し、ゼロ検出信号線３０５は“
０”になる。ゼロ検出信号線３０５はバス・サイクル制
御部３０１に入力し、この信号線３０５が“０”の間は
入出力バス・サイクル要求信号線３０４をマスクし、入
出力バス・サイクルの起動を行わない。Next, the input/output bus cycle end signal line 308 goes “l”.
At the time when the counter 302 samples the signal line 104, and if the signal line 104 is inactive (“0”), the counter starts counting and the zero detection signal line 305 becomes “
The zero detection signal line 305 is input to the bus cycle control unit 301, and while this signal line 305 is “0”, the input/output bus cycle request signal line 304 is masked, and the input/output bus cycle does not start.
次に、カウンタがダウン・カウントを終了して再び“０
”になると、ゼロ検出信号線３０５が“１”となり、入
出力バス・サイクルの起動を許可する。Next, the counter finishes counting down and reaches “0” again.
”, the zero detection signal line 305 becomes “1”, permitting activation of the input/output bus cycle.
一方、第６図は、回復時間を挿入しない場合のバス・サ
イクルを説明するタイミング・チャートである。On the other hand, FIG. 6 is a timing chart illustrating a bus cycle when no recovery time is inserted.
同図に示すように、周辺装置１０１に対するチップセレ
クト信号１０２が活性状態（“ｌ”）である場合には、
カウンタ３０２はカウント動作を開始しない。このとき
ゼロ検出信号線３０５は“１”のままで入出力バス・サ
イクル要求信号線３０４をマスクすることなく、次の入
出力バス・サイクルの開始を許可する。As shown in the figure, when the chip select signal 102 for the peripheral device 101 is in the active state (“l”),
Counter 302 does not start counting. At this time, the zero detection signal line 305 remains at "1" to permit the start of the next input/output bus cycle without masking the input/output bus cycle request signal line 304.
実施例２
第２図は、本発明に係るバス・サイクル制御方式を実施
できるシステムの第２の構成例を示すブロック図である
。尚、実施例１においては、互いに異なる回復時間が要
求される複数の周辺機器へのバス・アクセスを制御した
。これに対して、本実施例は、同一の周辺装置に対して
も、書込みと読み出しのような異なるアクセス方法に対
して有効なバス・サイクル制御を実施するものである。Embodiment 2 FIG. 2 is a block diagram showing a second configuration example of a system that can implement the bus cycle control method according to the present invention. In the first embodiment, bus access to a plurality of peripheral devices requiring different recovery times was controlled. In contrast, this embodiment implements effective bus cycle control for different access methods, such as writing and reading, even for the same peripheral device.
第２図に示すシステムにおいて使用するマイクロプロセ
ッサ１００は、実施例１において第１図に示したマイク
ロプロセッサと同じ構成のものであり、その詳細な説明
は省略する。The microprocessor 100 used in the system shown in FIG. 2 has the same configuration as the microprocessor shown in FIG. 1 in the first embodiment, and detailed explanation thereof will be omitted.
周辺装置１０１は、基本的には実施例１において使用し
たものと同じであるが、マイクロプロセッサ１００とは
チップセレクト信号１０２の他に、読み出し要求線２０
０によっても接続されている。また、チップセレクト信
号１０２および読み出し要求線２００は、これらの信号
線上の信号を入力とする論理積素子２０１を介して回復
時間制御端子１０３に接続されている。The peripheral device 101 is basically the same as that used in the first embodiment, but the microprocessor 100 is connected to the read request line 20 in addition to the chip select signal 102.
Also connected by 0. Furthermore, the chip select signal 102 and the read request line 200 are connected to the recovery time control terminal 103 via an AND element 201 which receives the signals on these signal lines as input.
以上のように構成されたシステムでは、周辺装置ｌｏｔ
に対する読み出しアクセスである場合には回復時間を挿
入せず、周辺装置１０１に対する読み出しアクセス以外
の入出力バス・サイクルに対しては回復時間を挿入する
。以下、このシステムのこのような動作について説明す
る。In the system configured as above, a lot of peripheral devices
A recovery time is not inserted for a read access to the peripheral device 101, and a recovery time is inserted for an input/output bus cycle other than a read access to the peripheral device 101. The operation of this system will be explained below.
第７図は、第２図に示したシステムにおいて、回復時間
を挿入する場合のバス・アクセス制御を説明するタイミ
ング・チャートである。FIG. 7 is a timing chart illustrating bus access control when a recovery time is inserted in the system shown in FIG.
このシステムにおいて、人力命令または出力命令が実行
されると、入出力バス・サイクル要求信号線３０４が“
１”になり、バス・サイクル制御部３０１に対し、入出
力バス・サイクルの起動を要求する。In this system, when a human command or an output command is executed, the input/output bus cycle request signal line 304 is “
1'' and requests the bus cycle control unit 301 to start an input/output bus cycle.
バス・サイクル制御部３０１ はバス・サイクルを起動
できる状態にあれば、入出力バス・サイクル開始信号線
３０７を“１″にして入出力バス・サイクルを起動する
。入出力バス・サイクルは、第７図に示すように、ＴＩ
およびＴ２の２クロツクで完了して入出力バス・サイク
ル終了信号線３０８を“１″にする。If the bus cycle control unit 301 is in a state where it can start the bus cycle, it sets the input/output bus cycle start signal line 307 to "1" to start the input/output bus cycle. The input/output bus cycle is as shown in FIG.
The process is completed in two clocks of T2, and the input/output bus cycle end signal line 308 is set to "1".
ここで、ＲＥＡＤＹ信号線よりウェイト・サイクルの挿
入要求があれば、その公入出力バス・サイクル終了信号
線３０８は遅れて“ｌ”になる。次に入出力バス・サイ
クル終了信号線３０８が“１″になった時点で、カウン
タ３０２は信号線１０４をサンプリングし、１０４が不
活性状態（“０”）ならば、カウンタはカウントを開始
し、ゼロ検出信号線３０５は“０”になる。Here, if there is a wait cycle insertion request from the READY signal line, the public input/output bus cycle end signal line 308 becomes "L" with a delay. Next, when the input/output bus cycle end signal line 308 becomes "1", the counter 302 samples the signal line 104, and if 104 is inactive ("0"), the counter starts counting. , the zero detection signal line 305 becomes "0".
ゼロ検出信号線３０５はバス・サイクル制御部３０１に
入力し、この信号線３０５が“０”の間は入出力バス・
サイクル要求信号線３０４をマスクし、入出力バス・サ
イクルの起動を行わない。次に、カウンタがダウン・カ
ウントを終了して再び“０′″になると、ゼロ検出信号
線３０５が“１″となり、入出力バス・サイクルの起動
を許可する。The zero detection signal line 305 is input to the bus cycle control unit 301, and while this signal line 305 is “0”, the input/output bus
The cycle request signal line 304 is masked and no input/output bus cycle is activated. Next, when the counter finishes counting down and becomes "0'" again, the zero detection signal line 305 becomes "1", permitting activation of the input/output bus cycle.
回復時間制御端子１０３には周辺装置１０１ に対する
チップセレクト信号１０２と読み出し要求線２００の論
理積を人力し、１０１に対する読み出しアクセスでない
場合、即ち１０１に対するチップセレクト信号１０２が
不活性状態（“０”）か、あるいは、１０１に対する読
み出し要求線２００が不活性状態（“０”）ならば回復
時間としてＴＩステートを７クロツク分挿入する。A logical product of the chip select signal 102 for the peripheral device 101 and the read request line 200 is input to the recovery time control terminal 103, and when there is no read access to the peripheral device 101, that is, the chip select signal 102 for the peripheral device 101 is in an inactive state (“0”). Alternatively, if the read request line 200 for 101 is inactive ("0"), the TI state is inserted for seven clocks as a recovery time.
第８図は、第２図に示したシステムにおいて、回復時間
を挿入しない場合のバス・アクセス制御を説明するタイ
ミング・チャートである。FIG. 8 is a timing chart illustrating bus access control when no recovery time is inserted in the system shown in FIG.
同図に示すように、周辺装置１０１に対するチップセレ
クト信号１０２が活性状態（“ｌ”）であり、且つ、周
辺装置１０１ に対する読み出し要求線２００が活性状
態（“１”）の場合、即ち周辺装置１０１に対する読み
出しアクセスである場合には、カウンタ３０２はカウン
ト動作を開始しない。As shown in the figure, when the chip select signal 102 for the peripheral device 101 is in the active state (“l”) and the read request line 200 for the peripheral device 101 is in the active state (“1”), that is, the peripheral device If it is a read access to 101, counter 302 does not start counting.
このときゼロ検出信号線３０５は“１”のままで入出力
バス・サイクル要求信号線３０４をマスクすることなく
。次の入出力バス・サイクルの開始を許可する。At this time, the zero detection signal line 305 remains at "1" without masking the input/output bus cycle request signal line 304. Allows the start of the next I/O bus cycle.
発明の効果
以上詳細に説明したように、本発明のバス・サイクル制
御方式によれば、特定の周辺装置に対してアイドル・ク
ロックの挿入を禁止したい場合や、バス・サイクルの種
類によってアイドル・クロックの挿入を禁止したい場合
に、外部端子から制御信号を人力して使用するコンピュ
ータ・システムに応じたアイドル・クロックの挿入を制
御することができる。従って、無駄なアイドル・クロッ
クの挿入を防止でき、システムの性能を向上させること
ができる。Effects of the Invention As explained in detail above, the bus cycle control method of the present invention can be used when it is desired to prohibit the insertion of an idle clock to a specific peripheral device, or when it is desired to inhibit idle clock insertion depending on the type of bus cycle. When it is desired to prohibit the insertion of an idle clock, it is possible to control the insertion of an idle clock according to the computer system used by manually inputting a control signal from an external terminal. Therefore, unnecessary insertion of idle clocks can be prevented, and system performance can be improved.
特に、人出カプロセッサなど、入出力専用のプロセッサ
として使用する場合には、入出力命令の使用頻度が高く
、より効果的がある。In particular, when used as an input/output-only processor such as a turnout processor, input/output instructions are used frequently and are more effective.
第１図は、本発明に係るバス・サイクル制御方式を実施
し得るシステムの構成例を示す図であり、第２図は、本
発明に係るバス・サイクル制御方式を実施し得るシステ
ムの他の構成例を示す図であり、
第３図は、従来のバス・サイクル制御方式によるシステ
ムの構成を示す図であり、
第４図は、第３図に示したマイクロプロセッサの動作を
説明するタイミングチャートであり、第５図および第６
図は、第１図に示したシステムの動作を説明するタイミ
ングチャートであり、第７図および第８図は、第２図に
示したシステムの動作を説明するタイミングチャートで
ある。
〔主な参照番号〕
３００ ・・バス・サイクル要求部
３０１ ・・バス・サイクル制御部
３０２ ・・ダウン・カウンタ
３０３ ・・メモリ・バス・サイクル要求信号線３０
４ ・・入出力バス・サイクル要求信号線３０５
・・ゼロ検出信号線
３０６ ・・メモリ・バス・サイクル開始信号線３０
７ ・・入出力バス・サイクル開始信号線３０８
・・入出力バス・サイクル終了信号線３０９ ・・Ｒ
ＥＡＤＹ信号線
３１０ ・・クロック
１００ ・・本発明のマイクロプロセッサ１０１
・・周辺装置
１０２ ・・周辺装置１０１ に対するチップセレク
タ１０３ ・・回復時間制御端子
１０４ ・・回復時間制御信号線
２００ ・・周辺装置１０１に対する読み出し信号２
０１ ・・論理積素子FIG. 1 is a diagram showing a configuration example of a system capable of implementing the bus cycle control method according to the present invention, and FIG. 2 is a diagram showing a configuration example of a system capable of implementing the bus cycle control method according to the present invention. 3 is a diagram showing a configuration example of a system using a conventional bus cycle control method; FIG. 4 is a timing chart illustrating the operation of the microprocessor shown in FIG. 3; FIG. , and Figures 5 and 6
1 is a timing chart explaining the operation of the system shown in FIG. 1, and FIGS. 7 and 8 are timing charts explaining the operation of the system shown in FIG. 2. [Main reference numbers] 300...Bus cycle request unit 301...Bus cycle control unit 302...Down counter 303...Memory bus cycle request signal line 30
4...I/O bus cycle request signal line 305
...Zero detection signal line 306 ...Memory bus cycle start signal line 30
7...I/O bus cycle start signal line 308
...I/O bus cycle end signal line 309...R
EADY signal line 310...Clock 100...Microprocessor 101 of the present invention
... Peripheral device 102 ... Chip selector 103 for peripheral device 101 ... Recovery time control terminal 104 ... Recovery time control signal line 200 ... Read signal 2 for peripheral device 101
01...Logic product element
Claims (1)
クルの開始までの間にアイドル・クロックを挿入する機
能を有するマイクロプロセッサにおいて、 回復時間制御端子と、カウンタと、該カウンタがカウン
ト動作中は次の入出力バス・サイクルの開始を禁止する
バス・サイクル制御手段とを備え、該回復時間制御端子
が不活性状態ならば、該カウンタが所定の値をカウント
するまで入出力バス・サイクルの開始を延期し、該回復
時間制御端子が活性状態ならば、入出力バス・サイクル
の開始を延期しないように構成されていることを特徴と
する入出力バス・サイクル制御方式。[Scope of Claim] A microprocessor having a function of inserting an idle clock between the end of an input/output bus cycle and the start of the next input/output bus cycle, comprising a recovery time control terminal, a counter, and a counter. and bus cycle control means for inhibiting the start of the next input/output bus cycle while the counter is counting, and if the recovery time control terminal is inactive, the input/output bus cycle is inhibited until the counter counts a predetermined value. An input/output bus cycle control method, characterized in that the start of the output bus cycle is postponed, and if the recovery time control terminal is in an active state, the start of the input/output bus cycle is not postponed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13226889A JPH02310661A (en) | 1989-05-25 | 1989-05-25 | Input/output bus cycle control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13226889A JPH02310661A (en) | 1989-05-25 | 1989-05-25 | Input/output bus cycle control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02310661A true JPH02310661A (en) | 1990-12-26 |
Family
ID=15077311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13226889A Pending JPH02310661A (en) | 1989-05-25 | 1989-05-25 | Input/output bus cycle control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02310661A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0830551A (en) * | 1994-07-15 | 1996-02-02 | Nec Corp | Wait control system |
-
1989
- 1989-05-25 JP JP13226889A patent/JPH02310661A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0830551A (en) * | 1994-07-15 | 1996-02-02 | Nec Corp | Wait control system |
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