JPH02303206A - High frequency power amplifier - Google Patents
High frequency power amplifierInfo
- Publication number
- JPH02303206A JPH02303206A JP12502489A JP12502489A JPH02303206A JP H02303206 A JPH02303206 A JP H02303206A JP 12502489 A JP12502489 A JP 12502489A JP 12502489 A JP12502489 A JP 12502489A JP H02303206 A JPH02303206 A JP H02303206A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- impedance matching
- thin film
- high frequency
- film resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 claims abstract description 14
- 230000009977 dual effect Effects 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 19
- 230000005669 field effect Effects 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Microwave Amplifiers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高周波電力増幅器に関し、特にデュアルゲート
電界効果トランジスタを用いた高周波電力増幅器に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a high frequency power amplifier, and particularly to a high frequency power amplifier using dual gate field effect transistors.
従来、この種の高周波電力増幅器は、デュアルゲート型
電界効果トランジスタ（以下Ｄ−ＦＥＴという）と、そ
の入出力に接続された誘電体基板上に構成されたインピ
ーダンス整合回路及びバイアス電圧供給回路とから成っ
ていた。又、かかる高周波電力増幅器はアイソレータを
介して多段接続されていた。Conventionally, this type of high-frequency power amplifier consists of a dual-gate field effect transistor (hereinafter referred to as D-FET), an impedance matching circuit and a bias voltage supply circuit configured on a dielectric substrate connected to its input and output. It was done. Furthermore, such high frequency power amplifiers are connected in multiple stages through isolators.
上述した従来の高周波電力増幅器におい１；Ｄ−ＦＥＴ
をソース接地及び第２ゲート高周波的接地で使用した場
合、ドレイン側からＤ−ＦＥＴを見込む高周波における
電圧反射係数はｌに近いか又は１を越え、安定係数（Ｋ
−ｆａｃｔｏｒ）は１より小さくなるので入出力で同時
にインピーダンス整合をとる事ができない欠点がある。In the conventional high frequency power amplifier described above, 1: D-FET
When using the D-FET with the source grounded and the second gate high-frequency grounded, the voltage reflection coefficient at high frequencies looking into the D-FET from the drain side is close to l or exceeds 1, and the stability coefficient (K
-factor) is smaller than 1, so there is a drawback that impedance matching cannot be achieved simultaneously at input and output.
第４図を参照してこの現象について説明する。This phenomenon will be explained with reference to FIG.
第４図はＤ−ＦＥＴを２つの単一ゲート電界効果トラン
ジスタ（以下ＦＥＴと呼ぶ）によって等測的に書き表わ
したものである。第２ゲート１０２を含むＦＥＴはソー
スが高周波的に接地されていないために、ドレイン１０
３からの入力信号に対し第２ゲート１０２と第２ゲート
１０２を含むＦＥＴのソースとの間に電位差が発生し、
その相互コンダクタンスによりドレインに出力電力信号
を生じる。即ち、Ｄ−ＦＥＴのドレイン側に反射利得を
生じやすくなる。FIG. 4 is an isometric representation of a D-FET as two single gate field effect transistors (hereinafter referred to as FETs). Since the source of the FET including the second gate 102 is not grounded at high frequency, the drain 10
3, a potential difference occurs between the second gate 102 and the source of the FET including the second gate 102,
Its transconductance produces an output power signal at the drain. That is, reflection gain is likely to occur on the drain side of the D-FET.
かかる従来の高周波電力増幅器を、直接、多段縦続接続
した場合、前段の高周波電力増幅器の出力インピーダン
スと次段の高周波電力増幅器の入力インピーダンスとで
複素共役整合がとれる周波数において、この多段縦続接
続された高周波電力増幅器の入力端子又は出力端子には
反射利得を生じてしまう欠点があり、入力端子又は出力
端子に反射利得を生じるのを回避するためには段間にア
イソレータを挿入せねばならない欠点がある。When such conventional high-frequency power amplifiers are directly connected in multi-stage cascade, the output impedance of the previous-stage high-frequency power amplifier and the input impedance of the next-stage high-frequency power amplifier achieve complex conjugate matching. The input terminal or output terminal of a high-frequency power amplifier has the disadvantage that reflection gain occurs, and in order to avoid reflection gain occurring at the input terminal or output terminal, an isolator must be inserted between stages. .
第１の発明の高周波電力増幅器は、第１の誘電体基板上
に形成したマイクロストリップからなる入力インピーダ
ンス整合回路と、この入力インピーダンス整合回路に第
１ゲートを接続し第２ゲート及びソースを接地したデュ
アルゲート型電界効果トランジスタと、このデュアルゲ
ート型電界効果トランジスタのドレインに一端を接続し
前記第１の誘電体基板とは必ずしも一体ではない第２の
誘電体基板上に形成した薄膜抵抗と、この薄膜抵抗の他
端に接続し前記第２の誘電体基板上に形成したマイクロ
ストリップからなる出力インピーダンス整合回路とを備
えて構成される。The high frequency power amplifier of the first invention includes an input impedance matching circuit made of microstrips formed on a first dielectric substrate, a first gate connected to the input impedance matching circuit, and a second gate and a source grounded. a dual gate field effect transistor; a thin film resistor formed on a second dielectric substrate having one end connected to the drain of the dual gate field effect transistor and not necessarily integral with the first dielectric substrate; and an output impedance matching circuit formed of a microstrip connected to the other end of the thin film resistor and formed on the second dielectric substrate.
第２の発明の高周波電力増幅器は、第１の発明の高周波
電力増幅器を複数個縦続に接続し、接続点における第１
及び第２の誘電体基板を一体にして構成される。The high-frequency power amplifier of the second invention has a plurality of high-frequency power amplifiers of the first invention connected in cascade, and a first one at the connection point.
and a second dielectric substrate are integrated.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は第１の発明の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the first invention.
Ｄ−ＦＥＴ１のソース１０４は接地され、第２ゲート１
０２はコンデンサ５により高周波的に接地される。第２
ゲート１０２０制御電圧印加のための、端子１４は高イ
ンピーダンス線路１１を介し第２ゲート１０２に接続さ
れる。第２ゲートの電圧による増幅特性の制御が不要な
場合は、端子１４及び高インピーダンス線路１１は省か
れる。The source 104 of D-FET1 is grounded, and the second gate 1
02 is grounded by a capacitor 5 at high frequency. Second
A terminal 14 for applying a control voltage to the gate 1020 is connected to the second gate 102 via a high impedance line 11. If it is not necessary to control the amplification characteristics by the voltage of the second gate, the terminal 14 and the high impedance line 11 are omitted.
Ｄ−ＦＥＴ１の第１ゲート１０１は、誘電体基板１６上
に形成されたマイクロストリップからなるインピーダン
ス整合回路３及び直流電圧阻止の為のコンデンサ６を介
して、高周波信号入力端子８に接続される。A first gate 101 of the D-FET 1 is connected to a high frequency signal input terminal 8 via an impedance matching circuit 3 formed on a dielectric substrate 16 and consisting of a microstrip, and a capacitor 6 for blocking DC voltage.
Ｄ−ＦＥＴｌのドレイン１０３は、誘電体基板１７上の
薄膜抵抗２、同じく誘電体基板１７上のマイクロストリ
ップからなるインピーダンス整合回路４及び直流電圧阻
止の為のコンデンサ７を介し、高周波信号出力端子９へ
接続される。高インピーダンス線路ｌＯ及び１２は、そ
れぞれ、第１ゲート１０１及びドレイン１０３へ端子１
３及び１５から直流バイアス電圧を供給するために配さ
れる。The drain 103 of the D-FET1 is connected to a high frequency signal output terminal 9 via a thin film resistor 2 on a dielectric substrate 17, an impedance matching circuit 4 made of a microstrip also on the dielectric substrate 17, and a capacitor 7 for blocking DC voltage. connected to. High impedance lines lO and 12 are connected to terminal 1 to first gate 101 and drain 103, respectively.
3 and 15 to supply a DC bias voltage.
第１ゲー）１０１から薄膜抵抗２とインピーダンス整合
回路４との接続点までの区間の安定係数と薄膜抵抗２の
抵抗値との関係を第２図に示す。FIG. 2 shows the relationship between the stability coefficient and the resistance value of the thin film resistor 2 in the section from the first gate 101 to the connection point between the thin film resistor 2 and the impedance matching circuit 4.
但し、第２図はＤ−ＦＥＴＩのゲート幅が２８０μｍ、
ゲート長が０，３μｍであり、周波数が１４ＧＨｚの場
合のものである。この場合、薄膜抵抗２の抵抗値を約７
Ω以上に設定すれば、安定係数はｌを越え、インピーダ
ンス整合回路３，４によって入出力同時にインピーダン
ス整合をとることができる。However, in Figure 2, the gate width of D-FETI is 280 μm,
The gate length is 0.3 μm and the frequency is 14 GHz. In this case, the resistance value of thin film resistor 2 is set to about 7
If it is set to Ω or more, the stability coefficient exceeds l, and the impedance matching circuits 3 and 4 can perform impedance matching for input and output simultaneously.
第１図に示す実施例は、以上説明したように入出力同時
にインピーダンス整合をとることができるので、段間に
アイ、ソレータを用いることなく多段接続することがで
きる。In the embodiment shown in FIG. 1, impedance matching can be performed simultaneously for input and output as described above, so that multi-stage connection can be performed without using an eye or a isolator between stages.
第３図は第２の発明の一実施例のブロック図である。FIG. 3 is a block diagram of an embodiment of the second invention.
第３図に示す実施例は、第１図に示す実施例と同様に構
成した２つの高周波増幅回路を縦続接続し、前段におけ
るＤ−ＦＥＴ１の出力インピーダンス整合回路４と次段
におけるＤ−ＦＥＴ２１の入力インピーダンス整合回路
２３とを同一の誘電体基板１８上に構成した例である。The embodiment shown in FIG. 3 connects two high-frequency amplifier circuits configured in the same way as the embodiment shown in FIG. This is an example in which the input impedance matching circuit 23 and the input impedance matching circuit 23 are configured on the same dielectric substrate 18.
第２図に示す実施例は、第１図に示す実施例をそのまま
２つ縦続接続するのと比較して、誘電体基板の使用数を
減らすことができる。The embodiment shown in FIG. 2 can reduce the number of dielectric substrates used compared to cascading two of the embodiments shown in FIG.
以上説明したように第１の発明は、Ｄ−ＦＥＴのドレイ
ンに直列に薄膜抵抗を挿入することにより増幅器として
の安定係数を改善し、増幅しようとする周波数で入出力
同時にインピーダンス整合をとることができ、アイソレ
ークなしで多段接続できる効果がある。As explained above, the first invention improves the stability coefficient of the amplifier by inserting a thin film resistor in series with the drain of the D-FET, and makes it possible to simultaneously match the input and output impedances at the frequency to be amplified. This has the effect of allowing multi-stage connections without isolating.
又、第２の発明は、第１の発明の高周波電力増幅器を多
段接続する際、各段間で前段の出力インピーダンス整合
回路と次段の入力インピーダンス整合回路とを同一誘電
体基板上に形成することにより、誘電体基板の使用数を
減らして部品費用及び組立費用を低減できる効果がある
。Further, the second invention provides that when the high-frequency power amplifier of the first invention is connected in multiple stages, the output impedance matching circuit of the previous stage and the input impedance matching circuit of the next stage are formed on the same dielectric substrate between each stage. This has the effect of reducing the number of dielectric substrates used and reducing component costs and assembly costs.
第１図は第１の発明の一実施例のブロック図、第２図は
第１図におけるデュアルゲート電界効果トランジスタｌ
のドレインに縦続接続された薄膜抵抗２の抵抗値と安定
係数との関係を示す図、第３図は第２の発明の一実施例
のブロック図、第４図はデュアルゲート電界効果トラン
ジスタの等価回路を示す図である。
ｌ、２１・・・・・・デュアルゲート電界効果トランジ
スタ、２，２２・・・・・・薄膜抵抗、３，４，２３゜
２４・・・・・・インピーダンス整合回路、５，６，７
゜２５．２７・・・・・・コンデンサ、８・・・・・・
高周波信号入力端子、９・・・・・・高周波信号出力端
子、１０，１１゜１２．３０，３１．３２・・・・・・
高インピーダンス線路、１３，１４，１５，３３，３４
，３５・・・・・・直流バイアス電圧供給端子、１６〜
１９・・・・・・誘電体基板、１０１・・・・・・第１
ゲート、１０２・・・・・・第２ゲート、１０３・・・
・・・ドレイン、１０４・・・・・・ソース。
代理人 弁理士 内 原 晋
第 ７ ｉゴ
第 ２ 防FIG. 1 is a block diagram of an embodiment of the first invention, and FIG. 2 is a dual-gate field effect transistor shown in FIG.
Figure 3 is a block diagram of an embodiment of the second invention, and Figure 4 is an equivalent diagram of a dual-gate field effect transistor. It is a diagram showing a circuit. l, 21...Dual gate field effect transistor, 2,22...Thin film resistor, 3,4,23゜24...Impedance matching circuit, 5,6,7
゜25.27... Capacitor, 8...
High frequency signal input terminal, 9... High frequency signal output terminal, 10, 11° 12.30, 31.32...
High impedance line, 13, 14, 15, 33, 34
, 35...DC bias voltage supply terminal, 16~
19...dielectric substrate, 101...first
Gate, 102...Second gate, 103...
...Drain, 104...Source. Agent: Patent Attorney Susumu Uchihara 7th IGO 2nd Defense
Claims (2)
プからなる入力インピーダンス整合回路と、この入力イ
ンピーダンス整合回路に第１ゲートを接続し第２ゲート
及びソースを接地したデュアルゲート型電界効果トラン
ジスタと、このデュアルゲート型電界効果トランジスタ
のドレインに一端を接続し前記第１の誘電体基板とは必
ずしも一体ではない第２の誘電体基板上に形成した薄膜
抵抗と、この薄膜抵抗の他端に接続し前記第２の誘電体
基板上に形成したマイクロストリップからなる出力イン
ピーダンス整合回路とを備えたことを特徴とする高周波
電力増幅器。(1) An input impedance matching circuit made of microstrips formed on a first dielectric substrate, and a dual gate field effect transistor in which the first gate is connected to the input impedance matching circuit and the second gate and source are grounded. , a thin film resistor having one end connected to the drain of the dual gate field effect transistor and formed on a second dielectric substrate which is not necessarily integral with the first dielectric substrate; and a thin film resistor connected to the other end of the thin film resistor. and an output impedance matching circuit made of microstrips formed on the second dielectric substrate.
接続し、接続点における請求項１記載の第１及び第２の
誘電体基板を一体にしたことを特徴とする高周波電力増
幅器。(2) A high frequency power amplifier characterized in that a plurality of the high frequency power amplifiers according to claim 1 are connected in series, and the first and second dielectric substrates according to claim 1 are integrated at the connection point.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12502489A JPH02303206A (en) | 1989-05-17 | 1989-05-17 | High frequency power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12502489A JPH02303206A (en) | 1989-05-17 | 1989-05-17 | High frequency power amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02303206A true JPH02303206A (en) | 1990-12-17 |
| JPH0556041B2 JPH0556041B2 (en) | 1993-08-18 |
Family
ID=14899967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12502489A Granted JPH02303206A (en) | 1989-05-17 | 1989-05-17 | High frequency power amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02303206A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610564A2 (en) * | 1993-01-26 | 1994-08-17 | Sumitomo Electric Industries, Ltd. | Dual gate fet and circuits using dual gate fet |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS611104A (en) * | 1984-06-14 | 1986-01-07 | Matsushita Electric Ind Co Ltd | Multi-stage amplifier comprising monolithic integrated circuit |
| JPS61167205A (en) * | 1985-01-18 | 1986-07-28 | Matsushita Electronics Corp | Semiconductor device |
| JPH0195602A (en) * | 1987-10-08 | 1989-04-13 | Nec Corp | Module formed into chip |
-
1989
- 1989-05-17 JP JP12502489A patent/JPH02303206A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS611104A (en) * | 1984-06-14 | 1986-01-07 | Matsushita Electric Ind Co Ltd | Multi-stage amplifier comprising monolithic integrated circuit |
| JPS61167205A (en) * | 1985-01-18 | 1986-07-28 | Matsushita Electronics Corp | Semiconductor device |
| JPH0195602A (en) * | 1987-10-08 | 1989-04-13 | Nec Corp | Module formed into chip |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610564A2 (en) * | 1993-01-26 | 1994-08-17 | Sumitomo Electric Industries, Ltd. | Dual gate fet and circuits using dual gate fet |
| EP0610564A3 (en) * | 1993-01-26 | 1995-01-25 | Sumitomo Electric Industries | Dual gate fet and circuits using dual gate fet. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556041B2 (en) | 1993-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5361038A (en) | Active load applications for distributed circuits | |
| US5986518A (en) | Distributed MMIC active quadrature hybrid and method for providing in-phase and quadrature-phase signals | |
| JPH11195939A (en) | Hemt-hbt cascode distributed amplifier | |
| JPS63253708A (en) | Microwave power synthesizing fet amplifier | |
| JP3515811B2 (en) | Impedance matching circuit | |
| KR100474567B1 (en) | Microwave Power Amplifier | |
| US5012203A (en) | Distributed amplifier with attenuation compensation | |
| US5168242A (en) | Active-type broadband power divider | |
| JPH04233312A (en) | Microwave active filter circuit | |
| JPH03250807A (en) | Power synthesis type multi-stage amplifier | |
| JPH02303206A (en) | High frequency power amplifier | |
| US7142052B2 (en) | Travelling wave amplifiers | |
| US4853564A (en) | GaAs monolithic true logarithmic amplifier | |
| Baree et al. | Analysis and design of multi-octave MMIC active baluns using a distributed amplifier gate line termination technique | |
| JP3886642B2 (en) | High frequency gain variable amplifier circuit | |
| JP2841724B2 (en) | Semiconductor device | |
| JP2701572B2 (en) | Low noise amplifier | |
| JPH06188611A (en) | Microwave signal distributing circuit | |
| JPH0562844B2 (en) | ||
| JPH06276038A (en) | High frequency low noise amplifier | |
| WO2021240784A1 (en) | Amplification circuit | |
| KR100375678B1 (en) | Matrix distributed amplifier having higher gain-bandwith-product | |
| JPH01205458A (en) | Monolithic microwave integrated circuit | |
| JPS63185211A (en) | Monolithic microwave amplifier | |
| JP2594624B2 (en) | Distributed amplifier |