JPH0229826A - Information processor - Google Patents

Abstract

PURPOSE:To reduce the quantity of hardwares by controlling a pipeline in accordance with priority to be varied correspondingly to instruction decoding information outputted from a preceding control part at the time of detecting the competition of updating request outputted from plural stages of a pipeline. CONSTITUTION:When a competition detecting part 9 detects the competition of updating requests outputted from plural stages (an operation part and the preceding control part), a register group 1 is updated by updating request data for a register to be indexed by the succeeding instruction by controlling selecting circuits 12 to 14 in accordance with the priority to be varied correspondingly to the instruction decoding information outputted from the preceding control part. At that time, an updating request to be waited at its updating is receded in a receding buffer 6, and when new updating requests are not outputted from the plural stages, the control circuit 12 is controlled and the register group 1 is updated by the updating request receded in the buffer 6. Since only one register group in the preceding control part is used, the quantity of hardwares can be reduced.

Description

【発明の詳細な説明】 挾ｊυＬ野 本発明は情報処理装置に関し、特にパイプライン方式の
情報処理装置内の先行制御部で使用されるレジスタ群の
更新方法に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information processing device, and more particularly to a method for updating a register group used in a preceding control section in a pipelined information processing device.

良米玖通 従来、この種の情報処理装置においては、第２図に示す
ように、２組のレジスタ群２１．２２が準備され、演算
部更新専用のレジスタ群２１には図示せぬ演算部で生成
された更新データが信号線１０９、ＩＯ２とレジスタ５
とを介して登録され、先行制御部更新専用のレジスタ群
２２には先行制御部で生成される更新データ、すなわち
アドレスアダー７からの出力データが信号線１０８を介
して登録されている。Conventionally, in this type of information processing device, two sets of register groups 21 and 22 are prepared, as shown in FIG. The update data generated in the signal line 109, IO2 and register 5
The update data generated by the advance control section, that is, the output data from the address adder 7, is registered through the signal line 108 in the register group 22 dedicated to update of the advance control section.

ここで、レジスタ群２１．２２は夫々先行制御部でアド
レス生成などに使用される専用レジスタ・汎用レジスタ
群で、レジスタ３，４から信号線１０２．１０３を介し
て送られてくるアドレスにより２続出し同時可能なもの
である、 また、制御部２３にはレジスタ群２１．２２のワードを
キー情報として排他的に登録される最新更新登録指示テ
ーブルが設けられ、たとえばレジスタ群２２のワード０
にデータが登録されるときには、この最新更新登録指示
テーブルにおいてレジスタ群２２のワード０に対応する
レジスタ群２１のワード０の情報がオフになるように登
録制御されている。よって、制御部２３において最新更
新登録指示テーブルを参照することにより、登録が最新
の更新データを識別することができる。Here, the register groups 21 and 22 are dedicated registers and general-purpose register groups used for address generation etc. in the advance control section, respectively, and two successive registers are generated by the addresses sent from registers 3 and 4 via signal lines 102 and 103. In addition, the control unit 23 is provided with a latest update registration instruction table in which the words of the register groups 21 and 22 are exclusively registered as key information.
When data is registered in the latest update registration instruction table, registration is controlled so that the information of word 0 of the register group 21 corresponding to word 0 of the register group 22 is turned off. Therefore, by referring to the latest update registration instruction table in the control unit 23, it is possible to identify the update data that has been most recently registered.

制御部２３では最新更新登録指示テーブルの参照により
登録が最新の更新データが識別されると、制御線１２５
を介して選択回路２４．２５を制御し、信号線１２１〜
１２４を介して入力されるレジスタ群２１．２２からの
レジスタ情報のうち一方が選択されてアドレスアダー７
に入力される。In the control unit 23, when the latest update data registered is identified by referring to the latest update registration instruction table, the control unit 23 outputs the control line 125.
The selection circuits 24 and 25 are controlled via the signal lines 121 to 25.
One of the register information from register groups 21 and 22 inputted via 124 is selected and sent to the address adder 7.
is input.

したがって、先行制御部では上記のような２組のレジス
タ群２１．２２から夫々対応するレジスタ情報が読出さ
れるが、それらのうち登録が新しいレジスタ情報が唯一
のレジスタ情報として選択回路２４．２５で選択され、
そのレジスタ情報がアドレスアダー７で使用されていた
。Therefore, in the advance control section, the corresponding register information is read out from the two sets of register groups 21.22 as described above, but among them, the register information that is newly registered is selected as the only register information by the selection circuit 24.25. selected,
The register information was used by the address adder 7.

このような従来の情報処理装置では、演算部で生成され
る更新データが登録されるレジスタ群２１と、先行制御
部で生成される更新データが登録されるレジスタ群２２
とが準備されているので、演算部および先行制御部各々
で生成される更新データによるレジスタ群２１．２２の
更新において競合が生じることは皆無であるが、ハード
ウェアを二重に投資する構造となっているため、ハード
ウェア量が増大するという欠点がある。In such a conventional information processing device, there are a register group 21 in which update data generated by the arithmetic unit is registered, and a register group 22 in which update data generated by the advance control unit is registered.
Since these are prepared, there is no conflict when updating the register groups 21 and 22 using update data generated by each of the arithmetic unit and advance control unit. This has the disadvantage that the amount of hardware increases.

え豆立旦尤 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、ハードウェア量を減少させることができ
、パイプラインの乱れを最少限に抑えて、高遠なアドレ
ス生成を可能とすることができる情報処理装置の提供を
目的とする。The present invention was made in order to eliminate the drawbacks of the conventional ones as described above, and it is possible to reduce the amount of hardware, minimize pipeline disturbance, and achieve high-speed address generation. The purpose of the present invention is to provide an information processing device that enables the following.

ｉ匪曵璽蕪 本発明による情報処理装置は、パイプライン方式の情報
処理装置であって、複数ステージにおいて生成された更
新データを格納するレジスタ群と、前記レジスタ群に対
する前記複数ステージからの更新要求の競合を検出する
検出手段と、前記検出手段により前記更新要求の競合が
検出されたとき、先行制御部からの命令解読情報に応じ
て可変される優先順位にしたがって前記レジスタ群の書
込み読出しを制御する第１の制御手段と、前記第１の制
御手段により更新待ちとされた更新要求を退避する退避
手段と、前記複数ステージから新たな更新要求がないと
きに前記退避手段に退避された更新要求により前記レジ
スタ群の更新を行うよう制御する第２の制御手段とを有
することを特徴とする。An information processing device according to the present invention is a pipeline type information processing device, and includes a register group that stores update data generated in a plurality of stages, and an update request for the register group from the plurality of stages. detection means for detecting a conflict between the update requests; and when the detection means detects a conflict between the update requests, writing and reading of the register group is controlled in accordance with a priority that is varied according to instruction decoding information from a preceding control unit. a first control means for saving an update request set as waiting for update by the first control means; and an update request saved in the saving means when there is no new update request from the plurality of stages. and second control means for controlling the register group to be updated by.

Ｋ隻更 次に、本発明の一実施例について図面を参照して説明す
る。Next, an embodiment of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例による情報処理装置
の先行制御部は、レジスタ群１と、レジスタ２〜５と、
退避バッファ６と、アドレスアダー７と、制御ブロック
８と、制御部１１と、選択回路１２〜１４とを含んで構
成されている。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In FIG.
It is configured to include a save buffer 6, an address adder 7, a control block 8, a control section 11, and selection circuits 12-14.

レジスタ群１にはレジスタ５および退避バッファ６から
各々信号線１０４，１０５を介して送られてくる書込み
アドレスおよびデータのうち一方が、制御線１１１を介
して行われる制御部１１からの制御により選択回路１２
で選択されて書込まれる。One of the write addresses and data sent from register 5 and save buffer 6 via signal lines 104 and 105 to register group 1 is selected under control from control unit 11 via control line 111. circuit 12
selected and written.

また、レジスタ群１から読出されたデータは信号線１０
６，１０７を介してアドレスアダー７に夫々送出される
。Furthermore, the data read from register group 1 is transmitted through signal line 10.
6 and 107 to the address adder 7, respectively.

ここで、レジスタ群１は先行制御部においてアドレス生
成などに使用される専用レジスタ・汎用レジスタ群で、
このレジスタ群１からの読出しはレジスタ３．４からの
信号線１０２，１０３で夫々独立に設定されるアドレス
により２読出し同時可能なものである。Here, register group 1 is a dedicated register/general-purpose register group used for address generation etc. in the advance control section.
Two readings from register group 1 can be performed simultaneously by addresses set independently on signal lines 102 and 103 from registers 3 and 4, respectively.

レジスタ２〜４には図示せぬ命令デコード部で生成され
た更新されるべきレジスタのレジスタ情報（レジスタア
ドレスおよび更新要求の発生タイミング）が夫々信号線
１００を介して入力され、そのレジスタ情報が各々保持
される。Register information (register address and update request generation timing) of the register to be updated, which is generated by an instruction decoding unit (not shown), is input to registers 2 to 4 via signal lines 100, respectively. Retained.

レジスタ２に保持されたレジスタ情報は信号線１０１を
介してアドレスアダー７に出力される。また、レジスタ
３．４に保持されたレジスタ情報は夫々信号線１０２，
１０３を介してレジスタ群１に出力される。Register information held in register 2 is output to address adder 7 via signal line 101. Further, the register information held in the registers 3 and 4 is stored in the signal lines 102 and 102, respectively.
It is output to register group 1 via 103.

レジスタ５および退避バッファ６には図示せぬ演算部か
らレジスタ群１への書込みアドレスおよびデータと、ア
ドレスアダー７の演算結果とのうち一方が、制御線１１
０を介して行われる制御部１０からの制御により夫々選
択回路１３．１４で選択されて入力される。In the register 5 and the save buffer 6, one of the write address and data from an arithmetic unit (not shown) to the register group 1 and the operation result of the address adder 7 is connected to the control line 11.
Under the control from the control section 10 via the control section 10, the signals are selected and input by the selection circuits 13 and 14, respectively.

また、レジスタ５および退避バッファ６に保持されたデ
ータは夫々信号線１０４，１０５を介してレジスタ群１
の選択回路１２に送出される。Further, the data held in the register 5 and the save buffer 6 are transferred to the register group 1 via signal lines 104 and 105, respectively.
is sent to the selection circuit 12.

アドレスアダー７にはレジスタ２からのレジスタ情報と
、レジスタ群１からのデータとが入力され、これらのデ
ータにより演算が行われる。その演算結果は信号１１１
０８を介して図示せぬアドレス変換部と、レジスタ５お
よび退避バッファ６各々の選択回路１３．１４と、制御
ブロック８とに夫々出力される。Register information from register 2 and data from register group 1 are input to address adder 7, and calculations are performed using these data. The calculation result is signal 111
08 to an address conversion section (not shown), selection circuits 13 and 14 of each of the register 5 and save buffer 6, and the control block 8, respectively.

制御ブロック８は先行制御部および演算部各々からレジ
スタ群１への更新要求の競合を検出する競合検出部９と
、選択回路１３．１４を制御することによりレジスタ５
および退避バッファ６への登録制御を行う制御部１０と
から構成されている。The control block 8 includes a conflict detection unit 9 that detects conflict between update requests from the advance control unit and the calculation unit to the register group 1, and select circuits 13 and 14 to update the register 5.
and a control section 10 that controls registration in the save buffer 6.

競合検出部９は信号線１００を介して入力される命令デ
コード部からのレジスタ情報と、信号ｆｔ１０９を介し
て入力される演算部からのデータと、信号線１０８を介
して入力されるアドレスアダー７からのデータとにより
先行制御部および演算部各々からの更新要求の競合を検
出する。The conflict detection section 9 receives register information from the instruction decoding section inputted via the signal line 100, data from the calculation section inputted via the signal ft109, and address adder 7 inputted via the signal line 108. A conflict between update requests from each of the preceding control unit and the calculation unit is detected using the data from the preceding control unit and the calculation unit.

制御部１０は競合検出部９の検出結果に応じてレジスタ
５および退避バッファ６各々の選択回路１３．１４を制
御線１１０により制御する。The control section 10 controls the selection circuits 13 and 14 of the register 5 and the save buffer 6 through a control line 110 according to the detection result of the conflict detection section 9.

制御部１１は信号線１１２を介して入力される制御部１
０からの制御情報に応じてレジスタ群１の選択回路１２
を制御線１１１を介して制御する。The control unit 11 receives input from the control unit 1 via a signal line 112.
Selection circuit 12 for register group 1 according to control information from 0
is controlled via a control line 111.

次に、本発明の一実施例においてメモリアクセスが実行
されたときの動作について説明する。Next, the operation when memory access is executed in one embodiment of the present invention will be described.

メモリアクセスを行う命令が取出されて、命令デコード
部で解読されると、メモリアドレスを生成するために命
令に記載されているペースレジスタ番号やインデックス
レジスタ番号、およびディスプレースメントが命令デコ
ード部から信号線１００を介してレジスタ２〜４に夫々
セットされる。When an instruction that accesses memory is fetched and decoded by the instruction decoding unit, the pace register number, index register number, and displacement written in the instruction to generate a memory address are sent from the instruction decoding unit to the signal line. 100 and are set in registers 2 to 4, respectively.

次サイクルにおいて、レジスタ群１からは信号線１０２
，１０３を介して入力されるレジスタ３，４からのアド
レスにより各々データが読出され、このデータが信号線
１０６．１０７を介してアドレスアダー７に夫々出力さ
れる。In the next cycle, from register group 1, signal line 102
, 103, data is read out from the registers 3 and 4, respectively, and this data is output to the address adder 7 via signal lines 106 and 107, respectively.

アドレスアダー７においては信号線１０１を介して入力
されるレジスタ２からのレジスタ情報と、信号線１０６
，１０７を介して入力されるレジスタ群１からのデータ
とが加算されてアドレス生成が実行され、生成されたア
ドレスは信号ｗ＆１０８を介してアドレス変換部に出力
されるとともに、レジスタ５および退避バッファ６各々
の選択回路１３，１４と、制御ブロック８とに出力され
る。In the address adder 7, the register information from the register 2 input via the signal line 101 and the register information input via the signal line 106
, 107 are added to the data from the register group 1, address generation is executed, and the generated address is output to the address conversion section via the signal w & 108, and is also added to the register 5 and the save buffer 6. It is output to each selection circuit 13, 14 and control block 8.

次に、本発明の一実施例において、命令の実行結果が確
定できるレジスタ間の転送命令が実行されたときの動作
について説明する。Next, in one embodiment of the present invention, the operation when a transfer instruction between registers for which the execution result of the instruction can be determined is executed will be described.

上記のような命令が取出されて命令デコード部で解読さ
れると、命令デコード部から信号線１００を介してレジ
スタ４にペースレジスタ番号が設定される。When the above-mentioned instruction is taken out and decoded by the instruction decoding section, a pace register number is set in the register 4 via the signal line 100 from the instruction decoding section.

次サイクルにおいて、レジスタ４に設定されたペースレ
ジスタ番号は信号線１０３を介してレジスタ群１に供給
され、レジスタ群１から該当する情報が読出されて信号
線１０６を介してアドレスアダー７に出力される。In the next cycle, the pace register number set in register 4 is supplied to register group 1 via signal line 103, and the corresponding information is read from register group 1 and output to address adder 7 via signal line 106. Ru.

このとき、レジスタ２からのレジスタ情報と、レジスタ
３からのレジスタ情報によりレジスタ群１から読出され
たデータとの無効化が計られ、それらのデータにはオー
ルＯが設定される。このため、信号線１０６を介して入
力されるレジスタ群１からの該当情報はアドレスアダー
７をスルーして信号線１０８にそのまま出力され、この
レジスタ群１からの該当情報は更新アドレスとともにレ
ジスタ５に保持される。At this time, the register information from register 2 and the register information from register 3 are used to invalidate the data read from register group 1, and all O's are set for these data. Therefore, the relevant information from register group 1 input via signal line 106 passes through address adder 7 and is output as is to signal line 108, and the relevant information from register group 1 is input to register 5 along with the update address. Retained.

次サイクルにおいて、レジスタ群１はレジスタ５に保持
された更新情報にしたがって更新される。In the next cycle, register group 1 is updated according to the update information held in register 5.

ここで、命令の実行結果が確定できるレジスタ間の転送
命令とは、たとえばレジスタ群１のワード０〜１５が汎
用レジスタ０〜１５で構成され、ワード１６〜２３がペ
ースレジスタＯ〜７で構成されているような場合に、「
汎用レジスタ５の内容をペースレジスタ３に転送する」
と定義されるような命令のことである。Here, a transfer instruction between registers for which the execution result of the instruction can be determined means, for example, that words 0 to 15 of register group 1 are made up of general-purpose registers 0 to 15, and words 16 to 23 are made up of pace registers O to 7. If you are
Transfer the contents of general-purpose register 5 to pace register 3.”
It is an instruction defined as

この場合には、レジスタ群１のワード５が読出されてレ
ジスタ群１のワード１９に格納されることとなる。この
動作としては、汎用レジスタ５に当る最新情報が選択さ
れてアドレスアダー７に入力され、アドレスアダー７で
この最新情報にＯが加算されてスルーが実行され、その
結果がレジスタ群１に戻される。In this case, word 5 of register group 1 will be read and stored in word 19 of register group 1. In this operation, the latest information corresponding to general-purpose register 5 is selected and input to address adder 7, O is added to this latest information in address adder 7, through is executed, and the result is returned to register group 1. .

次に、本発明の一実施例において、図示せぬメモリ上の
データをレジスタに導くロード命令が実行されるときに
は、演算部で生成された更新情報は信号線１０９を介し
てレジスタ５にセットされ、次サイクルでこのレジスタ
５にセットされた更新情報にしたがってレジスタ群１が
更新される。Next, in one embodiment of the present invention, when a load instruction that leads data on a memory (not shown) to a register is executed, the update information generated in the arithmetic unit is set in the register 5 via the signal line 109. , register group 1 is updated in accordance with the update information set in register 5 in the next cycle.

本発明の一実施例による情報処理装置では、パイプライ
ン方式が採用されているとともに、先行制御部にはレジ
スタ群が１ｆｆｉＬか設けられていないため、更新タイ
ミングにおいて先行制御部からの更新要求と、演算部か
らの更新要求とが競合することがある。In the information processing apparatus according to the embodiment of the present invention, a pipeline system is adopted, and the advance control section is not provided with register groups of 1ffiL, so that an update request from the advance control section is received at the update timing. Update requests from the calculation unit may conflict with each other.

以下、この競合が発生するような場合の動作について説
明する。尚、本発明の一実施例では先行制御部における
命令解読ステージの命令解読情報に基づいて、レジスタ
群１の更新処理の優先順位が可変される。The operation when this conflict occurs will be explained below. In one embodiment of the present invention, the priority order of update processing of the register group 1 is varied based on the instruction decoding information of the instruction decoding stage in the advance control section.

直前に先行制御部で実施された命令によりレジスタ群１
が更新される場合、信号線１０８上には更新要求データ
が存在する。このとき、同一タイミングで演算部からの
更新要求によりレジスタ群１の更新が発生すると、信号
線１０９上にも更新要求データが存在することになる。Register group 1 is set by the instruction executed by the preceding control unit immediately before.
is updated, update request data is present on the signal line 108. At this time, if register group 1 is updated by an update request from the arithmetic unit at the same timing, update request data will also exist on signal line 109.

信号線１００を介して入力される命令デコード部からの
更新されるべきレジスタのレジスタ情報により、制御部
１０がこの信号線１０８上に更新要求データが存在する
ことを知ると、制御部１０はこの情報を信号線１１２を
介して制御部１１に通知し、制御ｓ１１はこの情報を信
号線１１３を介して競合検出部９に伝達する。When the control unit 10 learns that update request data exists on this signal line 108 based on the register information of the register to be updated from the instruction decoding unit inputted via the signal line 100, the control unit 10 The information is notified to the control unit 11 via the signal line 112, and the control unit s11 transmits this information to the conflict detection unit 9 via the signal line 113.

競合検出部９においては制御部１１から信号線１０８上
に更新要求データが存在することが伝達されるとともに
、信号＄１１０９を介して演算部からの更新要求がある
ことが伝達されるため、更新要＊の競合が検出される。In the conflict detection unit 9, the control unit 11 notifies the existence of the update request data on the signal line 108, and also the fact that there is an update request from the calculation unit via the signal $1109, so the update is not performed. Required* conflict detected.

この更新要求の競合の検出は制御部１０に伝達される。The detection of this update request conflict is transmitted to the control unit 10.

この更新要求の競合が競合検出部９で検出されると、制
御部１０では信号線１０８，１０９を介して制御ブロッ
ク８に伝達される更新要求のレジスタの種別および番号
と、信号線１０Ｇにより制御ブロック８に伝達される次
命令で索引されるレジスタの種別および番号の命令解読
情報とに基づいて、次命令で索引対象となるレジスタに
間する更新要求情報が存在するか否かが調べられる。When this update request conflict is detected by the conflict detection unit 9, the control unit 10 determines the register type and number of the update request transmitted to the control block 8 via signal lines 108 and 109, and controls the update request via the signal line 10G. Based on the instruction decoding information of the type and number of the register to be indexed by the next instruction transmitted to block 8, it is checked whether update request information exists for the register to be indexed by the next instruction.

制御部１０で有効な更新要求情報が検出されると、制御
部１０は該情報をレジスタ５に登録すべく制御線１１０
により選択回路１３を制御する。このとき、この制御と
は排他的に選択回路１４は該情報に競合する競合情報が
遇°避バッファ６に退避されるように制御線１１Ｇを介
して制御部１０から制御される。When the control unit 10 detects valid update request information, the control unit 10 connects the control line 110 to register the information in the register 5.
The selection circuit 13 is controlled by. At this time, exclusive to this control, the selection circuit 14 is controlled by the control unit 10 via the control line 11G so that competing information that competes with the information is saved in the avoidance buffer 6.

このとき、制御部１０は信号線１１２を介して制御部１
１にレジスタ５に保持されたデータによってレジスタ群
１を更新するように指示するとともに、退避バッファ６
に更新要求データが退避されたことを通知する。At this time, the control section 10 connects the control section 1 to the control section 1 via the signal line 112.
1 to update register group 1 with the data held in register 5, and
is notified that the update request data has been saved.

次サイクルにおいて、制御部１１は選択回路１２におい
て信号線１０４上のデータが選択されて、レジスタ群１
がレジスタ５に保持された内容で更新されるように制御
線１１１を介して制御する。In the next cycle, the control unit 11 selects the data on the signal line 104 in the selection circuit 12 and selects the register group 1.
is controlled via the control line 111 so that it is updated with the contents held in the register 5.

次サイクルにおいて更新要求の競合がなくなると、制御
部１１は選択回路１２において信号線１０５上のデータ
が選択されて、レジスタ群１が退避バッファ６に保持さ
れた内容で更新されるように制御線１１１を介して制御
する。When there is no conflict of update requests in the next cycle, the control unit 11 causes the selection circuit 12 to select the data on the signal line 105 and use the control line to update the register group 1 with the contents held in the save buffer 6. 111.

更新要求の競合が存在しないとき、制御ブロック８にお
いては更新要求のある信号線を登録すべく、制御部１０
が制御線１１０により選択回路１３を制御してその信号
線上のデータをレジスタ５に登録するように指示する。When there is no conflict of update requests, the control block 8 controls the control unit 10 to register the signal line with the update request.
controls the selection circuit 13 through the control line 110 and instructs it to register the data on that signal line in the register 5.

このとき、退避バッファ６は使用されない。At this time, the save buffer 6 is not used.

次サイクルにおいて、上述の処理と同様にして、制御部
１１は選択回路１２において信号線１０４上のデータが
選択されて、レジスタ群１がレジスタ５に保持された内
容で更新されるように制御線１１１を介して制御する。In the next cycle, in the same manner as the above-described process, the control unit 11 uses the control line so that the data on the signal line 104 is selected in the selection circuit 12 and the register group 1 is updated with the contents held in the register 5. 111.

更新要求が信号線１０８，１０９ともに存在しないとき
、すなわちレジスタ群１に対して有効な更新データが存
在しないときには、レジスタ５および退避レジスタ６へ
の新たな登録は発生しない。When an update request does not exist on both signal lines 108 and 109, that is, when valid update data does not exist for register group 1, new registration in register 5 and save register 6 does not occur.

このように、競合検出部９において複数ステージ（演算
部および先行制御部）からの更新要求の競合が検出され
たとき、先行制御部からの命令解読情報に応じて可変さ
れた優先順位にしたがって選択回路１２〜１４を制御し
て、次命令で索引対象となるレジスタに対する更新要求
データによりレジスタ群１の更新を行うようにし、この
とき更新待ちとされた更新要求を退避バッファ６に退避
させ、複数ステージから新たな更新要求がないときに選
択回路１２を制御して退避バッファ６に退避された更新
要求によりレジスタ群１の更新を行うようにすることに
よって、先行制御部のレジスタ群が１組となるのでハー
ドウェア量を減少させることができる。In this way, when the conflict detection unit 9 detects a conflict between update requests from multiple stages (computation unit and advance control unit), the update request is selected according to the priority that is varied according to the instruction decoding information from the advance control unit. The circuits 12 to 14 are controlled to update the register group 1 with the update request data for the register to be indexed by the next instruction, and the update requests that are waiting for update at this time are saved in the save buffer 6, and multiple By controlling the selection circuit 12 to update the register group 1 according to the update request saved in the save buffer 6 when there is no new update request from the stage, the register group of the advance control section is made into one set. Therefore, the amount of hardware can be reduced.

また、レジスタ群１への更新要求が複数ステージから同
時に存在する競合状態において、先行制御部における命
令解読情報を基に次命令により使用されるレジスタの更
新要求を優先的に実行させるようにすることによって、
パイプラインの乱れを最少限にすることができ、高速な
アドレス生成を可能とすることができる。Furthermore, in a conflicting state where update requests to register group 1 exist simultaneously from multiple stages, update requests for registers to be used by the next instruction are executed with priority based on instruction decoding information in the advance control unit. By,
Disturbances in the pipeline can be minimized, and high-speed address generation can be achieved.

１吸へ素１ 以上説明したように本発明によれば、パイプラインの複
数ステージからの更新要求の競合が検出されたとき、先
行制御部からの命令解読情報に応じて可変される優先１
１Ｆ！位にしたがって、複数ステージにおいて生成され
た更新データを格納するレジスタ群の書込み読出しを制
御し、該更新要求の競合が検出されたときに更新待ちと
され、かつ退避手段に退避された更新要求によるレジス
タ群の更新を、複数ステージから新たな更新要求がない
ときに行うようにすることによって、ハードウェア量を
減少させることができ、バイグラインの乱れを最少限に
抑えて、高遠なアドレス生成を可能とすることができる
という効果がある。As explained above, according to the present invention, when conflicting update requests from multiple stages of the pipeline are detected, priority 1 is changed according to instruction decoding information from the advance control unit.
1F! According to the update request, the write/read of a register group storing update data generated in multiple stages is controlled according to the update request, and when a conflict of the update request is detected, the update request is placed in the update wait state and is saved in the save means. By updating the register group when there are no new update requests from multiple stages, it is possible to reduce the amount of hardware, minimize bigline disturbances, and enable high-speed address generation. This has the effect that it can be done.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・レジスタ群 ２〜５・・・・・・レジスタ ６・・・・・・退避バッファ ７・・−・・・アドレスアダー ８・・・・・・制御ブロック ９・・・・・・競合検出部 １０．１１・・・・・・制御部 １２〜１４・・・・・・選択回路FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 2 is a block diagram showing the configuration of a conventional example. Explanation of symbols of main parts 1... Register group 2 to 5... Register 6... Save buffer 7... Address adder 8... Control block 9...Conflict detection unit 10.11...Control units 12-14...Selection circuit

Claims (1)

【特許請求の範囲】[Claims] （１）パイプライン方式の情報処理装置であって、複数
ステージにおいて生成された更新データを格納するレジ
スタ群と、前記レジスタ群に対する前記複数ステージか
らの更新要求の競合を検出する検出手段と、前記検出手
段により前記更新要求の競合が検出されたとき、先行制
御部からの命令解読情報に応じて可変される優先順位に
したがって前記レジスタ群の書込み読出しを制御する第
１の制御手段と、前記第１の制御手段により更新待ちと
された更新要求を退避する退避手段と、前記複数ステー
ジから新たな更新要求がないときに前記退避手段に退避
された更新要求により前記レジスタ群の更新を行うよう
制御する第２の制御手段とを有することを特徴とする情
報処理装置。(1) A pipeline type information processing device, comprising: a register group for storing update data generated in a plurality of stages; a detection means for detecting a conflict between update requests from the plurality of stages for the register group; a first control means for controlling writing/reading of the register group according to a priority that is varied according to instruction decoding information from a preceding control unit when a conflict among the update requests is detected by the detection means; a saving means for saving update requests that have been put on hold for update by the control means 1; and control so that when there is no new update request from the plurality of stages, the register group is updated by the update request saved in the saving means. An information processing device characterized by having a second control means for controlling.