JPH02296411A - Reception clock interrupting detection circuit - Google Patents

Abstract

PURPOSE:To detect clock interruption for a reception clock of any period and to set the detection accuracy of clock interruption optionally in response to a set threshold level by calculating a difference of a count between a received clock and a self-running clock, comparing a difference of the count with the threshold level and detecting the reception clock interruption. CONSTITUTION:A comparator 7 compares a difference signal SS of a subtractor 5 with a threshold level of a register 6 and when the difference signal SS of the subtractor 5 is larger than the threshold level ST, the comparator 7 discriminates it to be reception clock interruption. When the reception clock is interrupted, only a counter 2 counts a self-running clock CL 2 and since a carry signal SC to reset the counter is not outputted, a difference between counts of the counters 1, 2 is being increased. When the count of the counter 2 is larger than the count of the counter 1, the comparator 3 outputs a signal of '1' to a selector 4, which outputs a signal of '1' given to the input terminal from output terminals A, B as signals SA SB.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信回線における装置間にクロック供給が必要
な場合の受信側クロック断の検出回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a receiving side clock disconnection detection circuit when clock supply is required between devices on a communication line.

〔従来の技術〕[Conventional technology]

従来、この種の受信クロック断検出回路は、第２図に示
すように、リトリガブル・モノステーフル・マルチバイ
ブレーク１１に抵抗１２とコンデンサ１３を接続し、こ
れら抵抗１２の抵抗値とコンデンサ１３の容量でＣＲ時
定数回路を構成している。そして、リトリガブル・モノ
ステーブル・マルチバイブレータ１１に入力される受信
クロックＣＬの立下りでＣＲ時定数回路を動作させ、の
受信クロックの立下りからそのＣＲ時定数を越えても次
の受信クロックの立下りがこない時に受信クロック断を
検出している。Conventionally, this type of receiving clock disconnection detection circuit connects a resistor 12 and a capacitor 13 to a retriggerable monostabilized multi-bi-break 11, as shown in FIG. constitutes a CR time constant circuit. Then, the CR time constant circuit is operated at the falling edge of the receiving clock CL input to the retriggerable monostable multivibrator 11, and even if the CR time constant is exceeded from the falling edge of the receiving clock CL, the falling edge of the next receiving clock is activated. Receive clock disconnection is detected when there is no downlink.

［発明が解決しようとする課題］ 上述した従来のクロック断検出回路では、抵抗１２とコ
ンデンサ１３からなるＣＲ時定数回路の時定数を利用し
てクロック断を検出しているため、これら抵抗１２とコ
ンデンサ１３の抵抗値と容量値に制限を受ける場合には
、検出可能なりロック開帳も限られてしまい、受信クロ
ックの周期によってはクロック断検出が不可能になると
いう問題がある。また、抵抗値及び容量値は任意の値に
設定できるとは限らないため、検出幅も任意には定めら
れず、クロック断検出の精度を正確にとることができな
いという問題がある。[Problem to be Solved by the Invention] In the conventional clock disconnection detection circuit described above, clock disconnection is detected using the time constant of the CR time constant circuit consisting of the resistor 12 and the capacitor 13. When the resistance value and capacitance value of the capacitor 13 are limited, there is a problem in that detectability and lock opening are also limited, and depending on the period of the received clock, it becomes impossible to detect clock disconnection. Further, since the resistance value and the capacitance value cannot necessarily be set to arbitrary values, the detection width cannot be arbitrarily determined either, and there is a problem in that the accuracy of clock disconnection detection cannot be achieved accurately.

本発明はこれらの問題を解消して高精度にクロック断を
検出できる回路を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to solve these problems and provide a circuit that can detect clock interruption with high accuracy.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のクロック断検出回路は、受信クロックを計数す
るカウンタと、受信クロックと同周期の自走クロックを
計数するカウンタと、これらカウンタからそれぞれ出力
される計数値の差を算出する手段と、この計数値の差を
予め設定した閾値と比較し、計数値の差が閾値よりも大
きくなったときに受信クロック断を検出する手段とを備
えている。The clock interruption detection circuit of the present invention includes a counter for counting received clocks, a counter for counting free-running clocks having the same period as the received clock, means for calculating the difference between the count values respectively output from these counters, and and means for comparing the difference between the counted values with a preset threshold and detecting a reception clock disconnection when the difference between the counted values becomes larger than the threshold.

ここで、計数値の差を算出する手段はサブストラクタで
構成し、受信クロック断を検出する手段はコンパレータ
で構成する。Here, the means for calculating the difference between the counted values is constituted by a substructor, and the means for detecting reception clock disconnection is constituted by a comparator.

また、サブストラクタには計数値の大小に応じて出力信
号を切換えるコンパレータと、このコンパレータの出力
によって計数値を切換えるセレクタとを備えることがで
きる。Further, the substructor can include a comparator that switches the output signal depending on the magnitude of the count value, and a selector that switches the count value based on the output of the comparator.

〔作用〕[Effect]

この構成では、受信クロックと自走クロックとの計数値
の差を算出し、この計数値の差を閾値と比較して受信ク
ロック断を検出するため、閾値の設定により受信クロッ
クの断の検出精度を任意に設定できる。In this configuration, the difference between the count value of the reception clock and the free-running clock is calculated, and the difference between the count values is compared with a threshold value to detect reception clock disconnection. can be set arbitrarily.

〔実施例〕〔Example〕

次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明の一実施例である。カウンタｌは受信ク
ロックＣＬＩを計数するカウンタ、カウンタ２は受信ク
ロックＣＬＬと同周期の自走クロックＣＬ２を計数する
カウンタである。これらカウンタｌとカウンタ２は同ゴ
信号で周期的にリセットされるようにカウンタｌのキャ
リー信号Ｓ。FIG. 1 shows an embodiment of the present invention. Counter 1 is a counter that counts the reception clock CLI, and counter 2 is a counter that counts the free-running clock CL2 having the same period as the reception clock CLL. Counter 1 and counter 2 are periodically reset by the carry signal S of counter 1 using the same go signal.

を各々のカウンタのロード端子に接続している。is connected to the load terminal of each counter.

また、コンパレータ３は前記カウンタｌとカウンタ２の
計数値を比較し、カウントｌの計数値の方が大きいとき
“０“を出力し、カウンタ２の計数値の方が大きいとき
“ｌ”を出力する。Further, the comparator 3 compares the count value of the counter 1 and the counter 2, and outputs "0" when the count value of the counter 1 is larger, and outputs "l" when the count value of the counter 2 is larger. do.

セレクタ４は前記カウンタ１，２の各出力をそれぞれ“
０°゛、“１　”の各入力端子に入力させ、セレクト端
子Ｓに入力される信号によって各入力端子の信号を選択
してそれぞれ出力信号ＳＡ、Ｓ。The selector 4 selects each output of the counters 1 and 2 as "
0°゛ and "1" are inputted to each input terminal, and the signal of each input terminal is selected by the signal inputted to the select terminal S to output signals SA and S, respectively.

とじてＡ、Ｂの出力端子から出力させる。このセレクト
端子Ｓには、前記コンパレータ３からの“０°°または
“°ｌ″°の出力が入力される。and output from the A and B output terminals. The output of "0°" or "°l"° from the comparator 3 is input to this select terminal S.

サブストラクタ５は、前記セレクタ４の出力ＳＡとＳＩ
Ｉの差を算出し、その差信号Ｓ、をコンパレータ７に出
力する。The substructor 5 receives the outputs SA and SI of the selector 4.
The difference in I is calculated and the difference signal S is output to the comparator 7.

一方、レジスタ６は予め設定した閾値Ｓ７を人力して記
憶しておき、この閾値Ｓｔを前記コンパレータ７に出力
させている。On the other hand, the register 6 manually stores a preset threshold value S7, and outputs this threshold value St to the comparator 7.

コンパレータ７は、サブストラクタ５の差信号Ｓ、とレ
ジスタ６の閾値とを比較し、サブストラクタ５の差信号
Ｓｓが閾値Ｓ１よりも大きいときに、受信クロック断を
判定するように構成している。The comparator 7 is configured to compare the difference signal S of the substructor 5 and the threshold value of the register 6, and determine that the reception clock is disconnected when the difference signal Ss of the substructor 5 is larger than the threshold value S1. .

以上の構成によれば、自走クロックＣＬ２が受信クロッ
クＣＬＩと同周期であり、かつカウンタｌとカウンタ２
は周期的に同一キャリー信号Ｓｃでリセットされること
から、受信クロックＣＬＩが正常のときは、各々のカウ
ント値の差分は自走クロックＣＬ２と受信クロックＣＬ
Ｉのずれがら生じる分のみである。したがって、コンパ
レータ３から０′°または“１”のいずれの信号がセレ
クタ４に出力されても、セレクタ４から出力される信号
Ｓａ、Ｓｓの値は略同じであり、サブストラクタ５から
の差信号Ｓ、も極めて小さな値となる。このため、コン
パレータ７において閾値Ｓ。According to the above configuration, the free-running clock CL2 has the same period as the reception clock CLI, and the counter 1 and the counter 2
are periodically reset by the same carry signal Sc, so when the reception clock CLI is normal, the difference between each count value is equal to the free-running clock CL2 and the reception clock CL.
This is only the amount caused by the deviation of I. Therefore, no matter which signal 0'° or "1" is output from the comparator 3 to the selector 4, the values of the signals Sa and Ss output from the selector 4 are approximately the same, and the difference signal from the substructor 5 S also has an extremely small value. Therefore, the threshold value S is set in the comparator 7.

と比較すれば、差信号Ｓ、の値は閾値ＳＴよりも小さく
、受信クロック断の信号は出力されない。When compared with the difference signal S, the value of the difference signal S is smaller than the threshold value ST, and a signal indicating that the reception clock is off is not output.

しかし、受信クロック断の時は、カウンタ２のみが自走
クロックＣＬ２を計数していき、またカウンタをリセッ
トするキャリー信号Ｓｃも出ないことから各カウント１
．２の計数値の差は開いて行く。そして、カウント２の
計数値がカウント１の計数値よりも大きいことから、コ
ンパレータ３は“１“の信号をセレクタ４に出力し、セ
レクタ４では“１゛°の入力端子の信号をそれぞれ出力
端子Ａ、Ｂから信号ＳＡ、Ｓ、として出力する。However, when the reception clock is cut off, only the counter 2 counts the free-running clock CL2, and since the carry signal Sc that resets the counter is not output, each count 1
．． The difference between the two counts increases. Since the count value of count 2 is larger than the count value of count 1, the comparator 3 outputs a signal of "1" to the selector 4, and the selector 4 outputs the signal of "1゛°" at the input terminal. Output from A and B as signals SA and S.

なお、このセレクタ４では、コンパレータ３からの信号
がカウンタ１．２の計数値の大小によって切換えられ、
かつこれに応じて“０“、　１″。In this selector 4, the signal from the comparator 3 is switched depending on the magnitude of the count value of the counter 1.2.
and “0”, 1” accordingly.

の各入力端子の信号が出力端子Ａ、Ｂに切換えられるた
め、常に出力信号ＳＡが８８よりも大きくされる。Since the signals at each input terminal of 88 are switched to the output terminals A and B, the output signal SA is always made larger than 88.

したがって、サブストラクタ５ではイ言号ＳＡ。Therefore, in substructor 5, the i word SA.

Ｓ、の差信号Ｓ、を常に正の値として出力でき、この差
信号Ｓ、がレジスタ６の閾値Ｓアよりも大きくなったと
きにコンパレータ７から受信クロック断の判定信号が出
力されることになる。The difference signal S between S and S can always be output as a positive value, and when this difference signal S becomes larger than the threshold value S of the register 6, the comparator 7 outputs a reception clock disconnection determination signal. Become.

したがって、受信クロックの周期にかかわらず受信クロ
ックの断を検出することが可能となる。Therefore, it is possible to detect interruption of the reception clock regardless of the cycle of the reception clock.

また、閾値を任意に設定することで、クロック断を検出
する際の基準としての計数値の差を任意に設定でき、ク
ロック断の検出精度を高めることも可能となる。Further, by arbitrarily setting the threshold value, it is possible to arbitrarily set the difference in count values as a reference for detecting a clock disconnection, and it is also possible to improve the accuracy of detecting a clock disconnection.

［発明の効果］ 以上説明したように本発明は、受信クロックと自走クロ
ックとの計数値の差を算出し、この計数値の差を閾値と
比較して受信クロック断を検出するので、あらゆる周期
の受信クロックに対してクロック断を検出でき、かつ設
定する閾値に応じχクロク断の検出精度を任意に設定す
ることができる効果がある。[Effects of the Invention] As explained above, the present invention calculates the difference between the count values of the reception clock and the free-running clock, and compares the difference between the count values with a threshold value to detect reception clock interruption. It is possible to detect a clock interruption with respect to a received clock with a certain period, and the detection accuracy of the χ clock interruption can be arbitrarily set according to the threshold value to be set.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のブロック回路図、第２図は
従来の受信クロック断検出回路の回路図である。 １２・・・カウニ／り、３・・・コンパレータ、４・・
・セレクタ、５・・・サブストラクタ、６・・・レジス
タ、７・・・コンパレータ、ＣＬ、ＣＬＩ・・・受信ク
ロック、ＣＬ２・・・自走クロック、Ｓｃ・・・キャリ
ー信号、Ｓ、、Ｓ、・・・セレクタ出力信号、Ｓ、・・
・差信号、ＳＴ・・・閾値、１１・・・リトリガブル・
モノステーブル・マルチバイブレータ、１２・・・抵抗
、１３・・・コンデンサ。FIG. 1 is a block circuit diagram of an embodiment of the present invention, and FIG. 2 is a circuit diagram of a conventional reception clock disconnection detection circuit. 12... Kauni/ri, 3... Comparator, 4...
・Selector, 5... Substructor, 6... Register, 7... Comparator, CL, CLI... Reception clock, CL2... Free running clock, Sc... Carry signal, S,, S ,...Selector output signal, S,...
・Difference signal, ST...Threshold value, 11...Retriggerable・
Monostable multivibrator, 12...resistor, 13...capacitor.

Claims (1)

【特許請求の範囲】[Claims] １、受信クロックを計数するカウンタと、受信クロック
と同周期の自走クロックを計数するカウンタと、これら
カウンタからそれぞれ出力される計数値の差を算出する
手段と、この計数値の差を予め設定した閾値と比較し、
計数値の差が閾値よりも大きくなったときに受信クロッ
ク断を検出する手段とを備えることを特徴とする受信ク
ロック断検出回路。1. A counter that counts received clocks, a counter that counts free-running clocks with the same period as the received clock, means for calculating the difference between the count values output from these counters, and the difference between these count values is set in advance. compared with the threshold value
A reception clock disconnection detection circuit comprising: means for detecting reception clock disconnection when a difference between count values becomes larger than a threshold value.