JPH0229118A - Cmosパワーオン・リセット回路 - Google Patents
Cmosパワーオン・リセット回路Info
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- JPH0229118A JPH0229118A JP1126534A JP12653489A JPH0229118A JP H0229118 A JPH0229118 A JP H0229118A JP 1126534 A JP1126534 A JP 1126534A JP 12653489 A JP12653489 A JP 12653489A JP H0229118 A JPH0229118 A JP H0229118A
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- reset circuit
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Links
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 230000002401 inhibitory effect Effects 0.000 claims abstract description 3
- 230000004044 response Effects 0.000 claims abstract 2
- 239000003990 capacitor Substances 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は一般にCMOS集積回路、より特定的には不
活性またはオフ状態から電源投入されて特定のレベルに
電源電圧が達してからのみ、論理回路に与えられたリセ
ット信号をオフにするCMOSパワーオンφオンジト回
路に関する。
活性またはオフ状態から電源投入されて特定のレベルに
電源電圧が達してからのみ、論理回路に与えられたリセ
ット信号をオフにするCMOSパワーオンφオンジト回
路に関する。
一般に知られているように、リセット信号は電力が印加
されてから論理および/またはメモリ回路の出力を特定
の既知の論理状態にセットするまたは設定するために一
般に適用されている。先行技術を示す第1図(a)のよ
うに、現在直列接続抵抗器とキャパシタとを使って簡単
なRCリセット回路が実現されている。この先行技術の
リセット回路は、電源電圧の立上がり時間が、RC時定
数と比較して長すぎるときは、論理および/またはメモ
リ回路を正しくリセットしないという問題を被っている
。結果として、出力端子4でのリセット信号は、電源端
子2の立上がり供給電圧VCCに関して遅延されない。
されてから論理および/またはメモリ回路の出力を特定
の既知の論理状態にセットするまたは設定するために一
般に適用されている。先行技術を示す第1図(a)のよ
うに、現在直列接続抵抗器とキャパシタとを使って簡単
なRCリセット回路が実現されている。この先行技術の
リセット回路は、電源電圧の立上がり時間が、RC時定
数と比較して長すぎるときは、論理および/またはメモ
リ回路を正しくリセットしないという問題を被っている
。結果として、出力端子4でのリセット信号は、電源端
子2の立上がり供給電圧VCCに関して遅延されない。
電源端子2と出力端子4の波形はそれぞれ第1図(b)
、第1図(C)に示されている。こうして、リセット信
号は、電源電圧が論理回路を確実に動作させるために十
分に高まる以前に、オフにされるかまたは論理回路から
除去されるかもしれない。これは、論理状態がハイおよ
びローのレベル間で切換わる時点が、電源投入されつつ
ある、供給される電源電圧の値に依存しているかもしれ
ないからである。
、第1図(C)に示されている。こうして、リセット信
号は、電源電圧が論理回路を確実に動作させるために十
分に高まる以前に、オフにされるかまたは論理回路から
除去されるかもしれない。これは、論理状態がハイおよ
びローのレベル間で切換わる時点が、電源投入されつつ
ある、供給される電源電圧の値に依存しているかもしれ
ないからである。
したがって、不活性の状態から電源投入されて、電源電
圧が予め定められたレベルに達してからのみ、論理回路
に供給されているリセット信号をオフするCMOSパワ
ーオン・リセット回路を設けることが望ましい。この発
明のリセット回路は、電圧検出段とRC遅延段からなる
。電圧検出段は、電源電圧の電圧レベルを測定するため
に使われ、制御信号を発生させる。遅延段は、電源電圧
と制御信号に応答して、電源電圧が予め定められたレベ
ルに達するまで、出力ノードでリセット信号をオフにす
るのを禁止する。論理回路は、電源電圧とリセット信号
に作動的に接続されて、論理動作を制御する。
圧が予め定められたレベルに達してからのみ、論理回路
に供給されているリセット信号をオフするCMOSパワ
ーオン・リセット回路を設けることが望ましい。この発
明のリセット回路は、電圧検出段とRC遅延段からなる
。電圧検出段は、電源電圧の電圧レベルを測定するため
に使われ、制御信号を発生させる。遅延段は、電源電圧
と制御信号に応答して、電源電圧が予め定められたレベ
ルに達するまで、出力ノードでリセット信号をオフにす
るのを禁止する。論理回路は、電源電圧とリセット信号
に作動的に接続されて、論理動作を制御する。
発明の要約
したがって、この発明の一般的な目的は、製造および組
立が比較的簡単で経済的でありながら、先行技術のリセ
ット回路に見られる問題を克服するCMOSパワーオン
・リセット回路を提供することである。
立が比較的簡単で経済的でありながら、先行技術のリセ
ット回路に見られる問題を克服するCMOSパワーオン
・リセット回路を提供することである。
この発明の目的は、電源電圧が予め定められたレベルに
達してからのみ、論理回路に供給されているリセット信
号をオフにするCMOSパワーオン・リセット回路を提
供することである。
達してからのみ、論理回路に供給されているリセット信
号をオフにするCMOSパワーオン・リセット回路を提
供することである。
この発明の他の目的は、電圧検出段とRC遅延段を含む
CMOSパワーオン・リセット回路を提供することであ
る。
CMOSパワーオン・リセット回路を提供することであ
る。
この発明のさらに他の目的は、論理および/またはメモ
リ回路を含む同じモノリシック半導体集積回路チップの
一部として構成されているCMOSパワーオン・リセッ
ト回路を提供ることである。
リ回路を含む同じモノリシック半導体集積回路チップの
一部として構成されているCMOSパワーオン・リセッ
ト回路を提供ることである。
この発明の上記およびこの他の目的と利点を実施するに
あたって、不活性の状態から電源投入されて、電源電圧
が予め定められたレベルに達してからのみ、論理手段に
供給されているリセット信号をオフにするCMOSパワ
ーオン・リセット回路が提供されている。リセット回路
は、電圧検出段とRC遅延段とを含む。電源電圧を受け
るために電源端子が設けられている。電圧検出段は電源
電圧に応答して、電源電圧の電圧レベルを測定して制御
信号を発生させる。遅延段は電Fi、電圧と制御信号に
応答して、電源電圧が予め定められたレベルに達するま
では、出力ノードでリセット信号をオフにするのを禁止
する。°論理手段は電源電圧とリセット信号に作動的に
接続されて、論理動作を制御する。
あたって、不活性の状態から電源投入されて、電源電圧
が予め定められたレベルに達してからのみ、論理手段に
供給されているリセット信号をオフにするCMOSパワ
ーオン・リセット回路が提供されている。リセット回路
は、電圧検出段とRC遅延段とを含む。電源電圧を受け
るために電源端子が設けられている。電圧検出段は電源
電圧に応答して、電源電圧の電圧レベルを測定して制御
信号を発生させる。遅延段は電Fi、電圧と制御信号に
応答して、電源電圧が予め定められたレベルに達するま
では、出力ノードでリセット信号をオフにするのを禁止
する。°論理手段は電源電圧とリセット信号に作動的に
接続されて、論理動作を制御する。
この発明におけるこれらおよびその他の目的ならびに利
点は、全体を通して対応している部分が同じ参照符号で
示されている添付の図面と一緒に次の詳細な説明を読む
ともっと完全に明白になる。
点は、全体を通して対応している部分が同じ参照符号で
示されている添付の図面と一緒に次の詳細な説明を読む
ともっと完全に明白になる。
好ましい実施例の説明
詳細に図を参照すると、第2図にこの発明の原理に従っ
て構成されたCMOSパワーオン・リセット回路10の
概略回路図が示されている。リセット回路10は、種々
の論理および/またはメモリ回路(図示されていない)
を含むモノリシック半導体集積回路チップ14と結合さ
れている出力端子12にリセット信号RESETを供給
する。
て構成されたCMOSパワーオン・リセット回路10の
概略回路図が示されている。リセット回路10は、種々
の論理および/またはメモリ回路(図示されていない)
を含むモノリシック半導体集積回路チップ14と結合さ
れている出力端子12にリセット信号RESETを供給
する。
リセット信号RESETは論理信号であり、ローの論理
レベルのときに集積回路チップ14にリセットを開始す
る。リセット信号RESETがハイの論理レベルのとき
、リセットはオフされるかまたは集積回路チップ14か
ら除去される。
レベルのときに集積回路チップ14にリセットを開始す
る。リセット信号RESETがハイの論理レベルのとき
、リセットはオフされるかまたは集積回路チップ14か
ら除去される。
リセット回路10は電圧検出段16とRC遅延段18と
を含む。電圧検出段16は第1のPチャネル電界効果ト
ランジスタ(FET)PIと、第2のPチャネルFET
P2と、第1のキャパシタC1とからなる。Pチャ
ネルトランジスタP1のソース電極は、第1のキャパシ
タC1の一方端とノードAとに接続されている。第トキ
ャパシタC1の他方端は、電源電圧または電位VCCを
受けるために、第1の電源端子20に接続されている。
を含む。電圧検出段16は第1のPチャネル電界効果ト
ランジスタ(FET)PIと、第2のPチャネルFET
P2と、第1のキャパシタC1とからなる。Pチャ
ネルトランジスタP1のソース電極は、第1のキャパシ
タC1の一方端とノードAとに接続されている。第トキ
ャパシタC1の他方端は、電源電圧または電位VCCを
受けるために、第1の電源端子20に接続されている。
PチャネルトランジスタP1のゲートおよびドレイン電
極は互いに、モしてノードBに接続されている。Pチャ
ネルトランジスタP2のゲートおよびドレイン電極は、
電源電圧もしくは電位VSS(接地電位または0ボルト
かもしれない)を受けるために、互いに、そして第2の
電源端子22に接続されている。
極は互いに、モしてノードBに接続されている。Pチャ
ネルトランジスタP2のゲートおよびドレイン電極は、
電源電圧もしくは電位VSS(接地電位または0ボルト
かもしれない)を受けるために、互いに、そして第2の
電源端子22に接続されている。
リセット回路10が不活性またはオフ状態から電源投入
されると、電源電位vCCは約+5.0ボルトの定常状
態レベルに徐々に上がる。第1のキャパシタC1はNチ
ャネル電界効果トランジスタのゲート酸化物キャパシタ
ンスとして実現されるのが好ましい。典型的には、Nチ
ャネルトランジスタのゲート電極はキャパシタの一方の
プレートを形成し、ゲートおよびドレイン電極は互いに
結びつけられてキャパシタの他方のプレートを形成する
。
されると、電源電位vCCは約+5.0ボルトの定常状
態レベルに徐々に上がる。第1のキャパシタC1はNチ
ャネル電界効果トランジスタのゲート酸化物キャパシタ
ンスとして実現されるのが好ましい。典型的には、Nチ
ャネルトランジスタのゲート電極はキャパシタの一方の
プレートを形成し、ゲートおよびドレイン電極は互いに
結びつけられてキャパシタの他方のプレートを形成する
。
RC遅延段18は第3のPチャネルFET P3と第
2のキャパシタC2とからなる。第3のPチャネルトラ
ンジスタP3のゲート電極はノードAに接続されており
、そのソース電極は第1の電源端子20に接続されてお
り、そのドレインは出力ノードCに接続されている。出
力ノードCはリセット信号RESETを出力端子12に
供給する。
2のキャパシタC2とからなる。第3のPチャネルトラ
ンジスタP3のゲート電極はノードAに接続されており
、そのソース電極は第1の電源端子20に接続されてお
り、そのドレインは出力ノードCに接続されている。出
力ノードCはリセット信号RESETを出力端子12に
供給する。
出力ノードCはさらに第2のキャパシタC2の一方端に
接続されており、第2のキャパシタC2の他方端は第2
の電源端子22に接続されている。
接続されており、第2のキャパシタC2の他方端は第2
の電源端子22に接続されている。
集積回路チップ14はさらに第1の電源端子20に接続
されている。
されている。
この発明のリセット回路10の動作を理解するために、
第2図のリセット回路の種々の点に現われる波形を図示
する第3図の(a)ないしくc)について言及する。最
初は、第1の電源端子20に印加された電源電圧vCC
はオフまたは不活性の状態にあると仮定する。結果とし
て、すべてのPチャネルトランジスタP1、P2、とP
3はオフになり、キャパシタC1と02とはto時点で
は充電されていない。電源電圧vCCは第3図(a)に
示されている。それゆえに、ノードAとCとは、それぞ
れ第3図(b)と第3図(C)とに図示されているよう
に、ローまたは論理″0″のレベル(VSS)にある。
第2図のリセット回路の種々の点に現われる波形を図示
する第3図の(a)ないしくc)について言及する。最
初は、第1の電源端子20に印加された電源電圧vCC
はオフまたは不活性の状態にあると仮定する。結果とし
て、すべてのPチャネルトランジスタP1、P2、とP
3はオフになり、キャパシタC1と02とはto時点で
は充電されていない。電源電圧vCCは第3図(a)に
示されている。それゆえに、ノードAとCとは、それぞ
れ第3図(b)と第3図(C)とに図示されているよう
に、ローまたは論理″0″のレベル(VSS)にある。
リセット信号RESETはノードCから取出されるので
、ローレベルにあり、集積回路チップ14の論理回路で
リセット状態を保つ。
、ローレベルにあり、集積回路チップ14の論理回路で
リセット状態を保つ。
電源電圧VCCがt1時点で電源投入またはオンにされ
ると、第1の電源端子20の電圧レベルは上がり始める
。第1のキャパシタC1は、電源電圧VCCの変化に対
して最初は短絡の働きをするので、ノードAの電圧レベ
ルは、′上がっている電源電圧に従う。ノードAの電圧
レベルが、それぞれのトランジスタP1およびP2のし
きい値電圧VT n(P +)とvTl、I(P2)と
の和を越え始めルt2時点になるまで、トランジスタP
1とP2はオフのままになっていることに注目すべきで
ある。
ると、第1の電源端子20の電圧レベルは上がり始める
。第1のキャパシタC1は、電源電圧VCCの変化に対
して最初は短絡の働きをするので、ノードAの電圧レベ
ルは、′上がっている電源電圧に従う。ノードAの電圧
レベルが、それぞれのトランジスタP1およびP2のし
きい値電圧VT n(P +)とvTl、I(P2)と
の和を越え始めルt2時点になるまで、トランジスタP
1とP2はオフのままになっていることに注目すべきで
ある。
t2時点では、トランジスタP1とP2は導通され、ノ
ードAは約2VTHに保たれ、電源電圧VCCはその後
も上がり続ける。
ードAは約2VTHに保たれ、電源電圧VCCはその後
も上がり続ける。
第3図(C)かられかるように、t2時点ではトランジ
スタP3は非導通なので、ノードCはまだVSSの電圧
レベルにある。t3時点では、電源電圧レベルは3VT
11に上がっている。その後、トランジスタP3のソー
スとゲート間の差は、1しきい値電圧VTH(3VTH
2VTH)よりも大きくなり、トランジスタP2を導通
させる。
スタP3は非導通なので、ノードCはまだVSSの電圧
レベルにある。t3時点では、電源電圧レベルは3VT
11に上がっている。その後、トランジスタP3のソー
スとゲート間の差は、1しきい値電圧VTH(3VTH
2VTH)よりも大きくなり、トランジスタP2を導通
させる。
t3時点の後、第2のキャパシタCλは充電を始めて、
ノードCは電圧■SSから電源電圧VCCに向かって立
上がる。
ノードCは電圧■SSから電源電圧VCCに向かって立
上がる。
成る時点t4で、ノードCのリセット信号r百SETは
ハイまたは論理“1“のレベルに対応するレベルになっ
て、集積回路チップ14の論理回路に供給されているリ
セットを除去するかまたはその接続を断つようにする。
ハイまたは論理“1“のレベルに対応するレベルになっ
て、集積回路チップ14の論理回路に供給されているリ
セットを除去するかまたはその接続を断つようにする。
しかし、このような時点t4では、論理回路に印加され
た電?R電圧VCCは既に予め定められたVlのレベル
に達していて、論理回路の信頼できる動作を確実にする
ために十分に高い。
た電?R電圧VCCは既に予め定められたVlのレベル
に達していて、論理回路の信頼できる動作を確実にする
ために十分に高い。
このリセット回路10の電圧検出段16は、電源電圧V
CCが印加されるにつれ、その電圧レベルを測定するた
めに利用されており、特定の電源電圧レベルに達するま
でRC遅延段18の動作を禁止することを認識するべき
である。結果として、リセット信号は論理回路に供給さ
れ続ける。論理回路の正しい動作を確実にする予め定め
られた電源電圧レベルに達すると、RC遅延段18は動
作することが可能となって遅延を起こして、次にリセッ
ト信号をオフにする。言換えると、ノードCのリセット
信号は、上昇している電源電圧vCCに関して遅延され
る。したがって、電源電圧が予め定められたレベルに達
するまで、リセット信号はオフにされるのを禁止され、
それによって論理回路の誤った動作が避けられ°る。
CCが印加されるにつれ、その電圧レベルを測定するた
めに利用されており、特定の電源電圧レベルに達するま
でRC遅延段18の動作を禁止することを認識するべき
である。結果として、リセット信号は論理回路に供給さ
れ続ける。論理回路の正しい動作を確実にする予め定め
られた電源電圧レベルに達すると、RC遅延段18は動
作することが可能となって遅延を起こして、次にリセッ
ト信号をオフにする。言換えると、ノードCのリセット
信号は、上昇している電源電圧vCCに関して遅延され
る。したがって、電源電圧が予め定められたレベルに達
するまで、リセット信号はオフにされるのを禁止され、
それによって論理回路の誤った動作が避けられ°る。
当業者にとって明白なように、論理回路の信頼できる動
作のためにより高い電源電圧レベルが必要なら、電圧検
出段の直列接続Pチャネルトランジスタの数を増やすこ
とができる。また、PチャネルトランジスタをNチャネ
ルトランジスタに置換えて、代わりの実施例を構成する
ことができるのも明白であろう。さらに、リセット回路
10は、論理および/またはメモリ回路を含む同じ集積
回路チップ14の一部として形成することができ、それ
によってボード部品を省いて余分のパッケージビンの必
要をなくす。
作のためにより高い電源電圧レベルが必要なら、電圧検
出段の直列接続Pチャネルトランジスタの数を増やすこ
とができる。また、PチャネルトランジスタをNチャネ
ルトランジスタに置換えて、代わりの実施例を構成する
ことができるのも明白であろう。さらに、リセット回路
10は、論理および/またはメモリ回路を含む同じ集積
回路チップ14の一部として形成することができ、それ
によってボード部品を省いて余分のパッケージビンの必
要をなくす。
前述の詳細な説明から、このようにこの発明は、不活性
の状態から電源投入されて、電源電圧が予め定められた
レベルに達してからのみ、論理回路に供給されているリ
セット信号をオフにするCMOSパワーオン・リセット
回路を提供することがわかる。リセット回路は電圧検出
段とRC遅延段とからなる。さらに、リセット回路は、
論理回路を含む同じ集積回路チップの一部として形成す
ることができる。
の状態から電源投入されて、電源電圧が予め定められた
レベルに達してからのみ、論理回路に供給されているリ
セット信号をオフにするCMOSパワーオン・リセット
回路を提供することがわかる。リセット回路は電圧検出
段とRC遅延段とからなる。さらに、リセット回路は、
論理回路を含む同じ集積回路チップの一部として形成す
ることができる。
この発明の好ましい実施例として、現在考えられている
ものが、図示および説明されているが、当業者にとって
は、種々の変更や修正を行なうことができ、発明の正し
い範囲から離れることなしに、均等物をそれの要素に代
用することができることが理解される。さらに、この発
明の主要範囲から離れることなく、この発明の教示に特
定の状態または材料を適合させるために数々の修正を行
なうことができる。したがって、この発明は、この発明
を実施するため企図された最良の方法として開示された
この特定の実施例に限定されるものではなく、この発明
は前記の特許請求の範囲の範囲内に入るすべての実施例
を含むことが意図されている。
ものが、図示および説明されているが、当業者にとって
は、種々の変更や修正を行なうことができ、発明の正し
い範囲から離れることなしに、均等物をそれの要素に代
用することができることが理解される。さらに、この発
明の主要範囲から離れることなく、この発明の教示に特
定の状態または材料を適合させるために数々の修正を行
なうことができる。したがって、この発明は、この発明
を実施するため企図された最良の方法として開示された
この特定の実施例に限定されるものではなく、この発明
は前記の特許請求の範囲の範囲内に入るすべての実施例
を含むことが意図されている。
第1図(a)は先行技術のリセット回路を示す。
第1図(b)および(C)は第1図(a)で示されてい
るリセット回路のそれぞれの端子2および4での波形で
ある。 第2図はこの発明に従った・CMOSパワーオン・リセ
ット回路の概略回路図である。 第3図(a)ないしくC)は、第2図の回路のいくつか
の点での波形であり、それについての動作を理解する上
で有用である。 図において14は論理手段、16は電圧検出段、18は
RC遅延段、20は電源端子、Plは第1のPチャネル
トランジスタ、P2は第2のPチャネルトランジスタ、
P3は第3のPチャネルトランジスタ、C1は第1のキ
ャパシタ、C2は第2のキャパシタである。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーボレーテッド
るリセット回路のそれぞれの端子2および4での波形で
ある。 第2図はこの発明に従った・CMOSパワーオン・リセ
ット回路の概略回路図である。 第3図(a)ないしくC)は、第2図の回路のいくつか
の点での波形であり、それについての動作を理解する上
で有用である。 図において14は論理手段、16は電圧検出段、18は
RC遅延段、20は電源端子、Plは第1のPチャネル
トランジスタ、P2は第2のPチャネルトランジスタ、
P3は第3のPチャネルトランジスタ、C1は第1のキ
ャパシタ、C2は第2のキャパシタである。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーボレーテッド
Claims (12)
- (1)不活性状態から電源投入されて電源電圧が予め定
められたレベルに達してからのみ、論理回路に与えられ
たリセット信号をオフにするCMOSパワーオン・リセ
ット回路であって、電源電圧(VCC)を受けるための
電源端子(20)と、 前記電源電圧(VCC)に応答して、前記電源電圧(
VCC)の電圧レベルを測り、かつ制御信号を発生させ
るための電圧検出手段(16)と、 前記電源電圧(V
CC)と前記制御信号とに応答して、電源電圧(VCC
)が予め定められたレベルに達するまで、出力ノードで
リセット信号をオフにするのを禁止するための遅延手段
(18)と、 前記電源電圧(VCC)と前記リセット信号とに応答
して、論理動作を制御するための論理手段(14)とを
、組合わせて含む、リセット回路。 - (2)前記電圧検出手段(16)が第1のPチャネルト
ランジスタ(P1)、第2のPチャネルトランジスタ(
P2)、および第1のキャパシタ(C1)を含む、請求
項1に記載のリセット回路。 - (3)前記第1のPチャネルトランジスタのソースが前
記第1のキャパシタ(C1)の一方端と内部ノードとに
接続されて前記制御信号を与え、前記キャパシタ(C1
)の他方端が電源端子(20)に接続され、前記第1の
Pチャネルトランジスタ(P1)のゲートとドレインと
が互いに、そして前記第2のPチャネルトランジスタ(
P2)に接続され、前記第2のPチャネルトランジスタ
(P2)のゲートとドレインとが互いに、そして接地電
位(VSS)に接続されている、請求項2に記載のリセ
ット回路。 - (4)前記遅延手段(18)がPチャネルトランジスタ
(P3)とキャパシタ(C2)とを含む、請求項1に記
載のリセット回路。 - (5)前記Pチャネルトランジスタ(P3)のソースが
電源端子(20)に接続され、そのゲートが内部ノード
に接続されており、そのドレインがキャパシタ(C2)
の一方端と出力ノードとに接続されて前記リセット信号
を与え、前記キャパシタ(C2)の他方端が接地電位(
VSS)に接続されている、請求項4に記載のリセット
回路。 - (6)前記論理手段(14)が単一のモノリシック半導
体集積回路チップの上に形成された論理および/または
メモリ回路を含む、請求項5に記載のリセット回路。 - (7)前記リセット回路が論理および/またはメモリ回
路を含む同じ集積回路チップの一部として形成される、
請求項6に記載のリセット回路。 - (8)前記論理手段(14)が単一のモノリシック半導
体集積回路チップの上に形成された論理および/または
メモリ回路を含む、請求項1に記載のリセット回路。 - (9)前記リセット回路が論理および/またはメモリ回
路を含む同じ集積回路チップの一部として形成される、
請求項8に記載のリセット回路。 - (10)不活性状態から電源投入されて、電源電圧が予
め定められたレベルに達してからのみ、論理回路に与え
られているリセット信号をオフにするCMOSパワーオ
ン・リセット回路であって、電源電圧(VCC)を受け
るための電源端子(20)と、 第1のPチャネルトランジスタ(P1)、第2のPチ
ャネルトランジスタ(P2)、および第1のキャパシタ
(C1)によって形成され、制御信号を与える電圧検出
段(16)とを組合わせて含み、 前記第1のPチャネルトランジスタ(P1)のソース
が前記第1のキャパシタ(C1)の一方端と内部ノード
とに接続されて前記制御信号を与え、前記キャパシタ(
C1)の他方端が電源端子(20)に接続され、前記第
1のPチャネルトランジスタ(P1)のゲートとドレイ
ンとが互いに、そして前記第2のPチャネルトランジス
タ(P2)のソースに接続され、前記第2のPチャネル
トランジスタ(P2)のゲートとドレインとが互いに、
そして接地電位(VSS)に接続されており、さらに 第3のPチャネルトランジスタ(P3)および第2の
キャパシタ(C2)で形成され、出力ノードでリセット
信号を与えるRC遅延段(18)を組合わせて含み、 前記第3のPチャネルトランジスタ(P3)のソース
が電源端子(20)に接続され、そのゲートが内部ノー
ドに接続され、そのドレインが第2のキャパシタ(C2
)の一方端と出力ノードとに接続されて前記リセット信
号を与え、前記キャパシタ(C2)の他方端が接地電位
(VSS)に接続され、さらに 電源電圧およびリセット信号に作動的に接続され、か
つそれに応答する論理回路(14)とを組合わせて含む
、リセット回路。 - (11)前記論理手段(14)が単一のモノリシック半
導体集積回路チップの上に形成された論理および/また
はメモリ回路を含む、請求項10に記載のリセット回路
。 - (12)前記リセット回路が論理および/またはメモリ
回路を含む同じ集積回路チップの一部として形成される
、請求項11に記載のリセット回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US19944488A | 1988-05-27 | 1988-05-27 | |
US199,444 | 1988-05-27 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0229118A true JPH0229118A (ja) | 1990-01-31 |
Family
ID=22737526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1126534A Pending JPH0229118A (ja) | 1988-05-27 | 1989-05-18 | Cmosパワーオン・リセット回路 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0343872A3 (ja) |
JP (1) | JPH0229118A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5365481A (en) * | 1992-07-14 | 1994-11-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having test mode and method of setting test mode |
JP2013179561A (ja) * | 2012-01-30 | 2013-09-09 | Seiko Instruments Inc | パワーオンリセット回路 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AT401984B (de) * | 1991-08-01 | 1997-01-27 | Austria Mikrosysteme Int | Dynamische einschalt-rücksetzschaltung |
US6288584B1 (en) * | 2000-10-05 | 2001-09-11 | Pericom Semiconductor Corp. | Zero standby-current power-on reset circuit with Schmidt trigger sensing |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4591745A (en) * | 1984-01-16 | 1986-05-27 | Itt Corporation | Power-on reset pulse generator |
US4633107A (en) * | 1984-11-20 | 1986-12-30 | Harris Corporation | CMOS power-up reset circuit for gate arrays and standard cells |
US4717840A (en) * | 1986-03-14 | 1988-01-05 | Western Digital Corporation | Voltage level sensing power-up reset circuit |
JPS6444618A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Reset signal generating circuit |
-
1989
- 1989-05-18 JP JP1126534A patent/JPH0229118A/ja active Pending
- 1989-05-19 EP EP19890305098 patent/EP0343872A3/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US5365481A (en) * | 1992-07-14 | 1994-11-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having test mode and method of setting test mode |
JP2013179561A (ja) * | 2012-01-30 | 2013-09-09 | Seiko Instruments Inc | パワーオンリセット回路 |
Also Published As
Publication number | Publication date |
---|---|
EP0343872A2 (en) | 1989-11-29 |
EP0343872A3 (en) | 1991-01-09 |
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