JPH0229118A

JPH0229118A - Ｃｍｏｓパワーオン・リセット回路

Info

Publication number: JPH0229118A
Application number: JP1126534A
Authority: JP
Inventors: Paul G Schnizlein; ポール・ジィ・シュニッツライン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1988-05-27
Filing date: 1989-05-18
Publication date: 1990-01-31
Also published as: EP0343872A2; EP0343872A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景この発明は一般にＣＭＯＳ集積回路、より特定的には不
活性またはオフ状態から電源投入されて特定のレベルに
電源電圧が達してからのみ、論理回路に与えられたリセ
ット信号をオフにするＣＭＯＳパワーオンφオンジト回
路に関する。

一般に知られているように、リセット信号は電力が印加
されてから論理および／またはメモリ回路の出力を特定
の既知の論理状態にセットするまたは設定するために一
般に適用されている。先行技術を示す第１図（ａ）のよ
うに、現在直列接続抵抗器とキャパシタとを使って簡単
なＲＣリセット回路が実現されている。この先行技術の
リセット回路は、電源電圧の立上がり時間が、ＲＣ時定
数と比較して長すぎるときは、論理および／またはメモ
リ回路を正しくリセットしないという問題を被っている
。結果として、出力端子４でのリセット信号は、電源端
子２の立上がり供給電圧ＶＣＣに関して遅延されない。

電源端子２と出力端子４の波形はそれぞれ第１図（ｂ）
、第１図（Ｃ）に示されている。こうして、リセット信
号は、電源電圧が論理回路を確実に動作させるために十
分に高まる以前に、オフにされるかまたは論理回路から
除去されるかもしれない。これは、論理状態がハイおよ
びローのレベル間で切換わる時点が、電源投入されつつ
ある、供給される電源電圧の値に依存しているかもしれ
ないからである。

したがって、不活性の状態から電源投入されて、電源電
圧が予め定められたレベルに達してからのみ、論理回路
に供給されているリセット信号をオフするＣＭＯＳパワ
ーオン・リセット回路を設けることが望ましい。この発
明のリセット回路は、電圧検出段とＲＣ遅延段からなる
。電圧検出段は、電源電圧の電圧レベルを測定するため
に使われ、制御信号を発生させる。遅延段は、電源電圧
と制御信号に応答して、電源電圧が予め定められたレベ
ルに達するまで、出力ノードでリセット信号をオフにす
るのを禁止する。論理回路は、電源電圧とリセット信号
に作動的に接続されて、論理動作を制御する。

発明の要約したがって、この発明の一般的な目的は、製造および組
立が比較的簡単で経済的でありながら、先行技術のリセ
ット回路に見られる問題を克服するＣＭＯＳパワーオン
・リセット回路を提供することである。

この発明の目的は、電源電圧が予め定められたレベルに
達してからのみ、論理回路に供給されているリセット信
号をオフにするＣＭＯＳパワーオン・リセット回路を提
供することである。

この発明の他の目的は、電圧検出段とＲＣ遅延段を含む
ＣＭＯＳパワーオン・リセット回路を提供することであ
る。

この発明のさらに他の目的は、論理および／またはメモ
リ回路を含む同じモノリシック半導体集積回路チップの
一部として構成されているＣＭＯＳパワーオン・リセッ
ト回路を提供ることである。

この発明の上記およびこの他の目的と利点を実施するに
あたって、不活性の状態から電源投入されて、電源電圧
が予め定められたレベルに達してからのみ、論理手段に
供給されているリセット信号をオフにするＣＭＯＳパワ
ーオン・リセット回路が提供されている。リセット回路
は、電圧検出段とＲＣ遅延段とを含む。電源電圧を受け
るために電源端子が設けられている。電圧検出段は電源
電圧に応答して、電源電圧の電圧レベルを測定して制御
信号を発生させる。遅延段は電Ｆｉ、電圧と制御信号に
応答して、電源電圧が予め定められたレベルに達するま
では、出力ノードでリセット信号をオフにするのを禁止
する。°論理手段は電源電圧とリセット信号に作動的に
接続されて、論理動作を制御する。

この発明におけるこれらおよびその他の目的ならびに利
点は、全体を通して対応している部分が同じ参照符号で
示されている添付の図面と一緒に次の詳細な説明を読む
ともっと完全に明白になる。

好ましい実施例の説明詳細に図を参照すると、第２図にこの発明の原理に従っ
て構成されたＣＭＯＳパワーオン・リセット回路１０の
概略回路図が示されている。リセット回路１０は、種々
の論理および／またはメモリ回路（図示されていない）
を含むモノリシック半導体集積回路チップ１４と結合さ
れている出力端子１２にリセット信号ＲＥＳＥＴを供給
する。

リセット信号ＲＥＳＥＴは論理信号であり、ローの論理
レベルのときに集積回路チップ１４にリセットを開始す
る。リセット信号ＲＥＳＥＴがハイの論理レベルのとき
、リセットはオフされるかまたは集積回路チップ１４か
ら除去される。

リセット回路１０は電圧検出段１６とＲＣ遅延段１８と
を含む。電圧検出段１６は第１のＰチャネル電界効果ト
ランジスタ（ＦＥＴ）ＰＩと、第２のＰチャネルＦＥＴ
　　Ｐ２と、第１のキャパシタＣ１とからなる。Ｐチャ
ネルトランジスタＰ１のソース電極は、第１のキャパシ
タＣ１の一方端とノードＡとに接続されている。第トキ
ャパシタＣ１の他方端は、電源電圧または電位ＶＣＣを
受けるために、第１の電源端子２０に接続されている。

ＰチャネルトランジスタＰ１のゲートおよびドレイン電
極は互いに、モしてノードＢに接続されている。Ｐチャ
ネルトランジスタＰ２のゲートおよびドレイン電極は、
電源電圧もしくは電位ＶＳＳ（接地電位または０ボルト
かもしれない）を受けるために、互いに、そして第２の
電源端子２２に接続されている。

リセット回路１０が不活性またはオフ状態から電源投入
されると、電源電位ｖＣＣは約＋５．０ボルトの定常状
態レベルに徐々に上がる。第１のキャパシタＣ１はＮチ
ャネル電界効果トランジスタのゲート酸化物キャパシタ
ンスとして実現されるのが好ましい。典型的には、Ｎチ
ャネルトランジスタのゲート電極はキャパシタの一方の
プレートを形成し、ゲートおよびドレイン電極は互いに
結びつけられてキャパシタの他方のプレートを形成する
。

ＲＣ遅延段１８は第３のＰチャネルＦＥＴ　　Ｐ３と第
２のキャパシタＣ２とからなる。第３のＰチャネルトラ
ンジスタＰ３のゲート電極はノードＡに接続されており
、そのソース電極は第１の電源端子２０に接続されてお
り、そのドレインは出力ノードＣに接続されている。出
力ノードＣはリセット信号ＲＥＳＥＴを出力端子１２に
供給する。

出力ノードＣはさらに第２のキャパシタＣ２の一方端に
接続されており、第２のキャパシタＣ２の他方端は第２
の電源端子２２に接続されている。

集積回路チップ１４はさらに第１の電源端子２０に接続
されている。

この発明のリセット回路１０の動作を理解するために、
第２図のリセット回路の種々の点に現われる波形を図示
する第３図の（ａ）ないしくｃ）について言及する。最
初は、第１の電源端子２０に印加された電源電圧ｖＣＣ
はオフまたは不活性の状態にあると仮定する。結果とし
て、すべてのＰチャネルトランジスタＰ１、Ｐ２、とＰ
３はオフになり、キャパシタＣ１と０２とはｔｏ時点で
は充電されていない。電源電圧ｖＣＣは第３図（ａ）に
示されている。それゆえに、ノードＡとＣとは、それぞ
れ第３図（ｂ）と第３図（Ｃ）とに図示されているよう
に、ローまたは論理″０″のレベル（ＶＳＳ）にある。

リセット信号ＲＥＳＥＴはノードＣから取出されるので
、ローレベルにあり、集積回路チップ１４の論理回路で
リセット状態を保つ。

電源電圧ＶＣＣがｔ１時点で電源投入またはオンにされ
ると、第１の電源端子２０の電圧レベルは上がり始める
。第１のキャパシタＣ１は、電源電圧ＶＣＣの変化に対
して最初は短絡の働きをするので、ノードＡの電圧レベ
ルは、′上がっている電源電圧に従う。ノードＡの電圧
レベルが、それぞれのトランジスタＰ１およびＰ２のし
きい値電圧ＶＴ　ｎ（Ｐ　＋）とｖＴｌ、Ｉ（Ｐ２）と
の和を越え始めルｔ２時点になるまで、トランジスタＰ
１とＰ２はオフのままになっていることに注目すべきで
ある。

ｔ２時点では、トランジスタＰ１とＰ２は導通され、ノ
ードＡは約２ＶＴＨに保たれ、電源電圧ＶＣＣはその後
も上がり続ける。

第３図（Ｃ）かられかるように、ｔ２時点ではトランジ
スタＰ３は非導通なので、ノードＣはまだＶＳＳの電圧
レベルにある。ｔ３時点では、電源電圧レベルは３ＶＴ
１１に上がっている。その後、トランジスタＰ３のソー
スとゲート間の差は、１しきい値電圧ＶＴＨ（３ＶＴＨ
２ＶＴＨ）よりも大きくなり、トランジスタＰ２を導通
させる。

ｔ３時点の後、第２のキャパシタＣλは充電を始めて、
ノードＣは電圧■ＳＳから電源電圧ＶＣＣに向かって立
上がる。

成る時点ｔ４で、ノードＣのリセット信号ｒ百ＳＥＴは
ハイまたは論理“１“のレベルに対応するレベルになっ
て、集積回路チップ１４の論理回路に供給されているリ
セットを除去するかまたはその接続を断つようにする。

しかし、このような時点ｔ４では、論理回路に印加され
た電？Ｒ電圧ＶＣＣは既に予め定められたＶｌのレベル
に達していて、論理回路の信頼できる動作を確実にする
ために十分に高い。

このリセット回路１０の電圧検出段１６は、電源電圧Ｖ
ＣＣが印加されるにつれ、その電圧レベルを測定するた
めに利用されており、特定の電源電圧レベルに達するま
でＲＣ遅延段１８の動作を禁止することを認識するべき
である。結果として、リセット信号は論理回路に供給さ
れ続ける。論理回路の正しい動作を確実にする予め定め
られた電源電圧レベルに達すると、ＲＣ遅延段１８は動
作することが可能となって遅延を起こして、次にリセッ
ト信号をオフにする。言換えると、ノードＣのリセット
信号は、上昇している電源電圧ｖＣＣに関して遅延され
る。したがって、電源電圧が予め定められたレベルに達
するまで、リセット信号はオフにされるのを禁止され、
それによって論理回路の誤った動作が避けられ°る。

当業者にとって明白なように、論理回路の信頼できる動
作のためにより高い電源電圧レベルが必要なら、電圧検
出段の直列接続Ｐチャネルトランジスタの数を増やすこ
とができる。また、ＰチャネルトランジスタをＮチャネ
ルトランジスタに置換えて、代わりの実施例を構成する
ことができるのも明白であろう。さらに、リセット回路
１０は、論理および／またはメモリ回路を含む同じ集積
回路チップ１４の一部として形成することができ、それ
によってボード部品を省いて余分のパッケージビンの必
要をなくす。

前述の詳細な説明から、このようにこの発明は、不活性
の状態から電源投入されて、電源電圧が予め定められた
レベルに達してからのみ、論理回路に供給されているリ
セット信号をオフにするＣＭＯＳパワーオン・リセット
回路を提供することがわかる。リセット回路は電圧検出
段とＲＣ遅延段とからなる。さらに、リセット回路は、
論理回路を含む同じ集積回路チップの一部として形成す
ることができる。

この発明の好ましい実施例として、現在考えられている
ものが、図示および説明されているが、当業者にとって
は、種々の変更や修正を行なうことができ、発明の正し
い範囲から離れることなしに、均等物をそれの要素に代
用することができることが理解される。さらに、この発
明の主要範囲から離れることなく、この発明の教示に特
定の状態または材料を適合させるために数々の修正を行
なうことができる。したがって、この発明は、この発明
を実施するため企図された最良の方法として開示された
この特定の実施例に限定されるものではなく、この発明
は前記の特許請求の範囲の範囲内に入るすべての実施例
を含むことが意図されている。

【図面の簡単な説明】

第１図（ａ）は先行技術のリセット回路を示す。第１図（ｂ）および（Ｃ）は第１図（ａ）で示されてい
るリセット回路のそれぞれの端子２および４での波形で
ある。第２図はこの発明に従った・ＣＭＯＳパワーオン・リセ
ット回路の概略回路図である。第３図（ａ）ないしくＣ）は、第２図の回路のいくつか
の点での波形であり、それについての動作を理解する上
で有用である。図において１４は論理手段、１６は電圧検出段、１８は
ＲＣ遅延段、２０は電源端子、Ｐｌは第１のＰチャネル
トランジスタ、Ｐ２は第２のＰチャネルトランジスタ、
Ｐ３は第３のＰチャネルトランジスタ、Ｃ１は第１のキ
ャパシタ、Ｃ２は第２のキャパシタである。特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーボレーテッド

Claims

【特許請求の範囲】

（１）不活性状態から電源投入されて電源電圧が予め定
められたレベルに達してからのみ、論理回路に与えられ
たリセット信号をオフにするＣＭＯＳパワーオン・リセ
ット回路であって、電源電圧（ＶＣＣ）を受けるための
電源端子（２０）と、　前記電源電圧（ＶＣＣ）に応答して、前記電源電圧（
ＶＣＣ）の電圧レベルを測り、かつ制御信号を発生させ
るための電圧検出手段（１６）と、　前記電源電圧（Ｖ
ＣＣ）と前記制御信号とに応答して、電源電圧（ＶＣＣ
）が予め定められたレベルに達するまで、出力ノードで
リセット信号をオフにするのを禁止するための遅延手段
（１８）と、　前記電源電圧（ＶＣＣ）と前記リセット信号とに応答
して、論理動作を制御するための論理手段（１４）とを
、組合わせて含む、リセット回路。
（２）前記電圧検出手段（１６）が第１のＰチャネルト
ランジスタ（Ｐ１）、第２のＰチャネルトランジスタ（
Ｐ２）、および第１のキャパシタ（Ｃ１）を含む、請求
項１に記載のリセット回路。
（３）前記第１のＰチャネルトランジスタのソースが前
記第１のキャパシタ（Ｃ１）の一方端と内部ノードとに
接続されて前記制御信号を与え、前記キャパシタ（Ｃ１
）の他方端が電源端子（２０）に接続され、前記第１の
Ｐチャネルトランジスタ（Ｐ１）のゲートとドレインと
が互いに、そして前記第２のＰチャネルトランジスタ（
Ｐ２）に接続され、前記第２のＰチャネルトランジスタ
（Ｐ２）のゲートとドレインとが互いに、そして接地電
位（ＶＳＳ）に接続されている、請求項２に記載のリセ
ット回路。
（４）前記遅延手段（１８）がＰチャネルトランジスタ
（Ｐ３）とキャパシタ（Ｃ２）とを含む、請求項１に記
載のリセット回路。
（５）前記Ｐチャネルトランジスタ（Ｐ３）のソースが
電源端子（２０）に接続され、そのゲートが内部ノード
に接続されており、そのドレインがキャパシタ（Ｃ２）
の一方端と出力ノードとに接続されて前記リセット信号
を与え、前記キャパシタ（Ｃ２）の他方端が接地電位（
ＶＳＳ）に接続されている、請求項４に記載のリセット
回路。
（６）前記論理手段（１４）が単一のモノリシック半導
体集積回路チップの上に形成された論理および／または
メモリ回路を含む、請求項５に記載のリセット回路。
（７）前記リセット回路が論理および／またはメモリ回
路を含む同じ集積回路チップの一部として形成される、
請求項６に記載のリセット回路。
（８）前記論理手段（１４）が単一のモノリシック半導
体集積回路チップの上に形成された論理および／または
メモリ回路を含む、請求項１に記載のリセット回路。
（９）前記リセット回路が論理および／またはメモリ回
路を含む同じ集積回路チップの一部として形成される、
請求項８に記載のリセット回路。
（１０）不活性状態から電源投入されて、電源電圧が予
め定められたレベルに達してからのみ、論理回路に与え
られているリセット信号をオフにするＣＭＯＳパワーオ
ン・リセット回路であって、電源電圧（ＶＣＣ）を受け
るための電源端子（２０）と、　第１のＰチャネルトランジスタ（Ｐ１）、第２のＰチ
ャネルトランジスタ（Ｐ２）、および第１のキャパシタ
（Ｃ１）によって形成され、制御信号を与える電圧検出
段（１６）とを組合わせて含み、　前記第１のＰチャネルトランジスタ（Ｐ１）のソース
が前記第１のキャパシタ（Ｃ１）の一方端と内部ノード
とに接続されて前記制御信号を与え、前記キャパシタ（
Ｃ１）の他方端が電源端子（２０）に接続され、前記第
１のＰチャネルトランジスタ（Ｐ１）のゲートとドレイ
ンとが互いに、そして前記第２のＰチャネルトランジス
タ（Ｐ２）のソースに接続され、前記第２のＰチャネル
トランジスタ（Ｐ２）のゲートとドレインとが互いに、
そして接地電位（ＶＳＳ）に接続されており、さらに　第３のＰチャネルトランジスタ（Ｐ３）および第２の
キャパシタ（Ｃ２）で形成され、出力ノードでリセット
信号を与えるＲＣ遅延段（１８）を組合わせて含み、　前記第３のＰチャネルトランジスタ（Ｐ３）のソース
が電源端子（２０）に接続され、そのゲートが内部ノー
ドに接続され、そのドレインが第２のキャパシタ（Ｃ２
）の一方端と出力ノードとに接続されて前記リセット信
号を与え、前記キャパシタ（Ｃ２）の他方端が接地電位
（ＶＳＳ）に接続され、さらに　電源電圧およびリセット信号に作動的に接続され、か
つそれに応答する論理回路（１４）とを組合わせて含む
、リセット回路。
（１１）前記論理手段（１４）が単一のモノリシック半
導体集積回路チップの上に形成された論理および／また
はメモリ回路を含む、請求項１０に記載のリセット回路
。
（１２）前記リセット回路が論理および／またはメモリ
回路を含む同じ集積回路チップの一部として形成される
、請求項１１に記載のリセット回路。