JPH02283143A - Common bus control system - Google Patents

Abstract

PURPOSE:To eliminate the limit in equipment number and to increase the data transmission speed on a common bus since only a delay difference by one equip ment is to be considered in the data transfer between equipments even when equipment number is increased. CONSTITUTION:A clock and a frame head signal generated by a system basic clock source 91 and a synchronizing frame head signal generating section 90 are sent to each equipment via drivers 80, 81 and delay setting circuits 1, 2, 3. Each equipment receives a clock sent from a clock source 91 and a frame head signal sent from the generating section 91 and is operated based on the signals. Common buses 41-46, 48-52 is constituted of transmission buses 41-46 and reception buses 48-52 and provided with phase correction circuits 15, 25, 27, 35, 37 and 14, 24, 26, 34, 36. A received basic clock is subjected to 1/1024 time division control based on a received frame head signal in each equipment.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子交換システムにおける共通バス制御方式
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a common bus control method in an electronic switching system.

［従来の技術］ 従来、電子交換システムは第６図に示すように、装置番
号ｔ、２．３の複数の装置を備える。[Prior Art] Conventionally, as shown in FIG. 6, an electronic exchange system includes a plurality of devices with device numbers t, 2.3.

複数の装置は、トランシーバ２００，２０１，２０２．
２０３．２０４を介して共通バス２１０２１１．２１２
，２１３，２１４，２１５により接続される。各装置の
データ送受信インターフェイス部１３，２３．３３は、
第１番目の装置の同期用フレームヘッド信号作成部９０
で作成されたフレームヘッド信号により上記共通バスの
時分割スロットのフレーム同期をとり、かつ第１番目の
装置の基本クロック源９１から送出された信号により上
記共通バスのデータをラッチして、再び共通バス上にデ
ータを送出するようにしている。なお、同図において、
８０，８１，８４．８５はドライバ、８２．８３，８６
．８７はレシーバである。The plurality of devices include transceivers 200, 201, 202 .
Common bus 210211.212 via 203.204
, 213, 214, and 215. The data transmission/reception interface section 13, 23.33 of each device is
Synchronization frame head signal generation unit 90 of the first device
The frames of the time division slots of the common bus are synchronized by the frame head signal created in , and the data of the common bus is latched by the signal sent from the basic clock source 91 of the first device. I am trying to send data on the bus. In addition, in the same figure,
80, 81, 84.85 are drivers, 82.83, 86
．． 87 is a receiver.

［発明が解決しようとする課題］ 上述した従来の電子交換システムにおいては、各装置は
装置番号１の装置の同期フレームヘッド信号作成部９０
とシステム基本クロック源９１とから出力された２つの
信号を基準に共通バス上のデータの送受信を行っている
。このため、第７図に示すように、クロックを伝送する
ドライバ８０．８１、レシーバ８２．８３の遅延および
装置間ケーブル遅延等によって各装置間で上記した２つ
の信号のタイミングのずれが発生することになり、この
結果、データ送受信インターフェイス部３３から共通バ
ス２１１上へ送出するデータＡを装置番号２のデータ送
受信インターフェイス部２３で受信する時は正常に受信
できるが、装置番号１のデータ送受信インターフェイス
部１３で受信する時は正常に受信できない場合がある。[Problems to be Solved by the Invention] In the conventional electronic switching system described above, each device has a synchronization frame head signal generation section 90 of the device with device number 1.
Data is transmitted and received on the common bus based on two signals output from the system basic clock source 91 and the system basic clock source 91. Therefore, as shown in FIG. 7, a timing shift between the two signals described above may occur between each device due to delays in the drivers 80, 81 and receivers 82, 83 that transmit the clock, and delays in the cables between devices. As a result, when the data A sent from the data transmitting/receiving interface section 33 onto the common bus 211 is received by the data transmitting/receiving interface section 23 of device number 2, it can be received normally, but when the data transmitting/receiving interface section of device number 1 13, it may not be possible to receive it normally.

すなわち、従来は、共通バス上のデータをシステム基本
クロック源９１から送出される基本クロックと同期フレ
ームヘッド信号作成部９０から送出されるフレームヘッ
ド信号とを基に共通バス上のデータの送受信を行ってい
たために、装置数が多くなってくると、装置毎の伝送遅
延が影響して、基本となる装置からの伝送遅延が増して
データが正常に受信できなくなる。この結果、大きい装
置番号の場合には、共通バス上のデータとこのデータを
ラッチするデータ打ち抜き信号との間のマージンが少な
くなり、装置数を制限しなければデータが正常に受信で
きないという問題があった。That is, conventionally, data on the common bus is transmitted and received based on the basic clock sent from the system basic clock source 91 and the frame head signal sent from the synchronous frame head signal generation section 90. Therefore, as the number of devices increases, the transmission delay of each device affects the transmission delay from the basic device, making it impossible to receive data normally. As a result, in the case of large device numbers, the margin between the data on the common bus and the data punching signal that latches this data decreases, causing the problem that data cannot be received correctly unless the number of devices is limited. there were.

［課題を解決するための手段］ このような課題を解決するために、本発明に係る共通バ
ス制御方式は、共通バスが送信バスと受信バスとからな
り、送信バスと受信バスとを第１番の装置において接続
し、第１番の装置から第ｎ番の装置に順次共通バスの時
分割スロットの同期用フレームヘッド信号を遅延手段を
介して送り、上記装置のそれぞれの送信バスおよび受信
バスにこれらのバス上のデータとこのデータをラッチす
るデータ打ち抜き信号との位相補正を行う位相補正手段
をそれぞれ接続し、各装置のそれぞれに設けられた遅延
手段は同期用フレームヘッド信号に基づいてそれぞれ固
有の遅延差の伝送遅延情報を設定し、上記装置のそれぞ
れの遅延手段の出力をデータ打ち抜き信号として用いる
ようにした方法である。[Means for Solving the Problems] In order to solve such problems, the common bus control method according to the present invention is such that the common bus consists of a transmission bus and a reception bus, and the transmission bus and the reception bus are The frame head signal for synchronization of the time division slot of the common bus is sequentially transmitted from the first device to the nth device via the delay means, and the transmission bus and reception bus of each of the above devices are A phase correction means for correcting the phase of the data on these buses and the data punching signal that latches this data is connected to each of them, and the delay means provided in each device is connected to each other based on the synchronization frame head signal. In this method, transmission delay information of a unique delay difference is set, and the output of each delay means of the above device is used as a data punching signal.

また、遅延手段出力から共通バス上にデータを送受信す
るためのタイミングを調整するタイミング信号を作成す
るタイミング信号作成手段を上記装置のそれぞれに設け
るようにしたものである。Further, each of the above devices is provided with a timing signal generating means for generating a timing signal for adjusting the timing for transmitting and receiving data on the common bus from the output of the delay means.

また、第１番の装置の遅延手段が発生する互いに固定的
な遅延差を有する第１および第２の基本信号を第２番か
ら第ｎ番の装置までの遅延手段に追番順に伝送し、各遅
延手段は受信したこれらの基本信号に互いに固定的な遅
延差を与えて次の装置に出力するとともに自装置のタイ
ミング信号作成手段に送るようにしたものである。Further, the first and second basic signals having a fixed delay difference generated by the delay means of the first device are transmitted to the delay means of the second to nth devices in serial number order, Each delay means gives a fixed delay difference to the received basic signals and outputs them to the next device and also sends them to the timing signal generating means of its own device.

［作用］ 各装置のそれぞれに設けられた遅延手段によりそれぞれ
固有の遅延差の伝送遅延情報が設定され、この遅延手段
の出力に基づき共通バス上のデータがラッチされる。[Operation] Transmission delay information of a unique delay difference is set by the delay means provided in each device, and data on the common bus is latched based on the output of this delay means.

また、遅延手段の出力に基づいて共通バス上においてデ
ータを送受信するためのタイミングが調整される。Furthermore, the timing for transmitting and receiving data on the common bus is adjusted based on the output of the delay means.

また、受信した第１および第２の基本信号に固定的な遅
延差が与えられて次の装置に出力されるとともに、自装
置のタイミング信号作成手段に送出される。Further, a fixed delay difference is given to the received first and second basic signals, which are output to the next device, and are also sent to the timing signal generating means of the own device.

［実施例］ 次に、本発明について図面を参照して説明する。[Example] Next, the present invention will be explained with reference to the drawings.

第１図、第２図、第３図および第１図を参照して実施例
を説明する。この実施例は、装置番号１．２．３　　の
３つの装置の場合を示しており、システム基本クロック
源９１および同期用フレームヘッド信号作成部９０によ
り作成されたクロックおよびフレームヘッド信号をドラ
イバ８０，８１および遅延設定回路（システム基本クロ
ックの１クロック分を補正する回路＞１．２．３を介し
て各装置に送出する。An embodiment will be described with reference to FIG. 1, FIG. 2, FIG. 3, and FIG. This embodiment shows the case of three devices with device numbers 1, 2, and 3. 81 and a delay setting circuit (a circuit for correcting one clock of the system basic clock>1.2.3) to each device.

そして、各装置は、システム基本クロック源９１より送
出されたクロックと同期用フレームヘッド信号作成部９
０から送出されたフレームヘッド信号とを受信し、これ
らの信号を基準に動作する。共通バス４１〜４６．４８
〜５２は、それぞれ送信バス４６〜４１と受信バス４８
〜５２とからなり、これらの送信バスおよび受信バス上
に位相補正回路（システム基本クロックの１７０ツク分
を補正する回路）１５，２５，２７，３５．３７および
１４．２４．２６，３４．３６を設けている。上記共通
バスは、各装置で受信したフレームヘッド信号を基準と
し、受信した基本クロックで１０２４に時分割制御され
る。Each device uses the clock sent from the system basic clock source 91 and the synchronization frame head signal generator 9.
It receives the frame head signal sent from 0 and operates based on these signals. Common bus 41-46.48
~52 are transmission buses 46~41 and reception bus 48, respectively.
~52, and phase correction circuits (circuits that correct 170 clocks of the system basic clock) 15, 25, 27, 35.37 and 14.24.26, 34.36 are installed on these transmission buses and reception buses. has been established. The common bus is controlled in 1024 time divisions using the received basic clock based on the frame head signal received by each device.

また、遅延設定回路１，２．３は、各装置のタイミング
信号作成回路１２，２２．３２にフレームヘッド信号を
互いに固定的な遅延をもたせた２つの信号１００と１０
１．１０２と１０３，１０４と１０５（装置番号１では
２つの信号の遅延差がなく、装置番号が１つ増す毎に遅
延差が１つ増す信号）を送出する９タイミング信号作成
回路１２．２２．３２は、上記２つの信号を受け、各装
置毎に送信バスおよび受信バスにデータを送受信するタ
イミング信号６１，６３．６５および６０．６２．６４
を作り、データ送受信インターフェイス部１３，２３．
３３に送出する。このタイミング信号を基にデータ送受
信インターフェイス部１３．２３．３３は、送信バス４
６，４４゜４２にデータを送出し、受信インターフェイ
ス部２３．３３は、受信バス４９．５１からデータを受
信する。Further, the delay setting circuits 1, 2.3 send the frame head signal to the timing signal generation circuits 12, 22.
1. 9 timing signal generation circuits that send out signals 102, 103, 104, and 105 (signals where there is no delay difference between the two signals at device number 1, and the delay difference increases by one each time the device number increases) 12.22 .32 are timing signals 61, 63.65 and 60.62.64 that receive the above two signals and send and receive data to the transmission bus and reception bus for each device.
and create a data transmission/reception interface section 13, 23 .
Send on 33rd. Based on this timing signal, the data transmission/reception interface section 13.23.33 transmits data to the transmission bus 4.
The receiving interface section 23.33 receives data from the receiving bus 49.51.

受信バス４９．５１からのデータの受信は、同期用フレ
ーｌ＼ヘッド信号作成部９０により作られたフレームヘ
ッド信号１００，１０２，１０４を基準に受信する構成
となっており、装置番号が大きくなると、遅延設定回路
により１クロツタ分だけ順次大きくなるように位相補正
され、装置間でフレームヘッド信号の位相のずれが発生
する。Data is received from the reception bus 49.51 based on frame head signals 100, 102, and 104 created by the synchronization frame head signal creation section 90, and as the device number increases, , the phase is corrected by the delay setting circuit so that it becomes sequentially larger by one crotch, and a phase shift of the frame head signal occurs between devices.

しかし、受信バスは、装置番号１より装置番号３へ位相
補正回路１４，２４，２６，３４．３６を通して接続さ
れているためフレームヘッド信号と同じ方向であり、か
つ位相補正の回数も同じであるため、受信バス上のデー
タをフレームへ・ソド信号のタイミングで受信すると、
装置番号がいくつであろうとも同じデータが受信できる
（第１図の受信用タイミングと時分割スロットとの関係
を参照）。However, since the receiving bus is connected from device number 1 to device number 3 through phase correction circuits 14, 24, 26, 34, and 36, it is in the same direction as the frame head signal, and the number of phase corrections is also the same. Therefore, when data on the receive bus is received at the timing of the frame/sodo signal,
The same data can be received regardless of the device number (see the relationship between reception timing and time division slots in FIG. 1).

しかし、送信側では、送信バスとフレームヘッド信号の
方向が逆であるため、送出するタイミングは各装置ごと
に受信タイミングより前に固定したデータスロット分だ
け早くデータを送出しなければならない（第１図の送信
用タイミングと受信用タイミングの関係参照）。なお、
送信用タイミングと受信用タイミングとの差は、［共通
バス上にある位相補正回路１４，１５．２４〜２７．３
４〜３７］Ｘ［システム基本クロ７２分］の差である。However, on the transmitting side, since the directions of the transmitting bus and frame head signal are opposite, the data must be sent out a fixed data slot earlier than the receiving timing for each device (first (See the relationship between transmission timing and reception timing in the figure). In addition,
The difference between the transmission timing and the reception timing is determined by the phase correction circuits 14, 15.24 to 27.3 on the common bus.
4 to 37] X [system basic black 72 minutes].

この送信用タイミングは、各装置ごとのタイミング信号
作成回路１２，２２．３２で作成する。なお、第１図に
おいては共通バスが１０２４分割多重された場合の回路
の動作を示している。This transmission timing is created by the timing signal creation circuits 12, 22, and 32 for each device. Note that FIG. 1 shows the operation of the circuit when the common bus is divided into 1024 and multiplexed.

次に、装置番号３（第２図）の装置を例にとり、第３図
のタイムチャートを参照して詳細に説明する。Next, taking the device number 3 (FIG. 2) as an example, a detailed explanation will be given with reference to the time chart of FIG. 3.

位相補正回路であるラッチ回路３７は、データ送受信イ
ンターフェイス部３３から送出されたデータをレシーバ
８３で装置番号２の装置より受信したシステム基本クロ
ックＣＬＫ３でラッチ（１クロック分位相補正）し、装
置番号２の装置に送出する。位相補正回路であるラッチ
回路３６は、装置番号２の装置より受信バス５０を通し
て入力されたデータをシステム基本クロックＣＬＫ３で
ラッチして受信バス５１に送出する。The latch circuit 37, which is a phase correction circuit, latches the data sent from the data transmission/reception interface unit 33 using the system basic clock CLK3 received from the device with device number 2 by the receiver 83 (one clock phase correction), and Send to the device. The latch circuit 36, which is a phase correction circuit, latches the data input from the device with device number 2 through the reception bus 50 using the system basic clock CLK3 and sends it to the reception bus 51.

また、遅延設定回路３より出力された信号１０５は、４
ビツトカウンタ１５０にロード入力として入力され、こ
れによりカウンタ１５０の０゜１．２．３のデータ入力
端子に与えられる「０」をロードする。４ビツトカウン
タ１５０は、システム基本クロックＣＬ　Ｋ　３をイン
バータ１５１によりインバートした信号によって５上記
のロード入力「ｏ」からカウントアツプして、０，１゜
２．３の出力端子から送出されるカウンタ出力１１０を
１０ビツトカウンタ１６０のロードデータ端子の下位か
ら３ビツト目〜６ビツト目の４ビツトに入力させる。な
お、カウンタ１６０の残りの１．２ビツトと７ビツト〜
１０ビツトの計６ビツトには、「ＯＪが入力される。Further, the signal 105 output from the delay setting circuit 3 is 4
It is input as a load input to bit counter 150, thereby loading the ``0'' applied to the 0°1.2.3 data input terminal of counter 150. The 4-bit counter 150 counts up from the load input "o" by 5 using a signal obtained by inverting the system basic clock CLK3 by the inverter 151, and outputs the counter output from the output terminal of 0.1°2.3. 110 is input to the 4 bits of the 3rd to 6th bits from the bottom of the load data terminal of the 10-bit counter 160. Note that the remaining 1.2 bits and 7 bits of the counter 160
“OJ” is input to 10 bits, a total of 6 bits.

そして、遅延設定回路３から出力された信号１０４をシ
ステム基本クロックＣＬＫ３の半りロック分だけ半クロ
ツク分遅延回路（半ＣＬＫ分遅延回路）１７０で遅延さ
せ、この遅延信号１３０を１０ビツトカウンタ１６０の
ロード入力端子に入力する。すなわち、遅延設定回路３
から出力された信号１０４と信号１０５の遅延差分だけ
４ビツトカウンタ１５０はカウントアツプするなめ、１
−０ビツトカウンタ１６０にロードされる値（信号１１
０）が変化し、その値を１０ビツトカウンタ１６０がロ
ードする（装置番号３の時はロード値８→信号１２０）
。Then, the signal 104 output from the delay setting circuit 3 is delayed by a half-clock delay circuit (half-CLK delay circuit) 170 by a half-lock of the system basic clock CLK3, and this delayed signal 130 is sent to the 10-bit counter 160. Input to the load input terminal. That is, the delay setting circuit 3
The 4-bit counter 150 counts up by the delay difference between the signal 104 and the signal 105 output from the
-0 value loaded into bit counter 160 (signal 11
0) changes, and the 10-bit counter 160 loads that value (for device number 3, load value 8 → signal 120)
.

なお、この遅延差は、装置番号で異なるけれども、４ビ
ツトカウンタ１５０および１０ビツトカウンタ１６０の
カウント手順が決定され、各装置固有の送信受信のタイ
ミングを得る。そして、この１０ビツトカウンタ１６０
のキャリー信号１４０をシステム基本クロックＣＬＫ３
の１クロック分だけ１クロック分遅延回路（ＩＣＬＫ分
遅延回路）１９０で遅延させ、遅延信号６５をデータ送
受信インターフェイス部３３に入力する。ここで、タイ
ミング信号作成回路３２においては、この】、０ビツト
カウンタ１６０のキャリー信号１４０は、送信タイミン
グ信号を得るために使用され、カウンタ１６０のカウン
ト出力１２０は全く使用されない。また、このときのカ
ウンタ１６０のカウント値は、２１０＝１０２４である
。そして、上記した遅延信号６５は、送信バスにライン
３３ａを介してデータを送出するためのタイミング信号
となる。Although this delay difference differs depending on the device number, the counting procedure of the 4-bit counter 150 and the 10-bit counter 160 is determined to obtain the transmission/reception timing unique to each device. And this 10 bit counter 160
The carry signal 140 of the system basic clock CLK3
The delay signal 65 is delayed by one clock in a one-clock delay circuit (ICLK delay circuit) 190 and input to the data transmission/reception interface section 33 . In the timing signal generation circuit 32, the carry signal 140 of the 0-bit counter 160 is used to obtain a transmission timing signal, and the count output 120 of the counter 160 is not used at all. Further, the count value of the counter 160 at this time is 210=1024. The delay signal 65 described above becomes a timing signal for sending data to the transmission bus via the line 33a.

また、遅延設定回路３より出力された信号１０４をシス
テム基本クロックＣＬ、　Ｋ　３の１．クロック分だけ
１クロック遅延回路（ＩＣＬＫ分遅延回路）１８０で遅
延させ、遅延信号６４をデータ送受信インターフェイス
部３３に入力する。この遅延信号６４は、受信バスから
データを受信するためのタイミング信号となる。なお、
第２図に詳細構成を示した装置番号３の装置においては
、第１図中の同装置の位相補正回路３４，３５，３６゜
３７をラッチ回路により構成している。Further, the signal 104 outputted from the delay setting circuit 3 is converted to system basic clock CL, K3, 1. A one-clock delay circuit (ICLK delay circuit) 180 delays the signal by one clock, and the delayed signal 64 is input to the data transmission/reception interface section 33 . This delay signal 64 becomes a timing signal for receiving data from the reception bus. In addition,
In the device numbered 3 whose detailed configuration is shown in FIG. 2, the phase correction circuits 34, 35, 36° 37 of the same device in FIG. 1 are constituted by latch circuits.

第５図は、第１図に示された遅延設定回路１゜２．３の
具体例およびその周辺回路を示す図である。装置番号１
の装置に用いられる遅延設定回路１は、同期用フレーム
ヘッド信号作成部９０から出力される同期用フレームヘ
ッド信号く第３図多照）を受ける１クロック分遅延回路
１０９および他の１クロック分遅延回路１１０．１１．
２ａを有する。FIG. 5 is a diagram showing a specific example of the delay setting circuit 1°2.3 shown in FIG. 1 and its peripheral circuits. Device number 1
The delay setting circuit 1 used in the device includes a one-clock delay circuit 109 that receives a synchronization frame head signal (see FIG. 3) output from a synchronization frame head signal generation section 90, and another one-clock delay circuit. Circuit 110.11.
It has 2a.

そして、１クロック分遅延回路１０９で１クロック分遅
延されたフレームヘッド信号は、信号１００および信号
１０１としてタイミング信号作成回路１２に送出される
。このときのフレームヘッド信号は第１図に示されるよ
うにクロックの１周期分の幅を有するパルス信号である
。The frame head signal delayed by one clock in the one clock delay circuit 109 is sent to the timing signal generation circuit 12 as a signal 100 and a signal 101. The frame head signal at this time is a pulse signal having a width equivalent to one clock period, as shown in FIG.

また、信号１００と信号１．０１とは、第３図に示され
るとおり、同じパルス波形であり、換言すれば、これら
の両信号は遅延差「Ｏ」の信号となる。そして、信号１
００はデータ送受信インターフェイス部１３にも送出さ
れる。Further, as shown in FIG. 3, the signal 100 and the signal 1.01 have the same pulse waveform, in other words, these two signals have a delay difference of "O". And signal 1
00 is also sent to the data transmission/reception interface unit 13.

また、装置番号２の装置に用いられる遅延設定回路２は
、遅延設定回路１を構成する１クロツク分遅延回路１１
０の出力を受ける１クロツク分遅延回路１１１、同様に
遅延設定回路１を構成する１クロ・ツク分遅延回路１１
２ａの出力を受ける１クロツク分遅延回路１１２ｂおよ
びこの１クロツク分遅延回路１１２ｂの出力を受ける１
クロツク分遅延回路１１３ａを有する。Further, the delay setting circuit 2 used in the device with device number 2 is a 1-clock delay circuit 11 that constitutes the delay setting circuit 1.
1 clock delay circuit 111 which receives the output of 0, and 1 clock delay circuit 11 which similarly constitutes the delay setting circuit 1.
A one-clock delay circuit 112b receives the output of the clock 2a, and a one-clock delay circuit 112b receives the output of the one-clock delay circuit 112b.
It has a clock delay circuit 113a.

そして、１クロツク分遅延回路１１０の出力と１クロツ
ク分遅延回路１１２ｂの出力とが信号１０３．１０２と
して装置番号２の装置のタイミング信号作成回路２２に
送出される。ここで用いられる信号１０３は、上記の信
号１００，１０１に対して１クロツク分遅れた信号であ
り、また信号１０２は１クロツク分遅延回路１１２ａと
１１２ｂとからなる２クロツク分遅延回路１１２によっ
て２クロツク分遅れた信号となる。従って、信号１０２
は信号１０３に対して１クロツク分遅れた信号となる。Then, the output of the one-clock delay circuit 110 and the output of the one-clock delay circuit 112b are sent as signals 103.102 to the timing signal generation circuit 22 of the device numbered 2. The signal 103 used here is a signal delayed by one clock with respect to the above-mentioned signals 100 and 101, and the signal 102 is delayed by two clocks by a two-clock delay circuit 112 consisting of one-clock delay circuits 112a and 112b. The signal will be delayed by a minute. Therefore, signal 102
is a signal delayed by one clock with respect to signal 103.

このことは、第３図に良く示されている。なお、信号１
０２は、データ送受信インターフェイス部２３にも送出
される。This is well illustrated in FIG. In addition, signal 1
02 is also sent to the data transmission/reception interface unit 23.

また、装置番号３の装置に用いられる遅延設定回路３は
上述した遅延設定回路２と全く同様な構成である。すな
わち、遅延設定回路３は、遅延設定回路２を構成する１
クロツク分遅延回路１１１の出力を受ける１クロツク分
遅延回路１１５、遅延設定回路２を構成する１クロツク
分遅延回路１１３ａの出力を受ける〕クロック分遅延回
路１１３ｂおよびこの１クロツク分遅延回路１１３ｂの
出力を受ける１クロツク分遅延回路１１６ａを有する。Furthermore, the delay setting circuit 3 used in the device numbered 3 has exactly the same configuration as the delay setting circuit 2 described above. In other words, the delay setting circuit 3
A clock delay circuit 115 receives the output of the clock delay circuit 111, a clock delay circuit 113b receives the output of the one clock delay circuit 113a forming the delay setting circuit 2, and a clock delay circuit 113b receives the output of the one clock delay circuit 113b. It has a one clock delay circuit 116a that receives the clock signal.

そして、１クロツク分遅延回路１１１の出力と１クロツ
ク分遅延回路１１３ｂの出力とが信号１０５．１０４と
してタイミング信号作成回路３２に送出される。ここで
第３図に示されるように、信号１０４は信号１０５に対
して２クロツク分遅延されている。すなわち、この両信
号は遅延差「２」の状態にある。Then, the output of the one-clock delay circuit 111 and the output of the one-clock delay circuit 113b are sent to the timing signal generation circuit 32 as signals 105 and 104. As shown in FIG. 3, signal 104 is delayed with respect to signal 105 by two clocks. That is, these two signals are in a state where the delay difference is "2".

また、１クロツク分遅延回路１１３ａと１１３ｂは、組
み合わされて全体として２クロツク分遅延回路１１３を
構成する。なお、信号１０４は、データ送受信インター
フェイス部３３にも送出される。このように、装置番号
２．３の各装置に用いられる遅延回路は、装置番号がさ
らに増えた装置においても同様な構成が採られている。Further, the one clock delay circuits 113a and 113b are combined to form a two clock delay circuit 113 as a whole. Note that the signal 104 is also sent to the data transmission/reception interface section 33. In this way, the delay circuits used in the devices with device numbers 2 and 3 have similar configurations in devices with even higher device numbers.

このように、各装置では上記した２つの信号（装置ごと
に固定した遅延差をもった２つの信号）をそれぞれ第１
図に示すタイミング信号作成口！！！１２，２２．３２
に入力することにより、各装置ごとの送信バスにデータ
を送出するタイミングおよび受信バスからデータを受信
するタイミングを作成するための２つの信号を自動的に
設定できる。In this way, each device sends the above two signals (two signals with a fixed delay difference for each device) to the first
The timing signal creation port shown in the figure! ! ! 12, 22.32
By inputting the information into , it is possible to automatically set two signals for creating the timing for sending data to the transmission bus and the timing for receiving data from the reception bus for each device.

なお、この例では、各装置が作成する２つの信号間の固
定した遅延差を１クロツク分遅延としたが、この固定遅
延差は１クロツクに限定されるものではない。In this example, the fixed delay difference between two signals generated by each device is one clock delay, but this fixed delay difference is not limited to one clock.

［発明の効果］ 以上説明したことから明らかなように、本発明に係る共
通バス制御方式によれば、装置間のデータ転送は装置数
が増えても全て１装置分の遅延差のみを考えればよく、
装置数の制限がなくなるとともに、共通バスのデータと
そのデータの打ち抜き信号とのマージンが大きくなるた
め、装置間の距離を伸ばすことが可能となり、かつ共通
バス上のデータ伝送速度を上げることも可能となる効果
を奏する。[Effects of the Invention] As is clear from the above explanation, according to the common bus control method according to the present invention, even if the number of devices increases, data transfer between devices can be performed by considering only the delay difference for one device. often,
There is no limit on the number of devices, and the margin between the data on the common bus and the punched signal for that data is increased, making it possible to extend the distance between devices and increase the data transmission speed on the common bus. This produces the following effect.

また、各装置毎にタイミング信号作成手段を設けている
ので、共通バス上で正確なデータ伝送が行えるという効
果がある。Furthermore, since a timing signal generating means is provided for each device, there is an effect that accurate data transmission can be performed on a common bus.

また、受信した第１および第２の基本信号に互いに固定
的な遅延差を与えて次の装置に出力するとともに、自装
置のタイミング信号作成手段にも送出するようにしたの
で、この遅延差を利用することにより、共通バスに対し
て送受信するタイミングを自動的に作成でき、またこの
タイミング作成用の設定誤りも防止できるという効果が
ある。Furthermore, since the received first and second basic signals are given a fixed delay difference to each other and output to the next device, they are also sent to the timing signal generation means of the own device. By using this, it is possible to automatically create the timing for transmitting and receiving data to and from the common bus, and it is also possible to prevent setting errors when creating this timing.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明に係る共通バス制御方式を適用した装置
の一実施例を示す構成図、第２図は第１図に示す装置の
詳細構成図、第３図は同実施例における共通バスへ送受
信するタイミング信号の作成を説明する図、第１図は同
実施例における装置ごとの時分割スロットと送受信タイ
ミング信号との関係を示す図、第５図は第１図に用いら
れる遅延設定回路の具体例およびその周辺回路を示す図
、第６図および第７図は従来のシステム構成を説明する
ための図である。 １．２．３・・・・遅延設定回路。１０基本信号作成回
路、１２，２２．３２・・・・タイミング信号作成回路
、１３，２３．３３・・・・データ送受信インターフェ
イス部、１４〜１６．２４〜２８３４〜３９・・・・位
相補正回路（ラッチ回路＞、２０．３０−・・・遅延回
路、４１〜４６・・・−送信バス、４８〜５２・・・・
受信バス、８０，８Ｌ　８８・・・・ドライバ、８２．
８３・・　・レシーバ、９０・・・・同期用フレームヘ
ッド信号作成部、９１・・・・システム基本クロック源
、１１０，１１１．．１８０，１９０・・・・１クロッ
ク分遅延回路、１７０・・・半クロツク分遅延回路、１
１２．１１３・・・・２クロック分遅延回路、１５０・
・・・４ビツトカウンタ、１６０・・・・１０ビツトカ
ウンタ。FIG. 1 is a block diagram showing an embodiment of a device to which a common bus control method according to the present invention is applied, FIG. 2 is a detailed block diagram of the device shown in FIG. 1, and FIG. 3 is a block diagram showing a common bus in the embodiment. 1 is a diagram showing the relationship between time division slots and transmission/reception timing signals for each device in the same embodiment, and FIG. 5 is a delay setting circuit used in FIG. 1. FIG. 6 and FIG. 7 are diagrams for explaining the conventional system configuration. 1.2.3...Delay setting circuit. 10 basic signal generation circuit, 12, 22.32... timing signal generation circuit, 13, 23.33... data transmission/reception interface section, 14-16.24-2834-39... phase correction circuit (Latch circuit>, 20.30--Delay circuit, 41-46--Transmission bus, 48-52...
Reception bus, 80, 8L 88...driver, 82.
83... Receiver, 90... Synchronization frame head signal generator, 91... System basic clock source, 110, 111. ．． 180, 190...1 clock delay circuit, 170...half clock delay circuit, 1
12.113...2 clock delay circuit, 150.
...4-bit counter, 160...10-bit counter.

Claims (3)

【特許請求の範囲】[Claims] （１）第１番から第ｎ番のｎ個の装置を備え、時分割制
御される共通バスによって前記装置が装置番号順に接続
されている電子交換システムにおいて、前記共通バスが
送信バスと受信バスとからなり、前記送信バスと前記受
信バスとを前記第１番の装置において接続し、前記第１
番の装置から前記第ｎ番の装置に順次前記共通バスの時
分割スロットの同期用フレームヘッド信号を遅延手段を
介して送り、前記装置のそれぞれの前記送信バスおよび
前記受信バスにこれらのバス上のデータとこのデータを
ラッチするデータ打ち抜き信号との位相補正を行う位相
補正手段をそれぞれ接続し、前記各装置のそれぞれに設
けられた遅延手段は前記同期用フレームヘッド信号に基
づいてそれぞれ固有の遅延差の伝送遅延情報を設定し、
前記装置のそれぞれの前記遅延手段の出力が前記データ
打ち抜き信号として用いられることを特徴とする共通バ
ス制御方式。(1) In an electronic switching system comprising n devices from number 1 to number n, in which the devices are connected in the order of device numbers by a common bus that is controlled in a time-sharing manner, the common bus is a transmission bus and a reception bus. The transmission bus and the reception bus are connected in the first device, and the first
A frame head signal for synchronization of the time division slot of the common bus is sequentially sent from the device No. 1 to the device No. phase correction means for correcting the phase of the data and the data punching signal that latches this data, and the delay means provided in each of the devices has its own delay based on the synchronization frame head signal. Set the difference transmission delay information,
A common bus control system characterized in that an output of the delay means of each of the devices is used as the data punching signal. （２）請求項（１）記載の共通バス制御方式において、
前記遅延手段出力から前記共通バス上にデータを送受信
するためのタイミングを調整するタイミング信号を作成
するタイミング信号作成手段を前記装置のそれぞれに設
けたことを特徴とする共通バス制御方式。(2) In the common bus control method according to claim (1),
A common bus control system, characterized in that each of the devices is provided with timing signal generating means for generating a timing signal for adjusting the timing for transmitting and receiving data on the common bus from the output of the delay means. （３）請求項（２）記載の共通バス制御方式において、
前記第１番の装置の遅延手段が発生する互いに固定的な
遅延差を有する第１および第２の基本信号を前記第２番
から第ｎ番の装置までの遅延手段に追番順に伝送し、各
遅延手段は受信したこれらの基本信号に互いに固定的な
遅延差を与えて次の装置に出力するとともに自装置の前
記タイミング信号作成手段に送るようにしたことを特徴
とする共通バス制御方式。(3) In the common bus control method according to claim (2),
transmitting first and second basic signals having a fixed delay difference mutually generated by the delay means of the first device to the delay means of the second to nth devices in serial number order; A common bus control system characterized in that each delay means gives a fixed delay difference to the received basic signals and outputs them to the next device and also sends them to the timing signal generating means of the own device.