JPH02276348A - Transmission system - Google Patents
Transmission systemInfo
- Publication number
- JPH02276348A JPH02276348A JP21793389A JP21793389A JPH02276348A JP H02276348 A JPH02276348 A JP H02276348A JP 21793389 A JP21793389 A JP 21793389A JP 21793389 A JP21793389 A JP 21793389A JP H02276348 A JPH02276348 A JP H02276348A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- level
- clock
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝送方式に関し、特に複数の半導体装置間のデ
ータ伝送方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a transmission system, and particularly to a data transmission system between a plurality of semiconductor devices.
従来シリアルデータ伝送方式としては３線式。 The conventional serial data transmission method is the 3-wire method.
２線式が一般に使われている。３線式では２つの装置間
のクロック端子同士、シリアル入力端子とシリアル出力
端子、シリアル出力端子とシリアル入力端子をそれぞれ
接続する。そして一方の装置側がマスクとしてクロック
を供給し他方がスレーブとして動作する。クロックのパ
ルス数に従ってデータが１ビツトずつシフトとしてシリ
アル転送が行なわれる。又相互にデータを転送する場合
にはお互いに自分のステータスを示す為のビジー信号を
出力する等の方法を用いて行なう必要があり４線又は５
線を使っている。Two-wire systems are commonly used. In the three-wire system, the clock terminals of two devices, the serial input terminal and serial output terminal, and the serial output terminal and serial input terminal are connected, respectively. Then, one device side supplies a clock as a mask, and the other device operates as a slave. Serial transfer is performed by shifting data one bit at a time according to the number of clock pulses. In addition, when transferring data to each other, it is necessary to use a method such as outputting a busy signal to indicate the status of each other.
using lines.
しかしながらシリアルデータ転送の為に半導体装置の端
子を専有されることは他の機能を減らすことになり望ま
しくない。又２つの半導体装置を１パツケージに入れる
ようなアプリケーションで互いのチップ潤のボンディン
グをし見かけ上１つのチップと同等になるように構成し
たい場合、なるべくチップ間のワイヤポンディング数が
少ない方が良く、多いと歩留り上の問題があり、コスト
上昇を招くという問題がある。However, exclusive use of the terminals of a semiconductor device for serial data transfer is undesirable because it reduces other functions. Also, in applications where two semiconductor devices are packaged in one package, if you want to bond the chips to each other so that they appear to be equivalent to one chip, it is better to have as few wire bondings between chips as possible. , there is a problem in terms of yield and increases in cost.
本発明による伝送方式は、送信用同期クロックに振幅変
調をかけ１本の線でデータの転送を行なうようにしたこ
とを特徴としている。The transmission system according to the present invention is characterized in that the transmission synchronization clock is amplitude modulated so that data is transferred over a single line.
次に本発明の一実施例について図面を参照して説明する
。Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のブロック図、第２図はその
動作を説明する為のタイムチャートである。図中１は８
ビツトのプリセッタブルシフトレジスタ、２はＮＡＮＤ
回路、３はＮＯＲ回路、４．５はインバータを表わす。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a time chart for explaining its operation. 1 in the diagram is 8
Bit presettable shift register, 2 is NAND
3 represents a NOR circuit, and 4.5 represents an inverter.
第１図、第２図は送信の場合での動作を説明する為のも
ので次のように動作する。いま８ビツトのプリセッタブ
ルシフトレジスタｌにはｒｌｏｌｏｏｌｌｏＪがプリセ
ットされており左方向にシフトされるとする。FIGS. 1 and 2 are for explaining the operation in the case of transmission, and the operation is as follows. It is now assumed that rloloolloJ is preset in the 8-bit presettable shift register l and is shifted to the left.
同データは、図示のように、シリアルデータ線２４を介
してプリセットしてもよいが、データバス３０によって
８ビット−度にパラレルにプリセットすることもできる
。クロックパルス２１の立ち下がりでプリセッタブルシ
フトレジスタ１はデートを１ビツトシフトする。シフト
アウトされた最初の値が１°“であるのでクロ、ツタパ
ルス２１がｌ°゛となったとき２人力ＮＡＮＤ回路の出
力が“０″となりＰチャンネル型ＭＯ８）ランジスタｌ
Ｏを導通状態とさせ出力端子２３は“１″レベル（Ｖｃ
ｃレベル）が出力される。The same data may be preset via the serial data line 24 as shown, but it may also be preset in parallel in 8 bits via the data bus 30. At the falling edge of the clock pulse 21, the presettable shift register 1 shifts the date by one bit. Since the first value shifted out is 1°, when the black and vine pulse 21 becomes 1°, the output of the two-man NAND circuit becomes 0, and the P-channel type MO8) transistor l
O is made conductive, and the output terminal 23 is at the “1” level (Vc
c level) is output.
次にシフトアウトされたデータ２２が０″のトキニはク
ロックパルス２１が“ｌ°゛となったとき２人力ＮＯＲ
回路３の出力が′１″となりトランスファーゲート１２
が導通状態となりＶ−Ｒ２／ （Ｒ１＋Ｒ２）＝Ｖ、の
電圧が出力端子２３に出力される。クロックパルス２１
が“０″のときにはｎチャンネル型ＭＯ３ＦＥＴ １１
が導通状態となり出力端子２３は必ず“０″レベル（Ｇ
ＮＤレベル）となる。従って伝送線２３には第２図に示
す波形が伝送される。Next, when the shifted out data 22 is 0'', when the clock pulse 21 becomes 1°, the two-man NOR
The output of circuit 3 becomes '1'' and transfer gate 12
becomes conductive, and a voltage of V-R2/(R1+R2)=V is output to the output terminal 23. clock pulse 21
When is “0”, n-channel type MO3FET 11
becomes conductive, and the output terminal 23 is always at the “0” level (G
ND level). Therefore, the waveform shown in FIG. 2 is transmitted to the transmission line 23.
第３図（Ａ）は受信側装置の入力部を示し、同図（Ｂ）
はそのタイムチャートである。図中６はデイレ−回路、
７はコンパレータ、３１はプリセッタブルシフトレジス
タであり、デイレ−回路６およびコンパレータ７の出力
はレジスタ３１のシフトクロック端子φおよびデータ入
力端子ＳＩにそれぞれ接続されている。受信回路では入
力された伝送線２３のレベルは、コンパレータ７によっ
て、上記Ｖ。０とｖｌとの間に設定された基準レベルと
比較されて弁別され、弁別されたレベルはデイレ−回路
６によって遅延されたクロックパルスの立上りに同期し
てシフトレジスタ３１に取り込まれる。Figure 3 (A) shows the input section of the receiving side device, and Figure 3 (B)
is the time chart. 6 in the figure is a delay circuit,
7 is a comparator, 31 is a presettable shift register, and the outputs of the delay circuit 6 and comparator 7 are connected to the shift clock terminal φ and data input terminal SI of the register 31, respectively. In the receiving circuit, the level of the input transmission line 23 is determined by the comparator 7 to be the above-mentioned V. It is compared with a reference level set between 0 and vl and discriminated, and the discriminated level is taken into the shift register 31 in synchronization with the rising edge of the clock pulse delayed by the delay circuit 6.
第４図は２つのＬＳＩを接続した時の概念図である。第
４図を使用してシリアルデータ転送の手順を説明する。FIG. 4 is a conceptual diagram when two LSIs are connected. The procedure for serial data transfer will be explained using FIG.
ここで１００はマイクロコンピュータとして示されマス
クとして動作し、２００は不揮発性メモリとして示され
スレーブとして動作するとする。不揮発性メモリ２００
に値を書き込む場合、まず、マイクロコンピュータ１０
０からメモリ２００にメモリアドレスと送信／受信のど
ちらを行ないたいかを示すフラグを送信する。Here, 100 is shown as a microcomputer and operates as a mask, and 200 is shown as a nonvolatile memory and operates as a slave. Non-volatile memory 200
When writing a value to the microcomputer 10, first
0 to the memory 200, a memory address and a flag indicating which transmission/reception is desired are transmitted.
次に、不揮発性メモリ２００は送られてきた送信／受信
フラグが送信のときマイクロフンピユータ１００から続
けて送られてくるデータをメモリに書き込む動作をし送
信／受信フラグが受信のときには読み出したメモリの値
をマイクロコンピュタ１００から送られてくるパルスに
のせる。以上のように予め手順を決めておくことにより
１本の線で双方向のデータ転送を行なうことが可能であ
る。デイレ−回路６の前段又は後段に波形整形回路を挿
入してもよい。Next, the non-volatile memory 200 writes the data continuously sent from the microcomputer 100 into the memory when the transmitted transmission/reception flag indicates transmission, and reads the data into the memory when the transmission/reception flag indicates reception. The value of is placed on the pulse sent from the microcomputer 100. By determining the procedure in advance as described above, it is possible to perform bidirectional data transfer using a single line. A waveform shaping circuit may be inserted before or after the delay circuit 6.
第５図は伝送波形の変形例を示す。転送するデータは第
２図で示したデータと同一であるが出力レベルを反転さ
せている。FIG. 5 shows a modified example of the transmission waveform. The data to be transferred is the same as the data shown in FIG. 2, but the output level is inverted.
本発明では振巾変調の為に抵抗分割によりレベルを出し
ているがダイオードの順方向電圧を利用してもよく受信
側に於いてもコンパレータを使用しなくても論理スレッ
ショルドレベルを使用しても差し支えない。In the present invention, the level is generated by resistor division for amplitude modulation, but the forward voltage of the diode may also be used, and the receiving side may also use a logical threshold level without using a comparator. No problem.
第６図に本発明の他の実施例を示す。第１図と同一構成
部は同一番号で示しその説明を省略する。FIG. 6 shows another embodiment of the invention. Components that are the same as those in FIG. 1 are designated by the same numbers and their explanations will be omitted.
本実施例では上述したデータ伝送のほかにスレーブ側に
対しリセットをかけるための構成を付加している。すな
わち、トランジスタ１０と並列にＰｃｈＭＯ８）ランジ
スタ１４が接続されており、同トランジスタ１４のゲー
トはリセット信号線２５に接続されている。この信号線
２５はクロック信号線２１に対しＮＡＮＤゲート８およ
びインバータ９を介して制御を行ない、さらにＮＡＮＤ
ゲート６を介してレジスタ１の出力に対しても制御を行
なう。トランジスタ１３はトランスフアゲ−）１２がオ
ンのときオンとなり、電力消費を低減させている。今、
リセット信号２５が“ｌ”のときは、トランジスタ１４
はオフし、ゲート６．８は開くので、第１図と同一の動
作となる。リセット信号を“０″とすると、トランスフ
ァゲート１２は閉じ、トランジスタ１０．１４が共にオ
ンとなる。すなわち、リセット信号２５が発生すると、
伝送線２３は“１°ルベルとなりその電流駆動能がデー
タを出力する場合に比して２倍となる（トランジスタ１
０．１４は同じとする）。この電流駆動能力の増大によ
ってスレーブ側にリセットをかけることができる。In this embodiment, in addition to the data transmission described above, a configuration for resetting the slave side is added. That is, a PchMO8) transistor 14 is connected in parallel with the transistor 10, and the gate of the transistor 14 is connected to the reset signal line 25. This signal line 25 controls the clock signal line 21 via the NAND gate 8 and the inverter 9, and further controls the clock signal line 21 via the NAND gate 8 and inverter 9.
The output of register 1 is also controlled via gate 6. Transistor 13 is turned on when transfer gate 12 is turned on, reducing power consumption. now,
When the reset signal 25 is “L”, the transistor 14
is turned off and gate 6.8 is opened, resulting in the same operation as in FIG. When the reset signal is set to "0", transfer gate 12 is closed and transistors 10 and 14 are both turned on. That is, when the reset signal 25 is generated,
The transmission line 23 becomes "1° level" and its current drive capability is twice that when outputting data (transistor 1
0.14 is the same). This increase in current drive capability allows the slave side to be reset.
第７図にスレーブ側の構成を示す。伝送データの受信の
ための前述したコンパレータ７、デイレ−回路６および
シフトレジスタ３１のほかに、ＰｃｈＭＯ８）ランジス
タ１５およびＮｃｈＭＯ３）ランジスタ１６でなるトラ
ンスファゲートと、ＣＭＯＳインバータ１７．１８でな
るラッチ回路１９とを有し、ラッチ回路１９の出力がリ
セット信号２０として用いられている。FIG. 7 shows the configuration of the slave side. In addition to the above-mentioned comparator 7, delay circuit 6 and shift register 31 for receiving transmission data, a transfer gate consisting of a PchMO8) transistor 15 and an NchMO3) transistor 16, and a latch circuit 19 consisting of a CMOS inverter 17 and 18 are provided. The output of the latch circuit 19 is used as the reset signal 20.
前述したマスター側からのリセット出力のとき、マスタ
ー側のトランジスタ１０．１４がオンし、さらにスレー
ブ側のトランジスタ１５がオンしており、これらの等価
加算抵抗をインバータ１７のオン状態にあるＮｃｈ）ラ
ンジスタの等価抵抗の約１／３以下にすることによって
、ラッチ回路１９の状態を反転させることができ、リセ
ット信号２０を発生することができる。リセットの解除
は、マスター側のトランジスタ１１をオンにし、トラン
ジスタ１０．１４をオフとすることにより、トランジス
タ１１と１６の抵抗をインバータ１７のＰｃｈ）ランジ
スタのｖｈの約ｌ／３の値にしてラッチ回路１９の状態
をさらに反転させることによって行なわれる。At the time of the reset output from the master side described above, the transistors 10 and 14 on the master side are turned on, and the transistor 15 on the slave side is also turned on. The state of the latch circuit 19 can be inverted and the reset signal 20 can be generated by making the resistance approximately 1/3 or less of the equivalent resistance of the latch circuit 19. To release the reset, turn on the transistor 11 on the master side and turn off the transistor 10.14, thereby setting the resistance of the transistors 11 and 16 to a value of about 1/3 of the vh of the Pch transistor of the inverter 17 and latching it. This is done by further inverting the state of circuit 19.
かくして、１本の伝送線によりデータの転送が行なえる
と共にマスク側からスレーブ側にリセットをかけること
ができる。In this way, data can be transferred using one transmission line, and a reset can be applied from the mask side to the slave side.
本発明のさらに他の実施例として、第８図、第９図にそ
れぞれ本発明の伝送方式を用いたマスク局とスレーブ局
の構成を示す。マスク局（第８図）は、データ処理装置
１００、シフトレジスタ１０１．１２８、クロックカウ
ンタ１１１％ＡＮＤゲー ）１０２． １０６ 、
ＮＡＮＤ ケ’−）１０３゜１１５、ＯＲゲートｌ［）
４，１０７，１２４゜１２５、ＮＯＲゲート１１４、イ
ンバータ１０５゜１１３．１１８，１３０、Ｄ形フリッ
プフロップ１０８．１１０，１１２、’Ｒ３Ｒ３リフリ
ップフロップ１０９抗１１６，１１７、トランスファゲ
ート１１９．ＰチャンネルＭＯ３）ランジスタ１２０、
ＮチャンネルＭＯ８）ランジスタ１２１、閾値回路１２
２，１２３、遅延回路１２６および伝送端子１２９を有
し、図示のように接続されている。伝送端子１２９は伝
送線３００を介してスレーブ局（第９図）に接続されて
いる。スレーブ局は半導体メモリ２００を有し、さらに
、伝送端子２１８、閾値回路２０１，２０２、遅延回路
２０３．２０８、シフトレジスタ２０５，２１７、Ｄ形
フリップフロップ２０３，２０７．クロックカウンタ２
０６、ＡＮＤゲート２０４，２０９、ＮＡＮＤゲート２
１４、ＮＯＲゲート２１５、インバータ２１６、トラン
スファゲート２１０、およびワンショットパルス発生回
路２１１を有し、図示のように接続されている。As still another embodiment of the present invention, FIGS. 8 and 9 respectively show the configurations of a mask station and a slave station using the transmission system of the present invention. The mask station (FIG. 8) includes a data processing device 100, a shift register 101.128, a clock counter 111% (AND game) 102. 106,
NAND ke'-)103°115, OR gate l[)
4,107,124゜125, NOR gate 114, inverter 105゜113, 118, 130, D type flip-flop 108, 110, 112, 'R3R3 flip-flop 109 resistor 116, 117, transfer gate 119. P channel MO3) transistor 120,
N-channel MO8) transistor 121, threshold circuit 12
2, 123, a delay circuit 126, and a transmission terminal 129, which are connected as shown. Transmission terminal 129 is connected to a slave station (FIG. 9) via transmission line 300. The slave station has a semiconductor memory 200, and further includes a transmission terminal 218, threshold circuits 201, 202, delay circuits 203, 208, shift registers 205, 217, D-type flip-flops 203, 207, . clock counter 2
06, AND gate 204, 209, NAND gate 2
14, a NOR gate 215, an inverter 216, a transfer gate 210, and a one-shot pulse generation circuit 211, which are connected as shown.
次に動作を説明する。まず、マスク局からスレーブ局の
メモリ２００へのデータ書込みについて第１０図を用い
て説明する。アクセスすべきアドレスを“１０１００１
１０”とし書き込むべきデータを“０１０１１０１１”
とする。データ書き込みの場合のリード／ライト情報を
“０”とする。データ処理装置１００はアクセスアドレ
ス、リード／ライト情報およびデータの形１７ビツトを
シフトレジスタ１０１にセットする。その後、データ処
理装置１００は、シリアルデータ伝送指全信号ＳＩＯを
クロックφの立下りに同期して１クロツクの間発生し、
同時に“０″のリード／ライト信号Ｒ／Ｗを発生する。Next, the operation will be explained. First, data writing from the mask station to the memory 200 of the slave station will be explained using FIG. 10. Set the address to be accessed to “101001”
10” and the data to be written is “01011011”
shall be. Read/write information in the case of data writing is set to "0". Data processing device 100 sets an access address, read/write information, and data type 17 bits in shift register 101 . After that, the data processing device 100 generates the serial data transmission instruction signal SIO for one clock in synchronization with the falling edge of the clock φ,
At the same time, a read/write signal R/W of "0" is generated.
この信号Ｒ／Ｗはフリップフロップ１１０にラッチされ
る。また、ゲート１０２，１０３，１０４，１０６，１
１４゜１１５およびインバータ１０５，１１３の働きに
よって、ＳＩＯ信号期間のクロックφのロウレベルの期
間トランスファゲート１１９が開いて伝送線３００は抵
抗１１６，１１７で決まる電圧レベルとなる。この電圧
レベルをｖｌとする。一方、スレーブ局において、閾値
回路２０１の閾値はＶ。０とＶｌとの間に設定され、閾
値回路２０２の閾値は■１とＧＮＤとの間に設定されて
いるので、フリップフロップ２０３．ＡＮＤゲート２０
４によって伝送スタート信号ＳＴが発生される。同信号
ＳＴはレジスタ２０５．クロックカウンタ２０６をリセ
ットする。This signal R/W is latched into flip-flop 110. Also, gates 102, 103, 104, 106, 1
14.degree. 115 and the inverters 105 and 113, the transfer gate 119 is opened during the low level of the clock .phi. during the SIO signal period, and the transmission line 300 reaches the voltage level determined by the resistors 116 and 117. Let this voltage level be vl. On the other hand, in the slave station, the threshold of the threshold circuit 201 is V. 0 and Vl, and the threshold of the threshold circuit 202 is set between ■1 and GND, so the flip-flop 203. AND gate 20
4, a transmission start signal ST is generated. The signal ST is supplied to the register 205. Reset the clock counter 206.
第８図に戻って、セット状態にあったフリップフロップ
１０９は、ＳＩＯ信号によりフリップフロップ１０８を
介してリセット状態となり、この結果、クロック信号φ
がシフトレジスタ１０１とクロックカウンタ１１１に供
給される。シフトレジスタ１０１は前述の１７ビツトデ
ータをクロックφの立上りに同期して１ビツトずつ出力
し、出力された各ビットデータはＯＲゲー）１０４．Ａ
ＮＤゲート１０６を介して現われる。前の実施例ですで
に説明したように、インバータ１１３゜１１８、ゲー）
１１４，１１５、トランスファゲート１１９、抵抗１１
６，１１７およびトランジスタ１２０，１２１は、クロ
ックφがロウレベルのとき伝送線３５０をＧＮＤレベル
にし、クロックφがハイレベルでデータが１”のとき伝
送線３００をＶ。。レベルにし、クロックφがハイレベ
ルでデータが“０”のとき伝送線３００をｖルベルにす
る。かくして、第１０図の３００として示す信号波形が
得られる。クロックカウンタ１１１は、そのクロック端
子φに９個のクロックが供給されるとその出力ＣＩＯを
１クロツクの間だけハイレベルにする。インバータ１３
０．ＡＮＤゲート１３１の働きにより、フリップフロッ
プ１１２は、ＣＩＯ出力のハイレベル期間におけるクロ
ックφの立上りに同期してフリップフロップ１１０の出
力、すなわちリード／ライト指定情報を取り込む。本発
明ではＲ／Ｗ＝０、つまりデータライト動作であるため
、フリップフロップ１１２の出力Ｑは０″のままである
。Returning to FIG. 8, the flip-flop 109 which was in the set state is brought into the reset state via the flip-flop 108 by the SIO signal, and as a result, the clock signal φ
is supplied to the shift register 101 and the clock counter 111. The shift register 101 outputs the aforementioned 17-bit data one bit at a time in synchronization with the rising edge of the clock φ, and each output bit data is processed by an OR gate)104. A
Appears via ND gate 106. As already explained in the previous embodiment, the inverter 113°118,
114, 115, transfer gate 119, resistor 11
6, 117 and transistors 120, 121 set the transmission line 350 to the GND level when the clock φ is low level, set the transmission line 300 to the V level when the clock φ is high level and the data is 1'', and set the transmission line 350 to the GND level when the clock φ is high level. When the data is "0" at the level, the transmission line 300 is set to V level. Thus, the signal waveform shown as 300 in FIG. 10 is obtained.The clock counter 111 has nine clocks supplied to its clock terminal φ Then, the output CIO is set to high level for one clock period.Inverter 13
0. Through the action of the AND gate 131, the flip-flop 112 takes in the output of the flip-flop 110, that is, the read/write designation information, in synchronization with the rise of the clock φ during the high level period of the CIO output. In the present invention, since R/W=0, that is, a data write operation, the output Q of the flip-flop 112 remains 0''.
一方、スレーブ局（第９図）では、閾値回路２０２の出
力は遅延回路２０３を介してシフトレジスタ２０５のク
ロック端子φに供給され、閾値回路２０１の出力はシフ
トレジスタ２０５のデータシフト入力端子ＳＩに供給さ
れている。したがって、情報“’１０１００１１０”が
この順番に１ビツトずつシフトレジスタ２０５に取り込
まれる。クロックカウンタ２０６はそのクロック端子φ
に８個のクロックを受けるとその出力Ｃ１ｌを１クロツ
ク間ハイレベルとする。この出力Ｃ１ｌはメモリ２００
のアドレスラッチ端子ＡＳＴに供給されている。したが
って、シフトレジスタ２０５から得られる８ビツトの情
報“１０１００１１０”はアドレス情報としてメモリ２
００に供給されてラッチされる。スレーブ局から９ビツ
ト目の情報、すなわちリード／ライト指定情報がシフト
レジスタ２０５の先頭ピットレジスタ部分に取り込まれ
ると、カウンタ２０６はその出力Ｃ２１をハイレベルに
する。したがって、リード／ライト指定情報はフリップ
フロップ２０７に取り込まれる。その説明ではり一ド／
ライト指定情報はＩＩ ＯＩＩであるので、フリップフ
ロップ２０７の出力Ｑは“′ｏ°１のままである。した
がって、ゲート２１４，２１５は閉じたままであり、ト
ランジスタ２１２，２１３の共通出力点はハイインピー
ダンス状態のま・まとなる。On the other hand, in the slave station (FIG. 9), the output of the threshold circuit 202 is supplied to the clock terminal φ of the shift register 205 via the delay circuit 203, and the output of the threshold circuit 201 is supplied to the data shift input terminal SI of the shift register 205. Supplied. Therefore, the information "'10100110" is taken into the shift register 205 bit by bit in this order. The clock counter 206 has its clock terminal φ
When it receives eight clocks, its output C1l is kept at a high level for one clock. This output C1l is the memory 200
is supplied to the address latch terminal AST of the address latch terminal AST. Therefore, the 8-bit information "10100110" obtained from the shift register 205 is stored in the memory 2 as address information.
00 and latched. When the 9th bit information from the slave station, that is, the read/write designation information, is taken into the leading pit register portion of the shift register 205, the counter 206 sets its output C21 to a high level. Therefore, the read/write designation information is taken into the flip-flop 207. In that explanation,
Since the write designation information is II OII, the output Q of the flip-flop 207 remains "'o°1. Therefore, the gates 214 and 215 remain closed, and the common output point of the transistors 212 and 213 becomes a high impedance The state of being.
第８図に戻って、マスク局はアクセスアドレスおよびリ
ード／ライト指定情報を伝送した後、引き続き書込むべ
き８ビツトデ一タ゛’０１０１１０１１°′ヲスレーフ
局に伝送し、同データはスレーブ局ノシフトレジスタ２
０５に取り込まれる。スレーブレジスタ２０５に取り込
まれていたリード／ライト指定情報はシフトレジスタ２
０５がらシフトアウトされる。クロックカウンタ２０６
は、そのりロック端子φに１７個のクロックを受けると
、すなわち、書き込むべきデータの全ビットがシフトレ
ジスタ２０５に揃うと、そのＣ３１出力をノ１イレベル
にする。フリップフロップ２０７のす出力は“ｌ ＋＋
であるので、ＡＮＤゲート２０９の出力が“１ ＋＋と
なる。この出力“Ｉｌｌ“はトランスフアゲ−）２１０
を開かせてシフトレジスタ２０５からの８ビツトデータ
をメモリ２００のデータ入出力端子ＤＡＴＡに供給する
と共に、メモリ２００のライトイネーブル端子ＷＥに“
１″′のライトイネーブル信号を与える。したがって、
メモリ２００は、前述のアドレス情報でアクセスされて
いたアドレスにデータを書き込む。一方、マスク局では
、１７個のクロックによってクロックカウンタ１１１は
そのＣ２０出力をハイレベルにするため、フリップフロ
ップ１０９がセット状態となり、ＯＲゲー）１０７を閉
じて、シフトレジスタ１０１へのクロック供給を停止す
る。かくして、マスク局からスレーブ局へのデータ転送
を終了する。Returning to FIG. 8, after transmitting the access address and read/write designation information, the mask station transmits the 8-bit data to be written, '01011011°', to the slave station, and the data is transferred to the slave station's shift register 2.
Incorporated into 05. The read/write specification information captured in the slave register 205 is transferred to the shift register 2.
Shifted out from 05. Clock counter 206
When it receives 17 clocks at its lock terminal φ, that is, when all the bits of the data to be written are aligned in the shift register 205, its C31 output goes to the ``1'' level. The output of the flip-flop 207 is “l ++
Therefore, the output of the AND gate 209 becomes "1 ++." This output "Ill" is a transfer gate (210).
The 8-bit data from the shift register 205 is supplied to the data input/output terminal DATA of the memory 200, and the write enable terminal WE of the memory 200 is set to "
Give a write enable signal of 1″′. Therefore,
The memory 200 writes data to the address accessed using the above address information. On the other hand, in the mask station, the clock counter 111 makes its C20 output high level due to the 17 clocks, so the flip-flop 109 is set, the OR gate 107 is closed, and the clock supply to the shift register 101 is stopped. do. Thus, data transfer from the mask station to the slave station is completed.
次ニ、マスク局からスレーブ局ヘアドレスヲ送し、同ア
ドレスからのデータをマスク局が読み込む場合について
第１１図を用いて説明する。マスク局のデータ処理装置
１００はシフトレジスタ１０１に８ビツトのアドレス”
０１００１１０１”とリード／ライト指定情報゛１“を
書き込み、シリアル伝送指令信号ＳＩＯを発生する。同
時に°“１′のＲ／Ｗ信号を発生する。ＳＩＯ信号によ
って、シフトクロックカウント１１１．フリップフロッ
プ１１２がリセットされ、また前述したように、スレー
ブ局（第９図）側では、スタート信号ＳＴが発生してシ
フトレジスタ２０５．カウンタ２０６がリセットされる
。マスク局からの８ビツトアドレスがシフトレジスタ２
０５に取り込まれた時点でカウンタ２０６はＣ１ｌ出力
を“°１”にし、その結果、上記アドレスはメモリ２０
０にラッチされる。マスク局が９ビツトのリード／ライ
ト情報を伝送した時点で、フリップフロップ１１２はフ
リップフロップ１１０の出力で取り込み、そのＱ出力は
“ｌ”となる。この結果、ＯＲゲート１０４が閉じ、そ
れ以降のシフトレジスタ１０１からの出力を無効とする
。ＡＮＤゲート１０６の出力は“ｌｏ”に固定され、ト
ランスフアゲ−）１１９はオフ状態に保持される。した
がって、これ以降は、トランジスタ１２０゜１２１がク
ロックφに同期して交互にオン、オフを繰り返す。フリ
ップフロップ１１２の百出力は“０″となるので、ＯＲ
ゲート１２４，１２５が開く。Next, the case where an address is sent from the mask station to the slave station and the mask station reads data from the same address will be explained using FIG. 11. The data processing device 100 of the mask station stores an 8-bit address in the shift register 101.
01001101" and read/write designation information "1" are written, and a serial transmission command signal SIO is generated. At the same time, an R/W signal of "1" is generated.The shift clock count 111 and flip-flop 112 are reset by the SIO signal, and as mentioned above, the start signal ST is generated on the slave station (Fig. 9) side. Shift register 205 and counter 206 are reset.The 8-bit address from the mask station is transferred to shift register 2.
05, the counter 206 sets the C1l output to "°1", and as a result, the above address is stored in the memory 20.
Latched to 0. When the mask station transmits 9-bit read/write information, the flip-flop 112 receives the output from the flip-flop 110, and its Q output becomes "1". As a result, the OR gate 104 is closed and subsequent outputs from the shift register 101 are invalidated. The output of the AND gate 106 is fixed at "lo", and the transfer gate 119 is kept off. Therefore, from this point on, the transistors 120 and 121 alternately turn on and off in synchronization with the clock φ. Since the output of the flip-flop 112 is "0", OR
Gates 124 and 125 open.
一方、スレーブ局（第９図）では、リード／ライト情報
のシフトレジスタ２°０５への取り込みによってカウン
タ２０６が出力Ｃ２１を“１′′にし、フリップフロッ
プ２０７の出力Ｑは“１“となる。On the other hand, in the slave station (FIG. 9), the counter 206 sets the output C21 to "1" by taking in the read/write information to the shift register 2°05, and the output Q of the flip-flop 207 becomes "1".
この出力“１′”はメモリ２００のリードイネーブル端
子ＲＥに供給され、メモリ２００はデータ出力状態とな
る。アクセスすべきアドレスはすでに与えられていたの
で、端子ＲＥへの１”の供給によって同アドレスからの
データはわずかな遅延の後にデータ端子ＤＡＴＡに現わ
れる。ワンショットパルス発生回路２１１はフリップフ
ロップ２０７のＱ出力の“１″への変化に同期し、所定
の遅延後にワンショットパルスを発生する。同パルスは
シフトレジスタ２１７のプリセット端子Ｐに供給される
ので、メモリ２００からの出力データはシフトレジスタ
２１７に書き込まれる。This output "1'" is supplied to the read enable terminal RE of the memory 200, and the memory 200 enters the data output state. Since the address to be accessed has already been given, by supplying 1'' to the terminal RE, data from the same address appears on the data terminal DATA after a short delay. A one-shot pulse is generated after a predetermined delay in synchronization with the change of the output to "1".The pulse is supplied to the preset terminal P of the shift register 217, so the output data from the memory 200 is transferred to the shift register 217. written.
また、フリップフロップ２０７のＱ出力゛１′′はゲー
）２１４，２１５を開く。Furthermore, the Q output ``1'' of the flip-flop 207 opens the gates 214 and 215.
マスク局は、クロックφのロウレベルへの変化によるト
ランジスタ１２１のオンによって、伝送線３００をロウ
レベルに変化させる。この変化は、スレーブ局の閾値回
路２０２で検査され、シフトクロックとしてシフトレジ
スタ２１７に供給される。メモリ２００からレジスタ２
１７にセットされたデータを” ｌ Ｏ１０１１００°
“とすると、シフトレジスタ２１７の出力には“１″が
現われる。The mask station changes the transmission line 300 to low level by turning on the transistor 121 due to the change of the clock φ to low level. This change is checked by the slave station's threshold circuit 202 and supplied to the shift register 217 as a shift clock. Memory 200 to register 2
The data set to 17" l O101100°
", "1" appears at the output of the shift register 217.
これによってトランジスタ２１２がオンとなる。This turns on transistor 212.
トランジスタ２１２は伝送線３００をＶ。ｏし／＜ ／
ｌ／に引き上げようとするが、その電流能力はマスク局
のトランジスタ１２１のそれよりも小さく設定されてい
るので、伝送線３００は実質的にＧＮＤレベルを保持す
る。Transistor 212 connects transmission line 300 to V. oshi／＜／
However, since its current capacity is set smaller than that of the transistor 121 of the mask station, the transmission line 300 substantially maintains the GND level.
クロック信号φがロウからハイに変化すると、トランジ
スタ１２１はオフ、１２０がオンとなり、スレーブ局の
トランジスタ２１２はオンであるから、伝送線３００は
Ｖ。Ｃレベルとなる。したがって、マスク局の閾値回路
１２２，１２３の出力は共に“１゛となり、データ“°
ｌ゛′がシフトレジスタ１２８に取り込まれる。クロッ
ク信号φが再び“０′に変化することにより、トランジ
スタ１２１がオン、１２０がオフとなり、伝送線３００
はＧＮＤレベルとなる。したがってスレーブ局のシフト
レジスタ２１７は０″を出力し、トランジスタ２１２は
オフ、２１３がオンに変化する。クロック信号φがハイ
レベルへ変化すると、トランジスタ１２０はオン、１２
１はオフとなる。ここで、トランジスタ１２０と２１３
の電流能力比は抵抗１１６と１１７の抵抗比に等しくな
るように設定されている。したがって、シフトレジスタ
２１７からのデータ゛０”の出力により、クロック信号
φがハイレベルの期間は、伝送線３００のレベルは実質
的にＶ、レベルとなる。閾値回路１２２の閾値はＶ。０
とｖｌとの間に、１２５のそれはｖｌとＧＮＤとの間に
それぞれ設定されている。したがって、マスク局のシフ
トレジスタ１２８にデータ“Ｏ′°が取り込まれること
になる。以下、同様にして、スレーブ局から残りのデー
タ“１０１１００”が順々に出力され、マスク局のシフ
トレジスタ１２８に取り込まれる。When the clock signal φ changes from low to high, the transistor 121 is turned off, the transistor 120 is turned on, and the transistor 212 of the slave station is turned on, so the transmission line 300 is at V. It will be C level. Therefore, the outputs of the threshold circuits 122 and 123 of the mask station are both "1", and the data "°
l'' is taken into the shift register 128. When the clock signal φ changes to “0” again, the transistor 121 is turned on, the transistor 120 is turned off, and the transmission line 300 is turned on.
becomes GND level. Therefore, the shift register 217 of the slave station outputs 0'', the transistor 212 is turned off, and the transistor 213 is turned on. When the clock signal φ changes to high level, the transistor 120 is turned on, and the transistor 213 is turned on.
1 is off. Here, transistors 120 and 213
The current capability ratio of the resistors 116 and 117 is set to be equal to the resistance ratio of the resistors 116 and 117. Therefore, due to the output of data "0" from the shift register 217, the level of the transmission line 300 becomes substantially V, while the clock signal φ is at a high level.The threshold of the threshold circuit 122 is V.0.
and vl, and 125 of them are set between vl and GND, respectively. Therefore, the data "O'°" is taken into the shift register 128 of the mask station.Similarly, the remaining data "101100" is sequentially output from the slave stations and transferred to the shift register 128 of the mask station. It is captured.
クロックカウンタ１１１は、シフトレジスタ１２８に８
ビツトデータが揃った時点で出力Ｃ２０を“１“にし、
データ処理装置１００にシフトレジスタ１２８からのデ
ータ弓き取り要求を発生すると共に、フリップフロップ
１０９をセット状態にする。一方、スレーブ局では、シ
フトレジスタ２１７から８ビツトデータをすべて出力し
た時点でカウンタ２０６は出力Ｃ３１を“Ｉ Ｉ＋にす
る。フリップフロップ２０７ので出力は”０″であるた
め、ＡＮＤゲート２０９の出力は゛０パを保持し、メモ
リ２００をデータライト状態としない。“１′”の出力
Ｃ３１は遅延回路２０８によってクロック信号φのほぼ
半クロックに相当する時間遅延され、フリップフロップ
２０７をリセット状態とする。したがって、その出力Ｑ
は０′”となり、ゲー）２１４，２１５が閉じてトラン
ジスタ２１２，２１３の共通出力点はハイインピーダン
ス状態となり、伝送線３００はＶＣＣレベルに変化し保
持される。かくして、スレーブ局からのデータ読み出し
が終了する。The clock counter 111 inputs 8 to the shift register 128.
When the bit data is complete, set output C20 to “1”,
A request to take data from the shift register 128 is issued to the data processing device 100, and the flip-flop 109 is set. On the other hand, in the slave station, when all 8-bit data is output from the shift register 217, the counter 206 sets the output C31 to "I I+".Since the output of the flip-flop 207 is "0", the output of the AND gate 209 is 0 is held, and the memory 200 is not put into the data write state.The output C31 of "1'" is delayed by the delay circuit 208 for a time corresponding to approximately half the clock signal φ, and the flip-flop 207 is set in the reset state. Therefore, its output Q
becomes 0''', gates 214 and 215 are closed, and the common output point of transistors 212 and 213 becomes a high impedance state, and the transmission line 300 changes to VCC level and is held there. finish.
以上のとおり、データ伝送同期クロックに伝送すべきデ
ータに応じて振幅変調をかけているので、１本の伝送線
によりデータの伝送を行なうことができる。As described above, since the data transmission synchronization clock is amplitude modulated according to the data to be transmitted, data can be transmitted using one transmission line.
図はデータ伝送波形の変形を示すタイミングチャート、
第６図および第７図はそれぞれ本発明の他の実施例によ
るマスク側およびスレーブ側の構成を示すブロック図、
第８図および第９図は本発明のさらに他の実施例による
マスク側およびスレーブ側の構成を示すブロック図、第
１０図および第１１図は第８図、第９図の構成における
動作タイミングチャートである。The figure shows a timing chart showing the deformation of the data transmission waveform.
FIG. 6 and FIG. 7 are block diagrams showing the configurations of the mask side and the slave side, respectively, according to other embodiments of the present invention;
8 and 9 are block diagrams showing configurations of the mask side and slave side according to still another embodiment of the present invention, and FIGS. 10 and 11 are operation timing charts in the configurations of FIGS. 8 and 9. It is.
代理人 弁理士 内 原 晋Agent Patent Attorney Susumu Uchihara
第１図は本発明の一実施例によるマスク側の構成を示す
ブロック図、第２図はその動作タイミングチャート、第
３図（Ａ）は不実施例によるスレーブ側の構成を示すブ
ロック図、第３図（Ｂ）は本スレーブ側のタイミングチ
ャート、第４図は二つの装置間のデータ伝送概念を示す
ブロック図、第５第
図
第
叱1 is a block diagram showing the structure of the mask side according to an embodiment of the present invention, FIG. 2 is an operation timing chart thereof, FIG. 3A is a block diagram showing the structure of the slave side according to a non-embodiment, and FIG. Figure 3 (B) is a timing chart of this slave side, Figure 4 is a block diagram showing the concept of data transmission between two devices, Figure 5 is a
Claims (1)
クロックに送信データに応じて振幅変調をかけ、１本の
線でデータの転送を行なうようにしたことを特徴とする
伝送方式。A transmission method characterized in that, in data transmission between two different devices, amplitude modulation is applied to a transmission synchronized clock according to transmission data, and data is transferred over a single line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21793389A JPH02276348A (en) | 1988-08-24 | 1989-08-23 | Transmission system |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-211216 | 1988-08-24 | ||
| JP21121688 | 1988-08-24 | ||
| JP1-683 | 1989-01-04 | ||
| JP21793389A JPH02276348A (en) | 1988-08-24 | 1989-08-23 | Transmission system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02276348A true JPH02276348A (en) | 1990-11-13 |
Family
ID=26518502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21793389A Pending JPH02276348A (en) | 1988-08-24 | 1989-08-23 | Transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02276348A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118765A (en) * | 2008-11-11 | 2010-05-27 | Toshiba Corp | Transmission method, transmitter, receiver, and transmission and reception system |
| WO2016203529A1 (en) * | 2015-06-15 | 2016-12-22 | 富士電機株式会社 | Data communication system, data communication device and sensor device |
| JP2020022130A (en) * | 2018-08-03 | 2020-02-06 | 富士電機株式会社 | Slave communication device and master communication device |
-
1989
- 1989-08-23 JP JP21793389A patent/JPH02276348A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118765A (en) * | 2008-11-11 | 2010-05-27 | Toshiba Corp | Transmission method, transmitter, receiver, and transmission and reception system |
| WO2016203529A1 (en) * | 2015-06-15 | 2016-12-22 | 富士電機株式会社 | Data communication system, data communication device and sensor device |
| JPWO2016203529A1 (en) * | 2015-06-15 | 2017-06-29 | 富士電機株式会社 | Data communication system, data communication apparatus, and sensor apparatus |
| US10200186B2 (en) | 2015-06-15 | 2019-02-05 | Fuji Electric Co., Ltd. | Data communication system, data communication apparatus, and sensor apparatus |
| US10644866B2 (en) | 2015-06-15 | 2020-05-05 | Fuji Electric Co., Ltd. | Data communication system, data communication apparatus, and sensor apparatus |
| US10841071B2 (en) | 2015-06-15 | 2020-11-17 | Fuji Electric Co., Ltd. | Data communication system, data communication apparatus, and sensor apparatus |
| JP2020022130A (en) * | 2018-08-03 | 2020-02-06 | 富士電機株式会社 | Slave communication device and master communication device |
| US12007825B2 (en) | 2018-08-03 | 2024-06-11 | Fuji Electric Co., Ltd. | Slave communication apparatus and master communication apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6965530B2 (en) | Semiconductor memory device and semiconductor memory device control method | |
| JPS63288538A (en) | Communication equipment | |
| US6178206B1 (en) | Method and apparatus for source synchronous data transfer | |
| JP2005025765A (en) | Memory system having data inversion, and data inversion method for memory system | |
| US5522048A (en) | Low-power area-efficient and robust asynchronous-to-synchronous interface | |
| KR100238869B1 (en) | Semiconductor memory device for providing bust mode control signal | |
| US6892269B2 (en) | Nonvolatile memory device with double serial/parallel communication interface | |
| JPH0642313B2 (en) | Semiconductor memory | |
| JPH02276348A (en) | Transmission system | |
| JPS6055599A (en) | Dual master shift register bit and method of forming same | |
| US7515157B2 (en) | Data transmission device, data transfer system and method | |
| JPH1173775A (en) | Output circuit of semiconductor memory device | |
| US4920511A (en) | Data port selection | |
| KR20020074993A (en) | Synchronous sram device with late write function | |
| JPS61166647A (en) | Accessing for reading out information microprocessor and addressable memory | |
| JPS61258525A (en) | Integrated electronic multiplexer circuit | |
| US5950233A (en) | Interleaved burst address counter with reduced delay between rising clock edge and burst address transfer to memory | |
| US6990596B2 (en) | Memory device outputting read data in a time starting from a rising edge of an external clock that is shorter than that of known devices | |
| US5251234A (en) | Data transmission system | |
| US5237532A (en) | Serially-accessed type memory device for providing an interleaved data read operation | |
| KR20010006850A (en) | Improved skew pointer generation | |
| JPS648384B2 (en) | ||
| US5539887A (en) | Input buffer circuit for a microprocessor which prevents improper data input | |
| US5970014A (en) | Semiconductor memory device having two or more memory blocks | |
| EP1473638A2 (en) | Terminal management bus |