JPH02276094A - Memory device - Google Patents

Abstract

PURPOSE:To attain a high-speed sensing operation by controlling a first switching means so as to be a conductive state by means of a first control signal when a pair of transistors (TR) are inverted in response to a read signal, and thereafter controlling the first switching means so as to be a non-conductive state. CONSTITUTION:To attain the high-speed sensing operation for a fine input signal read from a memory cell, first switching means PMOSQ8 and NMOSQ9 are connected to the section between the complementary outputs of a pair of the TRs connected to load MOS Trs PMOSQ1 and PMOSQ2, which are obtained by cross-couple-connecting a gate to a drain. Further when a pair of the TRs are inverted in response to the read signal, the first switching means PMOSQ8 and NMOSQ9 are made conductive by the first control signal, and thereafter the first switching means PMOSQ8 and NMOSQ9 are controlled so as to be the non-conductive state. Thus a sense amplifier circuit that can be operated at high speed can be obtained.

Description

【発明の詳細な説明】[Detailed description of the invention] 【産業上の利用分野】[Industrial application field]

本発明はメモリ装置すなわちメモリセルが集積化された
半導体集積回路に係り、特にメモリセルから読み出され
た微小な電位差を有する一対の相補信号を高速かつ大き
な増幅率で増幅するセンスアンプ回路技術に関する。The present invention relates to a memory device, that is, a semiconductor integrated circuit in which memory cells are integrated, and more particularly to sense amplifier circuit technology that amplifies a pair of complementary signals having a minute potential difference read from a memory cell at high speed and with a large amplification factor. .

【従来の技術】[Conventional technology]

メモリセルからの読み出し信号を増幅するための従来の
センス回路の一例としては、特開昭５２−８７３４号は
第３図に記載のように、相補対入力信号ｄ、ｄがセンス
アンプ回路の２つの駆動ＭＯＳトランジスタＱ　１３１
　Ｑ１４のゲートおよびトレインにたすきがけに接続さ
れており、上記２つの駆動ＭＯＳ　Ｑｌｓ、　Ｑ１４の
ドレインが、それぞれ相補対出力信号り、Ｄとなってい
る。 また、米国特許筒４　、３３５　、４４−９号は第４図
に記載のように、２つの負荷ＭＯＳトランジスタＱｘＩ
＋Ｑｘ□をたすきかけに接続し、駆動トランジスタＱ　
２３　、　Ｑ　ｘ　＜にバイポーラトランジスタを用い
、２つの駆動バイポーラトランジスタＱ　２３　＋　Ｑ
　ｘ　＜のベースに、相補的対入力信号ｄ、ｄが接続さ
れる。 ［発明が解決しようとする課題］ 上記特開昭５２−８７３４号（第３図参照）は、相補対
入力信号ｄ、ｄが、センスアンプ回路中の駆動ＭＯＳ　
Ｑｌｓ、Ｑ１４のゲートとドレインの両方に接続されて
おり、かつ入力信号線ｄ、ｄと出力信号線り、Ｄとが直
接接続されているため、出力信号線り、Ｄの負荷容量が
非常に大きい場合には、高速で増幅できないと言う欠点
と、正帰還動作のために、相補対入力および出力信号の
反転が遅いと言う欠点を有することが本願発明者の検討
により明らかとされた。 また、上記米国特許４，３３５，４４９号（第４図参照
）は、バイポーラトランジスタＱ　２３１　Ｑ２４を用
いて、出力信号線の負荷容量を駆動しているが、相補対
入力信号ｄ、ｄの電位差が小さい場合は、この入力電位
差に応答したバイポーラトランジスタＱ　２３１　Ｑ１
４の動作電流がたすきかけ接続された負荷ＭＯＳトラン
ジスタＱ　２１１　Ｑ　ｘ　ｚに流れている正帰還保持
電流に対して弱く微小な入力信号に応答してバイポーラ
トランジスタＱ　ｘ　ａ　＋　Ｑ　２　＜と負荷ＭＯ８
Ｉ−ランジスタＱ２□、Ｑ８．とが反転できず、微小な
入力信号に対する高速センス動作が困難であると言う欠
点を有することも本願発明者の検討により明らかとされ
た。 従って、本発明の目的は上述の従来技術の欠点を克服し
、高速動作可能なセンスアンプ回路を提供することにあ
る。As an example of a conventional sense circuit for amplifying a read signal from a memory cell, Japanese Patent Laid-Open No. 52-8734 discloses that complementary pair input signals d and d are connected to two sense amplifier circuits as shown in FIG. Two drive MOS transistors Q131
The gate and train of Q14 are cross-connected, and the two drive MOS Qls and the drain of Q14 serve as a complementary pair output signal D, respectively. Further, as shown in FIG. 4, U.S. Pat.
+Qx□ is connected across the drive transistor Q.
23, using bipolar transistors for Q x <, and two driving bipolar transistors Q 23 + Q
A complementary pair of input signals d, d is connected to the base of x<. [Problems to be Solved by the Invention] In the above-mentioned Japanese Patent Application Laid-Open No. 52-8734 (see FIG. 3), complementary pair input signals d, d are connected to a driving MOS in a sense amplifier circuit.
Qls is connected to both the gate and drain of Q14, and the input signal lines d and d are directly connected to the output signal line D, so the load capacitance of the output signal line D is extremely large. Studies by the inventors of the present invention have revealed that if the size is large, the disadvantage is that high-speed amplification is not possible, and the inversion of the complementary pair input and output signals is slow due to the positive feedback operation. Further, in the above-mentioned U.S. Patent No. 4,335,449 (see Fig. 4), the load capacitance of the output signal line is driven using bipolar transistors Q 231 Q24, but the potential difference between the complementary pair of input signals d and d is is small, the bipolar transistor Q 231 Q1 in response to this input potential difference
The operating current of 4 is weak with respect to the positive feedback holding current flowing through the load MOS transistor Q 211 Q
I-ransistor Q2□, Q8. It has also become clear through studies by the inventor of the present invention that the sensor cannot be inverted, making it difficult to perform high-speed sensing operations for minute input signals. Therefore, an object of the present invention is to overcome the above-mentioned drawbacks of the prior art and provide a sense amplifier circuit capable of high-speed operation.

【課題を解決するための手段１ 上記したように、メモリセルから読み出された微小な入
力信号に対する高速センス動作を可能とするため、ゲー
トとドレインとがクロスカップル接続された負荷ＭＯＳ
トランジスタに接続された一対のトランジスタの相補出
力間に第１スイッチング手段を接続し、上記読み出し信
号に応答して上記一対のトランジスタが反転する際この
第１スイッチング手段を第１制御信号により導通せしめ
、しかる後上記第１スイッチング手段を非導通状態に制
御させるものである。 一方、上述したように、負荷容量が非常に大きいセンス
アンプの出力信号線を高速に駆動するため、プリアンプ
はその入力信号線とその出力信号線とが直結された回路
形式を有してなり、メモリセルからの信号読み出しを開
始するためプリアンプとセンス増幅器とを活性状態に制
御して、メモリセルから読み出された相補信号をプリア
ンプで増幅し、このプリアンプの相補増幅出力信号をさ
らに後段のセンスアンプで増幅し、このセンスアンプの
相補出力信号によってセンスアンプの出力信号線の重負
荷容量を駆動する如き多段増幅回路構成とするとともに
、後段のセンスアンプの増幅動作がほぼ終了した時点（
メモリセルからの信号読み出し開始から所定時間経過後
）で前段のプリアンプを非活性状態に制御し、後段のセ
ンス増幅器を活性状態に維持するものである。 ［作用］ 第１制御信号により第１スイッチング手段が導通状態と
なると、クロスカップル接続された負荷ＭＯＳＩーラン
ジスタの正帰還保持動作が解消されるので、微小な入力
信号に応答して一対のトランジスタは高速の反転動作を
することが可能となる。 一方、後段のセンスアンプの増幅動作がほぼ終了した時
点で前段のプリアンプが非活性状態に制御されるので、
プリアンプの相補入出力すなわちセンスアンプの相補入
力の電位差が必要量以上に拡大されることが無くなり、
次の反転読み出しを高速に実行することが可能となる。 また、プリアンプが非活性状態に制御されても、メモリ
セルから読み出された信号は非活性状態のプリアンプの
入力信号線と出力信号線との間の直結径路を介して活性
状態に制御されたセンス増幅器の入力に伝達され増幅さ
れるので、センス増幅器の増幅出力の消失を回避するこ
とができる。 【実施例】 以下、本発明の一実施例を第１図により説明する。Ｑ．
、Ｑ２，Ｑ６，Ｑ．はｐチャネルＭＯＳトランジスタ（
以下ｐＭＯＳと称する）　、Ｑ．、Ｑ４。 Ｑ５，Ｑ？，Ｑ−はｎチャネルＭＯＳＩ−ランジスタ（
以下ｎ　Ｍ　Ｏ　Ｓと称する）であり、ｄ，ｄは本実施
例のセンス回路に入力する一対の相補信号でありメモリ
セルからの相補読出信号が伝達され。 Ｄ，Ｄは本センス回路から出力する一対の相補信号、φ
１，φ１，φ２，φ２は、それぞれトランジスタＱ６，
Ｑ７，Ｑ．．Ｑ．を駆動するパルス信号、Ｎ　Ｍ　Ｏ　
Ｓ　Ｑ　ｓのゲート端子に印加されるＳＡＣは本センス
アンプの活性化信号であり、これらの信号のタイミング
は第２図に示すが、特に、Ｐ　Ｍ　Ｏ　Ｓ　Ｑ　１，Ｑ
　２はクロスカップル接続された負荷ＭＯＳ，ＮＭＯＳ
Ｑｓ，Ｑ４は差動トランジスタ、Ｐ　Ｍ　Ｏ　Ｓ　Ｑ　
ａとＮＭＯＳＱｏとは第１スイッチング手段として動作
し、パルス信号φ８．φ２は第１制御信号である。 尚、差動トランジスタＱ３．Ｑ４はｎｐｎバイポーラト
ランジスタによって置換されることも可能である。又、
トランジスタＱ６．Ｑ７はどちらか一方のみでもよく、
トランジスタＱ、、Ｑ、についてもどちらか一方のみで
動作可である。 ｄ、ｄはスタテック型メモリセルから読み出される微小
電位差を有するセンスアンプの一対の相補入力信号で、
信号遷移期間中にパルス信号φ１゜φ、により相補入力
信号電位差縮小用ＭＯＳトランジスタＱ６．Ｑ、が導通
され、ｄ、ｄが同電位とされ、反転読み出しが高速化さ
れる。続いて、パルス信号φ２．φ２により相補出力信
号電位差縮小用ＭＯＳトランジスタＱ、、Ｑ、が導通さ
れ、補相出力信号り、Ｄが同電位にされるともに、クロ
スカップル接続された負荷ＭＯ８Ｉ−ランジスタＱｔ＋
Ｑ、の正帰還保持動作が弱められるので、反転読出しが
高速化される。次に、一対の相補信号がメモリセルより
ｄ、ｄに読み出されはじめるのと同時に、Ｑ６．Ｑ？が
非導通とされ、ｄ、ｄ間の電位差が広がる。続いて、Ｑ
６．Ｑ９も非導通とされる。 今、第２図のタイミング図の時間軸において、時刻ｔ、
からｔ、へ遷移した時点を考える。このとき、ｄの電位
は下降し、ｄの電位は上昇するが。 ノードＮ１とＮ２はまだ同電位である。したがって、Ｑ
、のドレイン電流は減少し、Ｑ、のドレイン電流は増加
し、その後ノードＮ１の電位は上昇しノードＮ２の電位
は下降し始める。このため、Ｑｌのドレイン電流が増加
しＱ、のトレイン電流が減少し、さらにノードＮｌの電
位が上昇しノードＮｘの電位が下降する。これがさらに
、Ｑｌのドレイン電流を増加させＱ２のトレイン電流を
減少させ、ノードＮＩの電位を上昇させノードＮ２の電
位を下降させる方向に働く。すなわち、本センスアンプ
のノードＮ、、Ｎ、には正帰還が働き、急速に電位差を
広げる効果があり、きわめて高速のセンスアンプを実現
することができる。 すなわち、相補入力信号ｄ、ｄに差動トランジスタＱ３
．Ｑ、が応答するとともに、負荷ＭＯ５Ｉ−ランジスタ
Ｑ、、Ｑ２がこの差動トランジスタＱ。 Ｑ、に応答するため、負荷容量の大きい相補出力補出力
り、Ｄを高速で充電もしくは放電することができる。 本センスアンプにおいて、Ｑ６．Ｑ７．Ｑ８．Ｑ。 はきわめて重要な役割を果たしている。すなわち相補入
力信号ｄ、ｄ問および相補出力信号り、Ｄ間を、信号遷
移期間中に短絡し、信号遷移を速やかに行なわせる働き
をしている。Ｑ　ｓ　＋　Ｑ　７１　Ｑ　ａ　ｒＱ９を
用いない場合のｄ、ｄおよびり、Ｄのタイミングを第２
図に破線で示している。このとき、負荷ＭＯ８トランジ
スタＱ、、Ｑ、の正帰還回路の作用により相補出力信号
り、Ｄの遷移が妨げられ、相補入力信号電位差が大きく
なる時刻ｔ、に至ってやっとり、Ｄの遷移が生じる。す
なわち、センス速度が大幅に遅くなる。あるいは、相補
入力信号ｄ、ｄの最大電位差が小さい場合は、相補出力
信号り、Ｄの遷移が生じない、すなわち正しいデータが
読みだされない場合が生じ得る。 以」二のように、本実施例によれば、微小な電位差をも
つ一対の相補入力信号を、きわめて高速かつ大きな増幅
率で増幅する効果がある。 本発明の他の実施例を第５図に示す。第５図の実施例は
、第一の実施例（第１図）において、ｐ、Ｍｏ２とｎ　
Ｍ　ＯＳの役割が入れ替わった構成となっており、第１
図と同様にきわめて高速かつ大増幅率で増幅する効果が
ある。 本実施例においてもＭＯ８Ｉ−ランジスタＱ　３６と０
３７はどちらか一方でもよく、Ｑ　３ｇとＱ　３９のど
ちらか一方でも所望の動作が可能である。 第６図もまた、本発明の他の実施例である。第６図は、
第１図の回路を２段縦続接続した構成になっており、２
段縦続接続することにより増幅率をさらに大きくでき、
相補出力信号り、Ｄの電位差を電源電圧いっばいまで広
げることができる。 また、第６図の回路では２段目センスアンプ部のトラン
ジスタＱ４６〜Ｑ　ｓｏのサイズを大きくして、負荷駆
動能力を強力化し、Ｄ、Ｄに大きな負荷容量が接続され
る場合、この負荷容量を高速に駆動することができる。 第７図も本発明の他の実施例である。第７図の回路は、
従来からよく知られたＮＭＯ８差動Ｑ、３゜Ｑ　４４．
　Ｑ４３　　、　Ｑ４４’　およびＰＭＯＳカレントミ
ラーＱ４工＋　Ｑ４２＋　Ｑ４Ｌ’　＋　Ｑ４２′　か
らなるセンスアンプを初段とし、第１図の回路を２段目
のセンスアンプとして縦続接続した構成となっている。 本発明は、相補出力り、Ｄを出力するところのいわゆる
ダブル・エンドセンス増幅器に関係するものである。カ
レントミラー負荷を使用する場合は、相補出力を得るた
めには二つのカレントミー負荷回路が必要である。第７
図の第１段目のカレントミラー負荷回路型センスアンプ
は高速であるものの、第７図の第２段のクロスカップル
接続負荷回路型センスアンプはどは高速では無い。また
、第２段目のトランジスタ数が５であるのに対して第１
段目のトランジスタ数が９であると言う欠点がある。 しかし、第７図においては第１段目にカレントミラー負
荷回路型センスアンプを用いることによって、下記の如
き利点を生じるものである。 すなわち、メモリ装置を高速とするためには、メモリ装
置のワード線選択のためのワード線駆動信号の印加の時
点からセンスアンプからの出力までの時点までの遅延Ｔ
Ｄを小さくすることが重要である。一方、上記のワード
線駆動信号の印加の時点からＭＯＳトランジスタＱ５１
１　Ｑ５□１Ｑ５３１Ｑ　５４１　Ｑ　５５ｒ　Ｑ　Ｓ
　６の非導通による相補信号線間の電位差縮小動作終了
までの時点までの遅延ＴＥが存在する。 第２１図の横軸は後者の遅延ＴＥを示し、その縦軸は前
者の遅延Ｔｏを示し、第２１図中で実線は第７図の実施
例の特性を示し、破線は第６図の実施例の特性を示して
いる。 いずれの特性においても、ワード線駆動信号の印加の時
点から相補信号線間の電位差縮小動作終了までの時点ま
での遅延ＴＥが短すぎると、センスアンプ中の差動トラ
ンジスタもしくは負荷トランジスタの対となっているト
ランジスタのしきい値電圧などの電気的特性差によって
、センスアンプの第１段目の相補入力信号の振幅が微小
である＝１５− 間に、センスアンプの第１段目の差動トランジスタの相
補出力から誤情報が一時的に出力されてしまい、第１段
目の差動トランジスタの相補出力から正しい情報を得る
ために遅れが生じることとなる。この遅れが、上記ワー
ド線駆動信号の印加の時点からセンスアンプからの出力
までの時点までの遅延ＴＤを支配的に決定することとな
る。 第６図の実施例のセンスアンプの第１段目の正帰還負荷
の増幅率が大きいため、この第１段目の出力から大きな
振幅で誤情報が出力されることになる。一方、第７図の
実施例のセンスアンプの第１段目のカレントミラー負荷
の増幅率は第６図の正帰還負荷の増幅率と比較して小さ
いので、第７図の実施例のセンスアンプの第１段目の出
力から生じる誤情報の振幅は小さなものとなり、第７図
の遅延ＴＤは小さなものとなる。 以上のように第６図の実施例と比較して第７図の実施例
は負荷回路の増幅率が小さいので、上記の電位差縮小動
作終了に関係する遅延Ｔ８が短くなっても、上記のセン
スアンプ出力に関係する遅延ＴＤはそれほど大きくなる
ことは無い。 従って、第７図の実施例によれば、電位差縮小動作終了
に関係する遅延Ｔ８の最小値は第６図の実施例と比較し
て１．３ｎＳ小さくすることが可能となって、この遅延
時間Ｔつに関するタイミング・マージンを大きくするこ
とができる。 第８図も本発明の他の実施例である。第８図の回路は、
接地電圧の如き固定電圧がゲートに印加されたＰ　Ｍ　
ＯＳ　Ｑ　＜　１．　Ｑ　４□を負荷とする差動アンプ
を初段とし、第１図の回路を２段目センスアンプとして
縦続接続した構成となっている。 第７図、第８図の構成においても、２段目の正帰還型セ
ンスアンプにより、データバスＤ、Ｄの大きな負荷容量
を高速で駆動することができる。 第９図の回路は、公知のセンス回路であり、カレントミ
ラー型アンプを２ヶ並列接続したアンプを２段縦接続し
た構成となっている。 第１０図は、本発明の一実施例である第６図のセンス回
路と従来例である第９図のセンス回路の遅延時間をセン
スアンプ平均電流に対して示したグラフである。第１０
図より、本発明の一実施例である第６図のセンス回路は
、従来例である第９図のセンス回路に比べて２倍以上の
高速性を有することが明らかである。 第１１図は本発明のもう一つの実施例であり、スタテッ
ク型ランダムアクセスメモリ（ＳＲＡＭ）を構成する。 第１１図においてＳＲＡＭセルからの読出し信号を増幅
するためのＳＡとして第６図のセンスアンプ回路が使用
され、ＭＡとしては第１図のセンスアンプ回路にトライ
ステート出力コントロール用２閘ＯＳトランジスタＱ７
１１０７２を′付加したメインアンプ回路である。 第１２図は本願発明者等によって出願前に検討された集
積回路の一例であるが、第１１図の実施例は第１２図に
比べてトランジスタ数が大幅に低減しており、消費電流
およびレイアウト面積がほぼ半分となっている。 その」二、第１１図の回路を用いると大幅に高速化が可
能となり、メモリセル情報がＤ　ｏｕｔに到達するまで
の時間が、第１２図の回路を用いた場合の約半分にまで
減少することが、回路解析により確認されている。 これは第］−２図の回路においては負荷ＰＭＯＳトラン
ジスタがカレン１−ミラー接続されているため負荷ＭＯ
８の利得が小さいのに対して、第１１図の回路において
は負荷ＰＭＯ８）−ランジスタが正帰還クロスカップル
接続されているため負荷ＭＯ８の利得が大きいことに起
因している。 第１３図は、第１１図のセンス回路をＩＭビットＳＲＡ
Ｍに適用した際の回路解析による動作波形を示す。第１
３図において、コモンデータ線ｄ、ｄの微小な電位差が
、初段および２段目のセンスアンプ（第１１図のＳＡ、
）で高速に増幅され、ＣＭＯＳレベルの信号Ｓ２，８２
が得られる。信号Ｓ２．Ｓ２は大きな配線容量を有する
データバスを伝播した後、メインアンプ（第１．１図の
ＭＡ）の入力端においてなまった波形（第１３図り、Ｄ
）となるが、Ｄ、Ｄに微小電位差が生じるやいなやメイ
ンアンプで増幅することにより高速なメインアンプ出力
信号Ｄｉ、Ｄｉが得られ、インバータＩＮＶＩ、ＩＮＶ
２を経て出力１ヘランジスタＱ７６゜Ｑ　７６を駆動す
る。このように、第１−１図の回路構成によれば、セン
スアンプ初段、２段目およびメインアンプの動作をｉｎ
ｓ程度の遅延で行なわれることができ、きわめて高速で
出力Ｄｏｕｔを得ることができる。第１３図の例におい
ては、コモンデータ線ｄ、ｄに電位差が生じ始めてから
３ｎｓ程度で出力Ｄ　ｏｕｔが得られている。 さらに、第１２図では、データ出力制御信号ＤＯＣに応
答してメインアンプＭＡの後に出力端Ｄｏｕｔの高イン
ピーダンス状態を決定するための出力制御回路ＤＢを用
いているのに対し、第１月図の実施例においては、デー
タ出力制御信号ＤＯＣにより制御されるＮＭＯＳトラン
ジスタＱ　７０によりメインアンプＭＡの活性状態ある
いは非活性状態を制御する一方、出力端Ｄ　ｏｕｔを高
インピーダンス状態にするためのＰＭＯＳトランジスタ
Ｑ　？　ｔ　＋　Ｑ　？　ｘをメインアンプＭＡの出力
に並列接続しＤＯＣにより制御することにより、第１２
図の出力制御回路ＤＢに相当する回路を省略でき、出力
バッファ内の信号伝達時間を短縮することができる。 第１４図も本発明の他の実施例であり、初段および２段
目のセンスアンプＳＡに第７図のセンス回路を用いて構
成した。 第１５図も本発明の他の実施例であり、初段および２段
目のセンスアンプＳＡに第８図のセンス回路を用いて構
成した。 第１６図もまた本発明の他の実施例（スタティックＲＡ
Ｍのセンス回路）であり、第１１図の実施例において、
コモンデータ、Ｉ！ｄ、ｄにＣＭＯＳ正帰還プリアンプ
回路Ｐ　Ｆ　Ｂ　１　（Ｑ２０４．　Ｑｘｏｓ。 Ｑ２２６〜Ｑ、、、）を付加した構成となっている。第
１７図は第１６図の実施例の動作を示す波形図であり、
以下第１７図を用いて第１６図を説明する。 スタティックＲＡＭメモリセルから読み出されコモンデ
ータ線ｄ、ｄに伝達された電位差は通常０．１〜０．２
ｖ程度であり、この微小電位差をいかに高速に増幅する
かが高速化の鍵である。ｄ。 ｄの信号遷移期間にφ。ＤＱ＋　φ。ｏｏにパルスを印
加してＭＯ８Ｉ−ランジスタＱ　ｘ　ｏ　ｘ　ｒ　Ｑ　
ｘ　ｏ　３を一時的に導通させ、ｄ、ｄの信号遷移を速
やかに行なわせる。次に、新たに選択されたメモリセル
による信号電位差がｄ、ｄに生じ始めると同時に、パル
スφＣＤＡ　ｒ　φＣＤＡによりＭＯＳ）−ランジスタ
Ｑ！０４＋Ｑ　ｚｏ５を導通せしめ、入力信号線と出力
信号線とが直接接続されたＣＭＯ８正帰還プリアンプ回
路ＰＦＢＩを動作させる。ＰＦＢＩは、ｄ、ｄの電位差
を正帰還増幅し最大０．５ｖ程度の電位差を得る（ΔＶ
＋）。ＰＦＢＩ（７）効果は、ｄ、ｄ（７）電位差を速
く大きくすることにより、次段のセンス回路を速く安定
に動作させることにある。 次段以降でのセンス動作が終了後は、Ｑ、。、。 Ｑ　ｘ　Ｏ６は、φＣＤＡ　＋　φ。Ｉ）Ａにより非導
通とされＰＦＢＩ−は動作せず、ＳＲＡＭメモリセルか
らＹ方向スイッチＭＯＳトランジスタを介して読み出さ
れた信号はＣＭＯ８正帰還プリアンプ回路ＰＦＢ　１に
よって増幅されることなく、このプリアンプ回路ＰＦＢ
Ｉの入力信号と出力信号線との間の直接接続を介して、
コモンデータ線ｄ、ｄに伝達されるようになる。このよ
うに、ｄ、ｄの電位差が必要以上に大きくなることはな
く、次第に定常状態の電位差Δｖｚ　（０，１〜０．２
ｖ）に変化する。すなわち、コモンデータ線ｃｌ、ｄの
電位差が大きく開きすぎて、次のメモリセル情報の読み
出しが遅れることがない。センスアンプ初段（ＳＡＩ）
出力Ｓｌ、ＳＬはＭＯＳトランジスタＱ　２０１ｚ　Ｑ
ｚｏ７をパルスφ、。１．φ５ＥＱ１より、センスアン
プ２段目（ＳＡ２）出力Ｓ２．τｆはＭＯＳ）−ランジ
スタＱ、。ａ、（Ｌｏｅをパルスφ、。２．φＢ□。、
により、信号遷移期間導通せしめ、やはり信号遷移を速
やかに行なわせる。その後、コモンデータ線ｄ、ｄに電
位差が生じると同時にＱ　２０ｉ　Ｑｚｏ７＋　Ｑｘｏ
ｓ＋　Ｑｘｏｅを非導通とし、制御信号Ｙ−８ＡＣによ
リセンスアンプＳ　Ａ　１　、　Ｓ　Ａ、　２動作せし
め、既に述べたようにＰＭＯ８正帰還動作によりきわめ
て高速で増幅された信号ｓ〕。 ＳｌおよびＳ２．Ｓ２が得られる。 センスアンプ２段目出力Ｓ２．Ｓ２とデータバスＤ、Ｄ
を接続するトランフファーゲートを構＝２３− 成するＭＯＳ）−ランジスタＱ　ｘ　Ｉｙ、　＋　Ｑ　
ｚ□５ｒＱｘｌ＜＊Ｑ２１．は、Ｓ２．Ｓ２に信号が出
力する前に導通せしめておき、また、ＭＯＳトランジス
タＱ２□０゜Ｑ　ｘ　Ｉ　１１　Ｑ　ｘ　Ｉｅ　＋　Ｑ
　ｘ　ｔ　７をパルスφＢＥＱ２１　φ８ＥＱ２　ｒφ
ＢＥＱｒ　φ、ＥＱにより信号遷移期間導通せしめ、Ｓ
２．Ｓ２に電位差を生じると同時にＱ　ｚ　１ｏ　ｒＱ
　ｘ　Ｉ　１１　Ｑ　ｚ　ｔ　６ｒ　Ｑ　ｚ　１７を非
導通とする。センスアンプ２段目ＳＡ２で増幅された信
号Ｓ２．Ｓ２は、大きな負荷容量を有するデータバスを
伝播する間になだらかになまった波形（第１７図り、Ｄ
）となる。 メインアンプ出力Ｍ、Ｍは、信号遷移期間に、コントロ
ール信号ＤＯＣによりＭＯＳトランジスタＱ２□８を非
導通とし、Ｑ　２　＞　ｅ　Ｉ　Ｑ　ｚ　ｚ　ｏを導通
せしめ、またφＭＡＲＱ　ｒ　φＭＡＩＩＱ信号により
ＭＯＳトランジスタＱ　ｘ　ｘ　ｔ　ｒ　Ｑ　ｚ　ｚ□
を導通せしめることにより、Ｍ、Ｍの電位を一時的に電
源電圧Ｖｃｃ電位とする。 したがってこの期間は、出力用ＮＭＯＳトランジスタＱ
２□ａＨＱｚｘ＜が共に非導通となり、出力信号Ｄ　ｏ
ｕｔがＩＩ　ＯＩＩから“１”あるいは“１”からｒｒ
　Ｏｎへ遷移する期間に出方トランジスタ０２２１Ｑ　
ｘｘ＜に貫通して流れる電流がなく、低消費電力かつ低
雑音の動作を行なわせることができる。次に、Ｄ、Ｄに
電位差が生じる前にＤＯＣ信号によりＱ　ｘ　ｒ　ｍを
導通、Ｑ２□’ＱｒＱ２２゜を非導通とし、引続きり、
Ｄに電位差が生じると同時にＱ　２２工。 Ｑ　ａｘ□を非導通とすると、メインアンプＭＡＬによ
り高速に増幅された信号波形Ｍ、Ｍが得られる。 これらの信号は、インバータエＮＶＩ、ＩＮＶ２を経て
出力トランジスタＱ２□３１Ｑ２２４を即動し出力Ｄ　
ｏｕｔが得られる。 このように、コモンデータ線ｄ、ｄの微小な電位差を順
次高速に増幅することにより、きわめて高速に出力波形
Ｄｏｕｔが得られる。 本発明の他の実施例として、第１６図の初段および２段
目のセンス回路部ＳＡとして第７図あるいは第８図ある
いは第９図を用いた回路構成も考えられ、これらいずれ
の実施例も既に述へた動作と同様の動作より高速で出方
が得られる。 第１８図も本発明の他の実施例である。第１８図は、第
１６図の実施例にＰＭＯ５正帰還回路ＰＦＢ２が付加さ
れた構成となっている。 ＰＦＢ２の効果は、ビット線対す、ｂの電位差を高速に
大きくし、第１６図の実施例に比ベコモンデータ線ｄ、
ｄの電位差をいっそう速く大きくシ。 センスアンプＳＡの動作をさらに速めて、なおいっそう
の高速増幅を可能にしたことにある。 本発明の他の実施例として、第１８図の初段および２段
目のセンス回路部ＳＡとして第７図あるいは第８図ある
いは第９図を用いた回路構成も考えられ、これらいずれ
の実施例も第１８図と同様高速のセンス増幅を実現でき
る。 第１９図は本発明の他の実施例を示しており、Ｑ　ａ　
ｏ　＋　ｒ　Ｑ　ａ　ｏ　ａ　＋　Ｑ　ｓ　１ｏ　ｒ　
Ｑ　ｓ　ｔ　１＋　Ｑ　ａ　、ｓはＰチャネルＭＯＳト
ランジスタを示し、０３０ｍ＋　Ｑｉｏ３＋Ｑ　ａ０４
＋　Ｑ３０５１　Ｑｚｏ６ｒ　Ｑ３０？ｌ　Ｑｚｏ＋＋
＋　Ｑ３□ｘ＋Ｑ　ａ　１＋Ｉ＋　Ｑ　３１　＜　＋　
Ｑ　３１ｅはＮチャネルＭＯ５Ｉ−ランジスタを示して
いる。 この第１９図の回路においては、二種類のセンスアンプ
が従属接続されており、第１段目のセンスアンプはＱ　
３０３Ｉ　Ｑ３ｏ＜＋　Ｑ３０５Ｉ　Ｑ３Ｑ６１　Ｑ３
０７と全てＮチャネルＭＯＳトランジスタで構成されて
おり、Ｑ　３１　Ｑ　Ｉ　Ｑ　２　ｔ　＋　ｒ　Ｑ　３
１２　Ｉ　Ｑ　３１　ｓ　＋　０３　ｔ　４力ゝら構成
さ九たところの第１図のセンスアンプが第２段目のセン
スアンプとして使用されている。 ＭＯＳトランジスタＱ　ｓ　ｏ　ｒ　＋　Ｑ　ｓ　ｏ　
ｐ、が相補線ｄ。 ｄの間に接続され、ＭＯＳトランジスタＱ３０８１Ｑ　
３０　ａが相補線Ｄ＋、Ｄ＋の間に接続され、ＭＯＳト
ランジスタＱ　ｓ　ｌ　５１　Ｑ　３Ｉｅが相補線り、
Ｄの間に接続されている。 相補線ｄ、ｄの入力信号に応答して相補信号Ｄ　１．　
Ｄ　＋が対となったソースフォロワ動作のＮチャネルＭ
Ｏ８Ｉ−ランジスタＱ３ｏａ、　Ｑａｏ４によって得ら
れた後、さらにゲートとドレインがクロスカップル接続
されたＮチャネルＭＯＳトランジスタＱ　３ｏ　ｓ　ｒ
　Ｑ　３ｏ　ｔｓによって高速に増幅される。 この相補信号り、、Ｄ、はトランジスタＱ　ｓ　＋　ｏ
　ｒＱ　３１１１　Ｑ　３１２＋　Ｑ　３□３ＩＱ３＋
４のサイズを大きくして負荷駆動能力を強力化して、Ｄ
、Ｄに大きな負荷容量が接続されている場合でも、この
負荷容量を高速に駆動することができる。 第２０図も本発明の他の実施例を示しており、Ｑ　４ｏ
ｌｙ　Ｑ＜ｏａｒ　Ｑａｏイｒ　Ｑａｏｓｔ　Ｑ４ｏｅ
ｐ　Ｑ４０７１Ｑ　＜　ｏ　ｎ　ｒ　Ｑ　４１０１　Ｑ
　４　ｔ　１１　Ｑ　４１６はＰチャネルＭＯＳトラン
ジスタを示し、Ｑ　＜　ｏ　ｘ　、　Ｑ　４０９１　Ｑ
　４１１１１Ｑ　４１３１０４□４１Ｑ４１６はＮチャ
ネルＭＯＳトランジスタを示している。 この第２０図の回路においては、二種類のセンスアンプ
が従属接続されており、第１段目のセンスアンプはＱ　
４０２１　Ｑ　４０　＜　ｒ　Ｑ　４　ｏ　ｓ　＋　Ｑ
　４０６＊　Ｑ　４０７と金てＰチャネルＭＯＳトラン
ジスタで構成されており、Ｑ　＜　１ａ　ｒ　Ｑ　４１
１　Ｉ　Ｑ　＜　１　ｚ　＋　Ｑ　４１　ｓ　＋　Ｑ　
４１４から構成されたところの第１図のセンスアンプが
第２段目のセンスアンプとして使用されている。 ＭＯＳトランジスタＱ　４０１１　Ｑ　４０　ｘが相補
線ｄ、ｄの間に接続され、ＭＯ５ｈラントランジスタ　
０８１Ｑ　４０　ｅが相補線り、、Ｄ工の間に接続され
、ＭＯＳトランジスタＱ　４　（６、Ｑ　４１ｅが相補
線り、Ｄの間に接続されている。 相補線ｄ、ｄの入力信号に応答して相補信号Ｄｒ、Ｄ□
が対となったソースフォロワ動作のＰチャネルＭｏ５ｔ
〜ランジスタＱ　＜　０３　ｙ　Ｑ　＜　ｏ　＜によっ
て得られた後、さらにゲートとドレインがクロスカップ
ル接続されたＰチャネルＭｏｓ＋−ランジスタＱ　＜　
ｏ　ｓ　＋　Ｑ　４゜６によって高速に増幅される。 この相補信号り、、ＤｌはトランジスタＱ　４１゜。 Ｑ　＜　＋□ｒ　Ｑ　＜　ｒ　ｘ　ｒ　Ｑ　＜　１ｓ　
ｔ　０４１４のサイズを大きくして負荷駆動能力を強力
化して、Ｄ、Ｄに大きな負荷容量が接続されている場合
でも、この負荷容量を高速に駆動することができる。 以上説明したように、この第１９図の実施例中のセンス
アンプの第１段目のＮチャネルＭｏ８ｔ〜ランジスタＱ
　ｓｏ３＋　Ｑａｏ＜および第２０図の実施例中のセン
スアンプの第１段目のＰチャネルＭＯＳトランジスタＱ
　４０３．　Ｑ　４０４はそれぞれ電圧利得が１以下の
ソースフォロワ−として動作し、第１９図の実施例中の
センスアンプの第１段目のゲートとドレインがクロスカ
ップル接続されたＮチャネルＭＯＳトランジスタＱ　３
　ｏａ　、　Ｑ　３　ｏ　６および第２０図の実施例中
のセンスアンプの第１段目のゲー１〜とドレインがクロ
スカップル接続されたＰチャネルＭＯＳトランジスタＱ
　４０５　、　Ｑ　４゜６は上記ソースフォロワ−のソ
ース負荷回路として動作し、このクロスカップル接続負
荷回路の電圧利得は１よりはるかに大きい。 第１９図および第２０図の実施例においては、以前の実
施例と同様にパルス信号φ２．φ２に応答してＭＯＳト
ランジスタＱ　ｓ　ｏ　ｎ　ｒ　Ｑ　３ｏ　ｅ　ｒ　Ｑ
　４　（ｌ　ａ　＋Ｑ　４０　ｅが導通することによっ
て、クロスカップル接続された負荷ＭＯＳトランジスタ
Ｑ　ｓ　Ｑ　６１　Ｑ　ｓ　ｏ　ｅ　＋Ｑ　４０５　ｒ
　Ｑ　＜。６の正帰還動作が解消される。 また、本発明はＳＲＡＭに限定されるものではなく、Ｄ
ＲＡＭ、ＦＲＯＭ、ＥＰＲＯＭ等のメモリ装置全般に適
用することが可能である。 さらに本発明は」二記した具体的実施例に限定されるも
のでは無く、その基本的技術思想に従って種々の変形が
可能であることは言うまでも無い。[Means for solving the problem 1] As mentioned above, in order to enable high-speed sensing operation for minute input signals read from memory cells, a load MOS whose gate and drain are cross-coupled is used.
a first switching means is connected between complementary outputs of the pair of transistors connected to the transistor, and the first switching means is made conductive by a first control signal when the pair of transistors is inverted in response to the read signal; Thereafter, the first switching means is controlled to be non-conductive. On the other hand, as mentioned above, in order to drive the output signal line of the sense amplifier, which has a very large load capacity, at high speed, the preamplifier has a circuit type in which its input signal line and its output signal line are directly connected. In order to start reading out signals from the memory cells, the preamplifier and sense amplifier are activated, the complementary signals read out from the memory cells are amplified by the preamplifier, and the complementary amplified output signals of the preamplifier are sent to the sense amplifier in the subsequent stage. A multi-stage amplifier circuit is configured in which the signal is amplified by an amplifier and the heavy load capacitance of the output signal line of the sense amplifier is driven by the complementary output signal of this sense amplifier.
After a predetermined period of time has elapsed since the start of signal reading from the memory cell, the preamplifier in the previous stage is controlled to be inactive, and the sense amplifier in the subsequent stage is maintained in the active state. [Function] When the first switching means is brought into conduction by the first control signal, the positive feedback holding operation of the cross-coupled load MOSI transistor is canceled, so the pair of transistors responds to a minute input signal and operates at high speed. It becomes possible to perform the reversal operation. On the other hand, the preamplifier in the previous stage is controlled to be inactive when the amplification operation of the sense amplifier in the latter stage is almost completed.
The potential difference between the complementary inputs and outputs of the preamplifier, that is, the complementary inputs of the sense amplifier, is no longer expanded beyond the necessary amount.
It becomes possible to perform the next inverted readout at high speed. Furthermore, even if the preamplifier is controlled to be inactive, the signal read from the memory cell is controlled to be active via a direct connection path between the input signal line and output signal line of the inactive preamplifier. Since the signal is transmitted to the input of the sense amplifier and amplified, loss of the amplified output of the sense amplifier can be avoided. [Embodiment] An embodiment of the present invention will be described below with reference to FIG. Q.
, Q2, Q6, Q. is a p-channel MOS transistor (
(hereinafter referred to as pMOS), Q. , Q4. Q5, Q? , Q- is an n-channel MOSI-transistor (
d and d are a pair of complementary signals input to the sense circuit of this embodiment, and complementary read signals from the memory cells are transmitted. D and D are a pair of complementary signals output from this sense circuit, φ
1, φ1, φ2, φ2 are transistors Q6, φ2, respectively.
Q7, Q. ．． Q. A pulse signal that drives N M O
SAC applied to the gate terminal of S Q s is an activation signal of this sense amplifier, and the timing of these signals is shown in FIG.
2 is a cross-coupled load MOS, NMOS
Qs and Q4 are differential transistors, P MO S Q
a and NMOSQo operate as a first switching means, and the pulse signal φ8. φ2 is the first control signal. Note that the differential transistor Q3. Q4 can also be replaced by an npn bipolar transistor. or,
Transistor Q6. Q7 can be either one,
It is also possible to operate only one of the transistors Q, , Q. d and d are a pair of complementary input signals of a sense amplifier having a minute potential difference read from a static type memory cell;
During the signal transition period, the complementary input signal potential difference reducing MOS transistor Q6. Q is made conductive, d and d are brought to the same potential, and inversion readout is accelerated. Subsequently, pulse signal φ2. φ2 conducts the complementary output signal potential difference reduction MOS transistors Q, , Q, and makes the complementary output signals and D have the same potential, and the cross-coupled load MO8I-transistor Qt+
Since the positive feedback holding operation of Q is weakened, inversion readout becomes faster. Next, at the same time that a pair of complementary signals begins to be read out from the memory cells to d and d, Q6. Q? is rendered non-conductive, and the potential difference between d and d widens. Next, Q
6. Q9 is also considered to be non-conductive. Now, on the time axis of the timing diagram in FIG. 2, time t,
Consider the point in time when there is a transition from to t. At this time, the potential of d falls and the potential of d rises. Nodes N1 and N2 are still at the same potential. Therefore, Q
, the drain current of Q decreases, the drain current of Q increases, and then the potential of node N1 increases and the potential of node N2 begins to decrease. Therefore, the drain current of Ql increases and the train current of Q decreases, furthermore, the potential of node Nl increases and the potential of node Nx decreases. This further increases the drain current of Ql and decreases the train current of Q2, working to raise the potential of node NI and lower the potential of node N2. That is, positive feedback acts on the nodes N, , N of this sense amplifier, which has the effect of rapidly widening the potential difference, making it possible to realize an extremely high-speed sense amplifier. That is, the differential transistor Q3 is connected to the complementary input signals d and d.
．． Q, responds, and the load MO5I-transistor Q,,Q2 connects to this differential transistor Q. In response to Q, D can be charged or discharged at high speed using a complementary output with a large load capacity. In this sense amplifier, Q6. Q7. Q8. Q. plays an extremely important role. That is, the complementary input signals d and d and the complementary output signals d and D are short-circuited during the signal transition period, thereby serving to quickly perform the signal transition. Q s + Q 71 Q a The timing of d, d, and D when not using rQ9 is the second
Indicated by dashed lines in the figure. At this time, the transition of the complementary output signal D is prevented by the action of the positive feedback circuit of the load MO8 transistors Q, , Q, and the transition of D occurs only at time t, when the complementary input signal potential difference becomes large. . In other words, the sensing speed becomes significantly slower. Alternatively, if the maximum potential difference between the complementary input signals d and d is small, a transition of the complementary output signal D may not occur, that is, correct data may not be read. As described above, this embodiment has the effect of amplifying a pair of complementary input signals having a minute potential difference at extremely high speed and with a large amplification factor. Another embodiment of the invention is shown in FIG. The embodiment of FIG. 5 has p, Mo2 and n in the first embodiment (FIG. 1).
The configuration is such that the roles of the MOS are swapped, and the
As shown in the figure, it has the effect of amplifying at extremely high speed and with a large amplification factor. Also in this embodiment, MO8I-ransistor Q 36 and 0
37 may be either one, and the desired operation is possible with either Q 3g or Q 39. FIG. 6 is also another embodiment of the invention. Figure 6 shows
It has a configuration in which the circuits shown in Figure 1 are connected in cascade in two stages.
By cascading stages, the amplification factor can be further increased.
The potential difference between the complementary output signals and D can be widened to the full power supply voltage. In addition, in the circuit shown in Fig. 6, the size of the transistors Q46 to Qso in the second stage sense amplifier section is increased to strengthen the load driving ability. can be driven at high speed. FIG. 7 also shows another embodiment of the present invention. The circuit in Figure 7 is
The well-known NMO8 differential Q, 3°Q 44.
A sense amplifier consisting of Q43, Q44' and a PMOS current mirror Q4+Q42+Q4L'+Q42' is used as the first stage, and the circuit shown in FIG. 1 is connected in cascade as the second stage sense amplifier. The present invention relates to a so-called double ended sense amplifier which outputs a complementary output, D. When using a current mirror load, two current-me load circuits are required to obtain complementary outputs. 7th
Although the current mirror load circuit type sense amplifier in the first stage shown in the figure is high-speed, the cross-coupled load circuit type sense amplifier in the second stage shown in FIG. 7 is not as fast. Also, while the number of transistors in the second stage is five, the number of transistors in the first stage is five.
There is a drawback that the number of transistors in each stage is nine. However, in FIG. 7, the following advantages are produced by using a current mirror load circuit type sense amplifier in the first stage. That is, in order to make the memory device high-speed, the delay T from the time of application of the word line drive signal for word line selection of the memory device to the time of output from the sense amplifier is required.
It is important to make D small. On the other hand, from the time when the word line drive signal is applied, the MOS transistor Q51
1 Q5□1Q531Q 541 Q 55r Q S
There is a delay TE until the end of the potential difference reduction operation between the complementary signal lines due to non-conduction of signal line 6. The horizontal axis of FIG. 21 shows the latter delay TE, and the vertical axis shows the former delay To. In FIG. 21, the solid line shows the characteristics of the embodiment of FIG. It shows the characteristics of the example. In either characteristic, if the delay TE from the time when the word line drive signal is applied to the time when the potential difference reducing operation between the complementary signal lines ends is too short, the differential transistor or load transistor pair in the sense amplifier will The amplitude of the complementary input signal in the first stage of the sense amplifier is very small due to the difference in electrical characteristics such as the threshold voltage of the transistors in the differential transistor in the first stage of the sense amplifier. Erroneous information is temporarily output from the complementary outputs of the differential transistors, and a delay occurs in order to obtain correct information from the complementary outputs of the first stage differential transistors. This delay dominantly determines the delay TD from the time of application of the word line drive signal to the time of output from the sense amplifier. Since the amplification factor of the positive feedback load in the first stage of the sense amplifier in the embodiment shown in FIG. 6 is large, erroneous information is outputted with a large amplitude from the output of the first stage. On the other hand, since the amplification factor of the current mirror load in the first stage of the sense amplifier in the embodiment shown in FIG. 7 is smaller than that of the positive feedback load in FIG. 6, the sense amplifier in the embodiment shown in FIG. The amplitude of the erroneous information generated from the output of the first stage becomes small, and the delay TD in FIG. 7 becomes small. As described above, the amplification factor of the load circuit in the embodiment shown in FIG. 7 is smaller than that in the embodiment shown in FIG. The delay TD related to the amplifier output will not be very large. Therefore, according to the embodiment shown in FIG. 7, the minimum value of the delay T8 related to the completion of the potential difference reduction operation can be reduced by 1.3 nS compared to the embodiment shown in FIG. The timing margin for T can be increased. FIG. 8 also shows another embodiment of the present invention. The circuit in Figure 8 is
P M with a fixed voltage such as ground voltage applied to the gate
OS Q < 1. The first stage is a differential amplifier with Q4□ as a load, and the circuit of FIG. 1 is connected in cascade as a second stage sense amplifier. Also in the configurations shown in FIGS. 7 and 8, the large load capacitance of the data buses D and D can be driven at high speed by the second-stage positive feedback sense amplifier. The circuit shown in FIG. 9 is a known sense circuit, and has a configuration in which two current mirror type amplifiers are connected in parallel and two amplifiers are connected in series. FIG. 10 is a graph showing the delay time of the sense circuit of FIG. 6, which is an embodiment of the present invention, and the sense circuit of FIG. 9, which is a conventional example, with respect to the average current of the sense amplifier. 10th
From the figure, it is clear that the sense circuit of FIG. 6, which is an embodiment of the present invention, has a high speed that is more than twice that of the sense circuit of FIG. 9, which is a conventional example. FIG. 11 shows another embodiment of the present invention, which constitutes a static random access memory (SRAM). In FIG. 11, the sense amplifier circuit shown in FIG. 6 is used as the SA for amplifying the read signal from the SRAM cell, and as the MA, the sense amplifier circuit shown in FIG.
This is the main amplifier circuit with 11072 added. FIG. 12 is an example of an integrated circuit that was studied by the inventors of the present invention before filing the application. The embodiment shown in FIG. 11 has a significantly reduced number of transistors compared to FIG. The area is almost half. Second, by using the circuit shown in Figure 11, it is possible to significantly speed up the process, and the time it takes for memory cell information to reach Dout is reduced to about half of the time when using the circuit shown in Figure 12. This has been confirmed by circuit analysis. This is because in the circuit shown in Figure 2, the load PMOS transistor is connected in a Karen 1-mirror connection, so the load MO
This is because the gain of the load MO8 is small, whereas in the circuit of FIG. 11, the gain of the load MO8 is large because the load PMO8) and the transistor are connected in a positive feedback cross-coupled manner. FIG. 13 shows the sense circuit of FIG. 11 connected to the IM bit SRA.
The operating waveforms obtained by circuit analysis when applied to M are shown. 1st
In Figure 3, a small potential difference between the common data lines d and d causes the sense amplifiers in the first and second stages (SA in Figure 11,
) is amplified at high speed and CMOS level signal S2,82
is obtained. Signal S2. After S2 propagates through a data bus with a large wiring capacity, it becomes a rounded waveform (D in Figure 13) at the input terminal of the main amplifier (MA in Figure 1.1).
), but as soon as a minute potential difference occurs between D and D, it is amplified by the main amplifier to obtain high-speed main amplifier output signals Di and Di, and the inverters INVI and INV
2 and drives the output 1 helang resistor Q76°Q76. In this way, according to the circuit configuration shown in Figure 1-1, the operations of the first stage, second stage sense amplifier, and main amplifier are
This can be carried out with a delay of about s, and the output Dout can be obtained at extremely high speed. In the example shown in FIG. 13, the output D out is obtained in about 3 ns after a potential difference begins to occur between the common data lines d and d. Furthermore, in FIG. 12, an output control circuit DB is used after the main amplifier MA to determine the high impedance state of the output terminal Dout in response to the data output control signal DOC, whereas in the first month figure In the embodiment, an NMOS transistor Q70 controlled by a data output control signal DOC controls the active state or inactive state of the main amplifier MA, while a PMOS transistor Q70 is used to bring the output terminal Dout into a high impedance state. t+Q? By connecting x in parallel to the output of main amplifier MA and controlling it by DOC,
A circuit corresponding to the output control circuit DB shown in the figure can be omitted, and the signal transmission time within the output buffer can be shortened. FIG. 14 also shows another embodiment of the present invention, in which the first and second stage sense amplifiers SA are constructed using the sense circuits shown in FIG. 7. FIG. 15 also shows another embodiment of the present invention, in which the sense circuit shown in FIG. 8 is used for the first and second stage sense amplifiers SA. FIG. 16 also shows another embodiment of the present invention (static RA
M sense circuit), and in the embodiment of FIG.
Common data, I! It has a configuration in which a CMOS positive feedback preamplifier circuit P F B 1 (Q204. Qxos. Q226 to Q, . . . ) is added to d and d. FIG. 17 is a waveform diagram showing the operation of the embodiment of FIG. 16,
FIG. 16 will be explained below using FIG. 17. The potential difference read from the static RAM memory cell and transmitted to the common data lines d and d is usually 0.1 to 0.2.
The key to speeding up is how quickly this minute potential difference can be amplified. d. φ during the signal transition period of d. DQ+φ. By applying a pulse to oo, MO8I-transistor Q x o x r Q
x o 3 is temporarily made conductive, and the signal transitions of d and d are made to occur quickly. Next, at the same time that a signal potential difference due to the newly selected memory cell begins to occur between d and d, pulses φCDA r φCDA cause MOS)-transistor Q! 04+Q zo5 is made conductive, and the CMO8 positive feedback preamplifier circuit PFBI whose input signal line and output signal line are directly connected is operated. PFBI performs positive feedback amplification of the potential difference between d and d to obtain a potential difference of about 0.5V at maximum (ΔV
+). The PFBI(7) effect is to quickly and stably operate the next stage sense circuit by quickly increasing the potential difference between d and d(7). After the sensing operation in the next stage and subsequent stages is completed, Q. ,. Q x O6 is φCDA + φ. I) PFBI- is made non-conductive by A, and PFBI- does not operate, and the signal read from the SRAM memory cell via the Y-direction switch MOS transistor is not amplified by the CMO8 positive feedback preamplifier circuit PFB1. PFB
Through a direct connection between the input signal and output signal line of I,
The signal is transmitted to the common data lines d and d. In this way, the potential difference between d and d does not become larger than necessary, and gradually the steady state potential difference Δvz (0,1 to 0.2
v). That is, the readout of the next memory cell information will not be delayed due to the potential difference between the common data lines cl and d becoming too large. Sense amplifier first stage (SAI)
Output Sl, SL are MOS transistor Q201z Q
Pulse zo7. 1. From φ5EQ1, the sense amplifier second stage (SA2) output S2. τf is MOS)-transistor Q,. a, (Pulse φ, 2.φB□.,
This allows conduction during the signal transition period and causes the signal transition to occur quickly. After that, at the same time a potential difference occurs between the common data lines d and d, Q 20i Qzo7+ Qxo
s+ Qxoe is made non-conductive, the control signal Y-8AC causes the resense amplifiers S A 1 , S A, 2 to operate, and as already mentioned, the signal s is amplified at an extremely high speed by the PMO 8 positive feedback operation. Sl and S2. S2 is obtained. Sense amplifier second stage output S2. S2 and data bus D, D
=23- MOS)-transistors Q x Iy, + Q
z□5rQxl<*Q21. is S2. The MOS transistor Q2□0゜Q x I 11 Q x Ie + Q is made conductive before the signal is output to S2.
Pulse x t 7 φBEQ21 φ8EQ2 rφ
BEQr φ, EQ conducts during signal transition period, S
2. At the same time as creating a potential difference in S2, Q z 1o rQ
x I 11 Q z t 6r Q z 17 is made non-conductive. The signal S2. which is amplified by the second stage sense amplifier SA2. S2 is a waveform (Figure 17, D
). During the signal transition period, the main amplifier outputs M and M make the MOS transistor Q2□8 non-conductive and conductive the MOS transistor Q2□8 by the control signal DOC, and make the MOS transistor Qx conductive by the φMARQ r φMAIIQ signal. x t r Q z z□
By making them conductive, the potentials of M and M are temporarily set to the power supply voltage Vcc potential. Therefore, during this period, the output NMOS transistor Q
2□aHQzx< are both non-conductive, and the output signal D o
ut is “1” from II OII or rr from “1”
During the transition period, the output transistor 0221Q
Since no current flows through xx<, it is possible to operate with low power consumption and low noise. Next, before a potential difference occurs between D and D, Q x r m is made conductive by the DOC signal, Q2□'QrQ22゜ is made non-conductive, and then,
At the same time a potential difference occurs at D, Q22. When Q ax□ is made non-conductive, signal waveforms M and M that are amplified at high speed by the main amplifier MAL are obtained. These signals immediately actuate the output transistor Q2□31Q224 through the inverters NVI and INV2, and output the output D.
out is obtained. In this way, by sequentially and rapidly amplifying the minute potential difference between the common data lines d and d, the output waveform Dout can be obtained extremely quickly. As another embodiment of the present invention, a circuit configuration using FIG. 7, FIG. 8, or FIG. 9 as the first-stage and second-stage sense circuit sections SA in FIG. The result can be obtained faster than the operations similar to those already described. FIG. 18 also shows another embodiment of the present invention. FIG. 18 shows a configuration in which a PMO5 positive feedback circuit PFB2 is added to the embodiment shown in FIG. 16. The effect of PFB2 is to quickly increase the potential difference between the bit lines and the common data lines d and b, compared to the embodiment shown in FIG.
Increase the potential difference of d even faster. The purpose is to further speed up the operation of the sense amplifier SA and enable even higher speed amplification. As another embodiment of the present invention, a circuit configuration using FIG. 7, FIG. 8, or FIG. 9 as the first-stage and second-stage sense circuit sections SA in FIG. As in FIG. 18, high-speed sense amplification can be achieved. FIG. 19 shows another embodiment of the present invention, in which Q a
o + r Q a o a + Q s 1 o r
Q s t 1+ Q a , s indicates a P-channel MOS transistor, 030m+ Qio3+Q a04
+ Q3051 Qzo6r Q30? l Qzo++
+ Q3□x+Q a 1+I+ Q 31 < +
Q 31e indicates an N-channel MO5I-transistor. In the circuit shown in Figure 19, two types of sense amplifiers are connected in series, and the first stage sense amplifier is Q
303I Q3o＜+ Q305I Q3Q61 Q3
07 and are all composed of N-channel MOS transistors, Q 31 Q I Q 2 t + r Q 3
12 I Q 31 s + 03 t The sense amplifier shown in FIG. 1, which is composed of 4 forces, is used as the second stage sense amplifier. MOS transistor Qso r + Qso
p, is the complementary line d. d, and the MOS transistor Q3081Q
30a is connected between the complementary lines D+ and D+, and the MOS transistor Qsl51Q3Ie is connected to the complementary line,
It is connected between D. Complementary signal D in response to input signals on complementary lines d, d 1.
N-channel M with source follower operation paired with D+
O8I - N-channel MOS transistor Q3o s r whose gate and drain are cross-coupled after being obtained by transistors Q3oa and Qao4
It is amplified at high speed by Q 3o ts. This complementary signal, D, is the transistor Q s + o
rQ 3111 Q 312+ Q 3□3IQ3+
By increasing the size of 4 and increasing the load driving ability, D
, D, even if a large load capacitance is connected to them, this load capacitance can be driven at high speed. FIG. 20 also shows another embodiment of the present invention, and Q 4o
ly Q＜oar Qaoir Qaost Q4oe
p Q4071Q < o n r Q 4101 Q
4 t 11 Q 416 indicates a P-channel MOS transistor, Q < ox, Q 4091 Q
41111Q 413104□41Q416 indicates an N-channel MOS transistor. In the circuit shown in Figure 20, two types of sense amplifiers are connected in series, and the first stage sense amplifier has Q
4021 Q 40 < r Q 4 o s + Q
406* Q 407 and a metal P-channel MOS transistor, Q < 1a r Q 41
1 I Q < 1 z + Q 41 s + Q
The sense amplifier shown in FIG. 1 consisting of 414 is used as the second stage sense amplifier. MOS transistor Q 4011 Q 40 x is connected between complementary lines d and d, MO5h run transistor
081Q40e is connected between the complementary lines and D, and MOS transistor Q4 (6, Q41e is connected between the complementary lines and D.Responses to the input signal of the complementary lines d and d. and complementary signals Dr, D□
P-channel Mo5t with source follower operation paired with
After obtaining ~ transistor Q < 03 y Q < o <, a P-channel Mos + - transistor Q < whose gate and drain are cross-coupled is obtained.
It is rapidly amplified by o s + Q 4°6. This complementary signal, Dl, is a transistor Q41°. Q < +□r Q < r x r Q < 1s
By increasing the size of t0414 and increasing the load driving capability, even when a large load capacitance is connected to D and D, this load capacitance can be driven at high speed. As explained above, the first stage N-channel Mo8t to transistor Q of the sense amplifier in the embodiment of FIG.
so3+ Qao< and the first stage P-channel MOS transistor Q of the sense amplifier in the embodiment of FIG.
403. Q404 each operates as a source follower with a voltage gain of 1 or less, and is an N-channel MOS transistor Q3 whose gate and drain are cross-coupled in the first stage of the sense amplifier in the embodiment of FIG.
oa, Q3o6, and a P-channel MOS transistor Q whose drain is cross-coupled with gates 1 to 1 of the first stage of the sense amplifier in the embodiment of FIG.
405, Q4.6 operates as a source load circuit of the source follower, and the voltage gain of this cross-coupled load circuit is much larger than unity. In the embodiment of FIGS. 19 and 20, the pulse signal φ2. In response to φ2, the MOS transistor Q s o n r Q 3 o e r Q
4 (la + Q 40 e conducts, cross-coupled load MOS transistor Q s Q 61 Q s o e + Q 405 r
Q<. The positive feedback operation of No. 6 is eliminated. Further, the present invention is not limited to SRAM, but D
It is possible to apply to all memory devices such as RAM, FROM, EPROM, etc. Furthermore, it goes without saying that the present invention is not limited to the specific embodiments described above, and that various modifications can be made in accordance with the basic technical idea thereof.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路を動作させるのに好適なタイミング図、第３図
及び第４図は従来技術を示す回路図、第５図、第６図、
第７図、第８図はそれぞれ本発明の他の実施例を示す回
路図、第９図は従来のセンス回路を示す回路図、第１０
図は本発明の一実施例（第６図）および従来のセンス回
路例（第９図）のセンス増幅に要する遅延時間のセンス
アンプ平均電流依存性を示す特性図、第１１図は本発明
の他の実施例を示す回路図、第１２図は本願発明者等に
よって出願前に検討された回路を示す回路図、第１３図
は第１１図の実施例の動作波形図、第１４図、第１５図
、第１６図はそれぞれ本発明の他の実施例を示す回路図
、第１７図は第１６図の実施例の動作を説明するための
動作波形図、第１８図は本発明の他の実施例を示す回路
図、第１９図および第２０図は本発明の他の実施例を示
す回路図、第２１図は第６図の実施例と第７図の実施例
の特性の相違を示す図である。 トイ）ビ ー９４゜ 、、□　″ｑで１ 伜℃１づＱＩＱ　Ｇ　ｃｓす。Fig. 1 is a circuit diagram showing one embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
FIGS. 3 and 4 are circuit diagrams showing the prior art; FIGS. 5 and 6 are timing diagrams suitable for operating the circuit shown in FIG.
7 and 8 are circuit diagrams showing other embodiments of the present invention, FIG. 9 is a circuit diagram showing a conventional sense circuit, and FIG.
The figure is a characteristic diagram showing the dependence of the delay time required for sense amplification on the average current of the sense amplifier in one embodiment of the present invention (Figure 6) and the conventional sense circuit example (Figure 9). A circuit diagram showing another embodiment, FIG. 12 is a circuit diagram showing a circuit considered by the inventors of the present application before filing, FIG. 13 is an operation waveform diagram of the embodiment of FIG. 11, FIG. 15 and 16 are circuit diagrams showing other embodiments of the present invention, FIG. 17 is an operation waveform diagram for explaining the operation of the embodiment of FIG. 16, and FIG. 18 is a circuit diagram showing other embodiments of the present invention. 19 and 20 are circuit diagrams showing other embodiments of the present invention, and FIG. 21 shows differences in characteristics between the embodiment shown in FIG. 6 and the embodiment shown in FIG. 7. It is a diagram. Toy) Bee 94°,, □ ″q in 1 ＜℃1zu QIQ G cs.

Claims (1)

【特許請求の範囲】 １、メモリセルと、該メモリセルからの読み出し信号を
増幅するためのセンス増幅器とを具備してなるメモリ装
置であって、 上記センス増幅器は； （１）上記読み出し信号に応答して相補出力を発生する
一対のトランジスタと、 （２）上記一対のトランジスタの上記相補出力に接続さ
れるとともにゲートとドレインとがクロスカップル接続
された第１と第２の負荷 ＭＯＳトランジスタと、 （３）上記一対のトランジスタの上記相補出力間に接続
されるとともに第１制御信号によつて第１スイッチング
手段とを有してなり、 上記読み出し信号に応答して上記一対のトランジスタが
反転する際上記第１制御信号によって上記第１スイッチ
ング手段を導通状態に制御し、しかる後上記第１スイッ
チング手段を非導通状態に制御することを特徴とするメ
モリ装置。 ２、上記一対のトランジスタはそのソースが結合された
差動トランジスタであることを特徴とする請求項１記載
のメモリ装置。 ３、上記一対のトランジスタは一対のソース・フォロワ
回路を構成することを特徴とする請求項１記載のメモリ
装置。 ４、上記差動トランジスタは上記第１と第２の負荷ＭＯ
Ｓトランジスタと反対導電型の第３と第４のＭＯＳトラ
ンジスタであることを特徴とする請求項２記載のメモリ
装置。 ５、上記第１スイッチング手段は上記第１と第２の負荷
ＭＯＳトランジスタと反対導電型の第５のＭＯＳトラン
ジスタと上記第１と第２の負荷ＭＯＳトランジスタと同
一導電型の第６の ＭＯＳトランジスタとの並列接続によって構成されてい
ることを特徴とする請求項１または２記載のメモリ装置
。 ６、上記一対のトランジスタの入力端子間に接続される
とともに第２制御信号によって制御される第２スイッチ
ング手段とを有してなり、上記読み出し信号に応答して
上記差動トランジスタが反転する際上記第２制御信号に
よつて上記第２スイッチング手段を導通状態に制御し、
しかる後上記第２スイッチング手段を非導通状態に制御
することを特徴とする請求項１乃至５のいずれかに記載
のメモリ装置。 ７、上記第２スイッチング手段は上記第１と第２の負荷
ＭＯＳトランジスタと反対導電型の第７のＭＯＳトラン
ジスタと上記第１と第２の負荷ＭＯＳトランジスタと同
一導電型の第８の ＭＯＳトランジスタとの並列接続によって構成されてい
ることを特徴とする請求項６記載のメモリ装置。 ８、メモリセルと、該メモリセルからの読み出し信号を
増幅するための多段接続センス増幅器とを具備してなる
メモリ装置であって、 該多段接続センス増幅器中の一段の増幅器は少なくとも
請求項１乃至７に記載されてなる回路形式を有してなる
ことを特徴とするメモリ装置。 ９、メモリセルと、該メモリセルからの読み出し信号を
増幅するプリアンプと、該プリアンプの出力信号を増幅
するセンス増幅器とを具備してなるメモリ装置であって
、 上記プリアンプはその入力信号線とその出力信号線とが
直結された回路形式を有してなり、上記メモリセルから
の信号読み出しを開始するため上記プリアンプと上記セ
ンス増幅器とを活性状態に制御し、 上記メモリセルからの信号読み出し開始から所定時間経
過後に上記プリアンプを非活性状態に制御する一方、上
記センス増幅器を活性状態に維持することを特徴とする
メモリ装置。 １０、上記所定時間経過後は上記メモリセルからの読み
出し信号は非活性状態のプリアンプの上記入力信号線と
上記出力信号線との間の直結経路を介して上記センス増
幅器の入力に伝達され増幅されることを特徴とする請求
項９記載のメモリ装置。 １１、請求項９もしくは１０に記載のメモリ装置であっ
て、 上記センス増幅器は多段接続増幅回路の形式で構成され
、 該多段接続センス増幅器中の一段の増幅器は少なくとも
請求項１乃至５に記載されてなる回路形式を有してなる
ことを特徴とするメモリ装置。[Claims] 1. A memory device comprising a memory cell and a sense amplifier for amplifying a read signal from the memory cell, wherein the sense amplifier: (1) amplifies the read signal from the memory cell; a pair of transistors that generate complementary outputs in response; (2) first and second load MOS transistors connected to the complementary outputs of the pair of transistors and whose gates and drains are cross-coupled; (3) a first switching means connected between the complementary outputs of the pair of transistors and in response to a first control signal, when the pair of transistors is inverted in response to the read signal; A memory device characterized in that the first switching means is controlled to be in a conductive state by the first control signal, and then the first switching means is controlled to be in a non-conductive state. 2. The memory device according to claim 1, wherein the pair of transistors are differential transistors whose sources are coupled. 3. The memory device according to claim 1, wherein the pair of transistors constitute a pair of source follower circuits. 4. The differential transistor is connected to the first and second loads MO.
3. The memory device according to claim 2, wherein the third and fourth MOS transistors are of a conductivity type opposite to that of the S transistor. 5. The first switching means includes a fifth MOS transistor having a conductivity type opposite to that of the first and second load MOS transistors, and a sixth MOS transistor having the same conductivity type as the first and second load MOS transistors. 3. The memory device according to claim 1, wherein the memory device is configured by connecting in parallel. 6. a second switching means connected between the input terminals of the pair of transistors and controlled by a second control signal, the second switching means being connected between the input terminals of the pair of transistors and controlled by a second control signal; controlling the second switching means to be in a conductive state by a second control signal;
6. The memory device according to claim 1, wherein the second switching means is then controlled to be non-conductive. 7. The second switching means includes a seventh MOS transistor having a conductivity type opposite to that of the first and second load MOS transistors, and an eighth MOS transistor having the same conductivity type as the first and second load MOS transistors. 7. The memory device according to claim 6, wherein the memory device is configured by connecting in parallel. 8. A memory device comprising a memory cell and a multi-stage connected sense amplifier for amplifying a read signal from the memory cell, wherein one stage of the multi-stage connected sense amplifier is at least as defined in claim 1. 7. A memory device characterized in that it has the circuit format described in 7. 9. A memory device comprising a memory cell, a preamplifier that amplifies a read signal from the memory cell, and a sense amplifier that amplifies an output signal of the preamplifier, the preamplifier having an input signal line and a The circuit has a circuit type that is directly connected to an output signal line, and controls the preamplifier and the sense amplifier to an active state in order to start reading signals from the memory cells, and from the start of reading signals from the memory cells. A memory device characterized in that the preamplifier is controlled to be inactive after a predetermined period of time has elapsed, while the sense amplifier is maintained to be active. 10. After the predetermined time has elapsed, the read signal from the memory cell is transmitted to the input of the sense amplifier via a direct connection path between the input signal line and the output signal line of the inactive preamplifier and is amplified. 10. The memory device according to claim 9. 11. The memory device according to claim 9 or 10, wherein the sense amplifier is configured in the form of a multi-stage connected amplifier circuit, and one stage of the multi-stage connected sense amplifier comprises at least one of the amplifiers according to claims 1 to 5. What is claimed is: 1. A memory device characterized in that it has a circuit format of: