JPH02273393A - Boosting signal generating circuit - Google Patents
Boosting signal generating circuitInfo
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- JPH02273393A JPH02273393A JP1093576A JP9357689A JPH02273393A JP H02273393 A JPH02273393 A JP H02273393A JP 1093576 A JP1093576 A JP 1093576A JP 9357689 A JP9357689 A JP 9357689A JP H02273393 A JPH02273393 A JP H02273393A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＦＥＴを用いた昇圧信号発生回路に関し、特
にランダムアクセスメモリ装置のワード線駆動回路ある
いは出力ハッファ駆動回路に用いて好適な電源電圧以上
の高電圧信号を発生する昇圧信号発生回路の改良に関す
るものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a boost signal generation circuit using FETs, and is particularly suitable for use in word line drive circuits or output huffer drive circuits of random access memory devices. This invention relates to an improvement in a boost signal generation circuit that generates a high voltage signal.
第７図は従来のランダムアクセスメモリ装置（以下ＲＡ
Ｍと略称する。）の一部を示す回路構成図で、１ビット
当り１個のＦＥＴをもつメモリセルが４ビツトと、それ
らを選択するためのアドレスデコーダが示されている。Figure 7 shows a conventional random access memory device (hereinafter referred to as RA).
It is abbreviated as M. ) is a circuit configuration diagram showing a part of the 4-bit memory cell with one FET per bit, and an address decoder for selecting them.
第７図において、１ａ〜１ｄはそれぞれ１ビツトのメモ
リセルで、論理値“１°゛または“′０“° （以下単
に“１”または０”°と記す）のデータを記憶する一端
接地の記憶容量２と、一方の主電極がこの記憶容量２の
他端に接続され、この記憶容量２のデータを読み出し、
書き込み、または保持するためのスイッチングＦＥＴ３
とを備えている。In FIG. 7, 1a to 1d are 1-bit memory cells, each of which has one end grounded and stores data with a logical value of "1°" or "'0"° (hereinafter simply referred to as "1" or "0"°). A storage capacitor 2 and one main electrode are connected to the other end of this storage capacitor 2, and data of this storage capacitor 2 is read out.
Switching FET3 for writing or holding
It is equipped with
４は上記スイッチングＦＥＴ３の他方の主電極に接続さ
れメモリセルｌａ、ｌｃについてのデータを伝達するビ
ット線、５はメモリセルｌａ、ｌｂの上記スイッチング
ＦＥＴ３のＯＮ、ＯＦＦを制御するための信号が加えら
れるワード線で、上記スイッチングＦＥＴ３のゲートに
接続されている。4 is a bit line connected to the other main electrode of the switching FET 3 and transmits data regarding the memory cells la and lc; 5 is a bit line to which a signal for controlling ON/OFF of the switching FET 3 of the memory cells la and lb is added; The word line is connected to the gate of the switching FET3.
６はメモリセルｌｂ、ｌｄ用のビット線、７はメモリセ
ルｌｃ、ｌｄ用のワード線、８は端子群９から供給され
るアドレス信号Ａｘ＋ 、ＡＸＩ・・・Ａｘｌｌ、Ａｘ
、ｌをデコードしてその出力１０．１１・・・の中の１
本に電圧を出すデコーダ回路、１２゜１３はそれぞれデ
コーダ回路８の出力１０．１１のレベルに応じて端子１
４に供給されるワード線駆動信号φＷをワード線５．７
へ結合するＦＥＴ、１５はクロックφＲＡＳの入力端子
である。6 is a bit line for memory cells lb and ld; 7 is a word line for memory cells lc and ld; 8 is an address signal supplied from terminal group 9; AX+, AXI...Axll, Ax
, l is decoded and the output 10. 1 of 11...
Decoder circuits that output voltage to the terminals 12 and 13 correspond to the levels of the outputs 10 and 11 of the decoder circuit 8, respectively.
The word line drive signal φW supplied to word line 5.7
A FET 15 coupled to the clock φRAS is an input terminal of the clock φRAS.
第８図は第７図の回路の動作を説明するための各部波形
図で、ここではメモリセル１ａから“°０パを読み出す
場合について説明する。FIG. 8 is a waveform diagram of various parts for explaining the operation of the circuit shown in FIG. 7. Here, a case where "0P" is read from the memory cell 1a will be described.
第８図の時刻ｔ０から１．までの間はこのメモリシステ
ムの予備充電期間であり外部クロック信号ＲＡ Ｓ （
ＲＯ−＾ＤＤＲＥＳＳ ５ＴＲＯＢＥ）と同相の内部ク
ロック信号φＲＡＳによってデコーダ回路８の出力１０
．１１は１′に予め充電されている。このときワード線
駆動信号φＷは°０゛であるので、ワード線５．７のそ
れぞれの電位Ｖ５．Ｖ７は“０゛である。時刻Ｌ１にク
ロックφＲＡＳが“０゛になった後、外部アドレス信号
がとりこまれ、時刻１．で内部アドレス信号Ａｘ、Ａｘ
が入りワード線５が選ばれるとノード１１のレベルは“
０“となり、ノード１０は“１′に保持される。次に時
刻ｔ３でワード線駆動信号φＷが“０′から“１゛°に
変わり、これがそのままＦＥＴ１２を通してワード線５
に伝えられ、ワード線５が“０′°から“１パに変わる
。これによってメモリセルｌａ。1 from time t0 in FIG. This period is a pre-charging period for the memory system, and the external clock signal RA S (
The output 10 of the decoder circuit 8 is determined by the internal clock signal φRAS that is in phase with the
．． 11 is precharged to 1'. At this time, the word line drive signal φW is at 0, so each potential V5.7 of the word line 5.7. V7 is "0". After the clock φRAS becomes "0" at time L1, the external address signal is taken in, and the clock signal φRAS becomes "0" at time L1. internal address signals Ax, Ax
enters and word line 5 is selected, the level of node 11 becomes “
0", and the node 10 is held at "1'. Next, at time t3, the word line drive signal φW changes from "0" to "1°", and this is directly passed through the FET 12 to the word line 5.
The word line 5 changes from "0'° to "1pa. This causes memory cell la.
１ｂのＦＥＴ３が導通しメモリセルｌａ、ｌｂの内容が
ビット線４．６に読み出される。このメモリセルデータ
の読み出しはビット線上の微小な電圧変動として現れる
。次に時刻ｔ４においてこの微小な電圧変動がビット線
に接続された増幅回路（図示せず）によって増幅される
。FET 3 of 1b becomes conductive and the contents of memory cells la and lb are read out to bit line 4.6. This reading of memory cell data appears as minute voltage fluctuations on the bit line. Next, at time t4, this minute voltage fluctuation is amplified by an amplifier circuit (not shown) connected to the bit line.
通常、上記メモリセルからのデータの読み出しにおいて
は、読み出し速度を速くするためワード線の電圧を電源
電圧以上に高くしてＦＥＴ３のＯＮ抵抗を下げている。Normally, when reading data from the memory cell, the voltage of the word line is made higher than the power supply voltage to lower the ON resistance of the FET 3 in order to increase the reading speed.
第９図はこのための従来技術によるワード線駆動回路の
一例を示す回路図で、２０はワード線駆動信号φＷの発
生回路部、２１は駆動信号φＷを昇圧するための昇圧信
号φｐの発生部、２３はその出力端子、２２は駆動信号
φＷの出力端子と昇圧信号φｐの出力端子２３との間に
接続された昇圧容量、２４は駆動信号φＷの出力端子１
４と接地点との間の寄生容量である。FIG. 9 is a circuit diagram showing an example of a word line drive circuit according to the prior art for this purpose, in which 20 is a generating circuit section for word line drive signal φW, and 21 is a generating section for boosting signal φp for boosting drive signal φW. , 23 is its output terminal, 22 is a boosting capacitor connected between the output terminal of the drive signal φW and the output terminal 23 of the boosted signal φp, and 24 is the output terminal 1 of the drive signal φW.
4 and the ground point.
また、第１０図は第９図の回路動作を説明するための信
号波形図で、ここで第９図の出力端子１４は第７図の端
子１４に対応し、駆動信号φＷはワード線５に伝わって
いるものとする。10 is a signal waveform diagram for explaining the circuit operation of FIG. 9, in which the output terminal 14 of FIG. 9 corresponds to the terminal 14 of FIG. 7, and the drive signal φW is applied to the word line 5. It is assumed that this has been communicated.
駆動信号φＷが時刻ｔ２で“０゛から“１″゛に上昇し
た後、時刻ｔ２ ′で昇圧信号φｐが“０゛から“′１
パに上昇すると、昇圧容量２２によって駆動信号φＷの
レベルが電圧７以上の値に上昇する。この上昇分Δ■は
、
ΔＶ＝ （Ｃ’ｚｚ／ （Ｃ２２＋Ｃ２Ｊ） ） −
ｖで与えられる。ここで０２□、Ｃ２４はそれぞれ容量
２２．２４の容量値である。After the drive signal φW rises from "0" to "1" at time t2, the boost signal φp rises from "0" to "'1" at time t2'.
When the level of the drive signal φW increases to a voltage of 7 or higher, the boost capacitor 22 increases the level of the drive signal φW to a value of voltage 7 or more. This increase Δ■ is: ΔV= (C'zz/ (C22+C2J)) -
It is given by v. Here, 02□ and C24 each have a capacitance value of 22.24.
従来のワード線駆動回路は以上のように構成されており
、第１０図において、φＷの“′１”レベルはＶｐまで
昇圧されたが電圧は階段状になっており、なめらかに上
昇してはいない。このときＦＥＴ３のＯＮ抵抗の低下の
速度もこの波形に追随するので結局データの読み出し速
度は遅くなる。The conventional word line drive circuit is configured as described above, and in FIG. 10, the "'1" level of φW is boosted up to Vp, but the voltage is stepped and does not rise smoothly. not present. At this time, the speed at which the ON resistance of FET 3 decreases also follows this waveform, so that the data read speed eventually becomes slow.
波形をなめらかにするためにはφｐの立ち上がる時刻ｔ
２ ′を速くすることが考えられるが、これを速くしす
ぎた場合はφＷの低い所から昇圧することになりＶｐを
下げることとなって逆に読み出し速度を悪化させること
になる。In order to make the waveform smooth, the rising time t of φp
2' can be considered to be faster, but if this is made too fast, the voltage will be increased from a low φW, lowering Vp, and conversely worsening the read speed.
この発明は以上の様な問題点を解消するためになされた
もので、ワード線駆動信号の立ち上がり波形を階段状に
せずになめらかにしてメモリセルデータの読み出し速度
を早めることのできる昇圧信号発生回路を提供すること
を目的としている。This invention was made to solve the above-mentioned problems, and provides a boost signal generation circuit that can speed up the reading speed of memory cell data by smoothing the rising waveform of a word line drive signal without making it step-like. is intended to provide.
この発明に係る昇圧信号発生回路は、電源電圧以上の電
圧を発生する電圧発生回路を設け、その出力電圧を第１
の電源端子に与え、該第１の電源端子と第２の電源端子
との間に直列に接続され、その接続点が出力端子に接続
された相互に反対導電型の第１．第２のＦＥＴと、一端
が上記第１のＦＥＴのゲートに接続され他端が上記第１
の電源端子に接続され、ゲート電極に上記出力端子の信
号とほぼ同期した逆相の信号が加えられる第１のＦＥＴ
と同一の導電型の第３のＦＥＴと、第１の電源電圧より
も小さい電圧が供給される第２の電源端子と第３の電源
端子との間に設けられ、少なくとも１個の出力端子を持
ち、その出力端子が第１のＦＥＴのゲートに電気的に接
続された論理回路とを備えたものにおいて、上記第３の
ＦＥＴの一端と上記第３の電源端子との間に少なくとも
１個の整流性素子を設けるようにしたものである。The boost signal generating circuit according to the present invention includes a voltage generating circuit that generates a voltage higher than the power supply voltage, and the output voltage is set to a first voltage.
first . a second FET, one end connected to the gate of the first FET and the other end connected to the gate of the first FET;
a first FET connected to the power supply terminal of the FET, and having a gate electrode applied with an opposite-phase signal that is substantially synchronized with the signal of the output terminal;
is provided between a third FET of the same conductivity type and a second power terminal and a third power terminal to which a voltage smaller than the first power supply voltage is supplied, and has at least one output terminal. and a logic circuit whose output terminal is electrically connected to the gate of the first FET, wherein at least one logic circuit is provided between one end of the third FET and the third power supply terminal. A rectifying element is provided.
この発明においては、相補型ＦＥＴインバータ回路の高
電位側の電源電圧を電源電圧以上の電圧に設定したので
、インバータ回路の１回の動作で高電圧で高速の駆動信
号が得られる。In this invention, since the power supply voltage on the high potential side of the complementary FET inverter circuit is set to a voltage higher than the power supply voltage, a high-voltage and high-speed drive signal can be obtained with one operation of the inverter circuit.
以下、本発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明の第１の実施例による昇圧信号発生装
置のワード線駆動信号発生回路のみを示す回路図で、そ
の他の部分は第７図の従来例と同様である。図において
、第７図、第９図と同一符号は同一部分を示し、３１は
繰り返し信号φＣの供給端子、３２は端子３１と接続点
３３との間に接続された昇圧容量、３４はドレインとゲ
ートを接続点３３に、ソースを接続点（第１の電源端子
）３６に接続した整流用ＦＥＴ、３５はドレインとゲー
トを電源端子３０に、ソースを接続点３３に接続した充
電用ＦＥＴ、３７は一端を接続点３３に他端を接地点（
第２の電源端子）とする寄生容量、３８は一端を接続点
３６に他端を接地点に接続した電圧安定化容量、４８は
電源端子（第３の電源端子）、１０１は電源端子４８と
接続点１０２との間に設けられたＮチャネルＦＥＴでゲ
ート電極は電源端子４８に接続されている。このＦＥＴ
ｌ０１は整流素子として働き電源端子４８側が陽極、接
続点１０２側が陰極として働く。即ち電源端子４８側か
ら出力端子４３側の方向のみ電流が流れる。４４は入力
信号φｗｏの供給される入力端子、４０は接続点１０２
と出力端子４３との間に設けられたＰチャネルＦＥＴで
ゲート電極が入力端子４４にハックゲート電極が電源端
子３６に接続されている。４２は出力端子４３と接地と
の間に設けられたＮチャネルＦＥＴでゲート電極が入力
端子４４に接続されている。バックゲート電極は接地さ
れているが、これは接地電位よりも低い電圧源に接続す
ることも可能である。しかし、この選択は本発明とは直
接関係はしない。ＦＥＴ４０と４２は入力端子４４から
の入力信号φｗ。FIG. 1 is a circuit diagram showing only a word line drive signal generation circuit of a boost signal generation device according to a first embodiment of the present invention, and the other parts are the same as the conventional example shown in FIG. In the figure, the same reference numerals as in FIGS. 7 and 9 indicate the same parts, 31 is the supply terminal of the repetition signal φC, 32 is the boost capacitor connected between the terminal 31 and the connection point 33, and 34 is the drain. 35 is a rectifying FET whose gate is connected to the connection point 33 and its source is connected to the connection point (first power terminal) 36; 35 is a charging FET whose drain and gate are connected to the power supply terminal 30 and its source is connected to the connection point 33; 37; connects one end to the connection point 33 and the other end to the ground point (
38 is a voltage stabilizing capacitor whose one end is connected to the connection point 36 and the other end is connected to the ground point; 48 is the power supply terminal (third power supply terminal); 101 is the power supply terminal 48; The gate electrode of the N-channel FET provided between the connection point 102 and the power supply terminal 48 is connected to the power supply terminal 48 . This FET
101 acts as a rectifying element, with the power supply terminal 48 side acting as an anode and the connection point 102 side acting as a cathode. That is, current flows only in the direction from the power supply terminal 48 side to the output terminal 43 side. 44 is an input terminal to which the input signal φwo is supplied; 40 is a connection point 102
A P-channel FET is provided between the input terminal 44 and the output terminal 43, and its gate electrode is connected to the input terminal 44 and the hack gate electrode is connected to the power supply terminal 36. 42 is an N-channel FET provided between the output terminal 43 and ground, and its gate electrode is connected to the input terminal 44. Although the back gate electrode is grounded, it can also be connected to a voltage source lower than ground potential. However, this selection is not directly related to the present invention. FETs 40 and 42 receive an input signal φw from an input terminal 44.
を入力とし、出力信号を出力端子４３へ出力するインバ
ータ回路を構成している。An inverter circuit is configured which takes the input signal as an input and outputs an output signal to the output terminal 43.
５０は上記インバータの出力信号が供給される入力端子
、４５は電源端子３６と出力端子１４との間に設けられ
たＰチャネルＦＥＴでゲート電極が入力端子５０にバッ
クゲート電極が電源端子３６に接続されている。４６は
出力端子１４と接地との間に設けられたＮチャネルＦＥ
Ｔでゲート電極が入力端子５０に接続されている。この
ＮチャンネルＦＥＴ４６はＦＥＴ４２と同様にハックゲ
ート電極は接地されているが、接地電位よりも低い電圧
源に接続することも可能である。ＦＥＴ４５．４６は入
力端子４８からの信号を入力とするインバータ回路を構
成している。４９は電源端子３６と出力端子４３との間
に設けられたＰチャネルＦＥＴでゲート電極が上記出力
端子１４に接続されてバックゲート電極が電源端子３６
に接続されている。50 is an input terminal to which the output signal of the inverter is supplied; 45 is a P-channel FET provided between the power supply terminal 36 and the output terminal 14; the gate electrode is connected to the input terminal 50 and the back gate electrode is connected to the power supply terminal 36; has been done. 46 is an N-channel FE provided between the output terminal 14 and ground.
The gate electrode is connected to the input terminal 50 at T. Although the hack gate electrode of this N-channel FET 46 is grounded like the FET 42, it can also be connected to a voltage source lower than the ground potential. FETs 45 and 46 constitute an inverter circuit that receives the signal from the input terminal 48. 49 is a P-channel FET provided between the power supply terminal 36 and the output terminal 43, whose gate electrode is connected to the output terminal 14 and whose back gate electrode is connected to the power supply terminal 36.
It is connected to the.
なお上記ＰチャネルＦＥＴ４０，４５．４９のハックゲ
ート電極は第１図において電源端子３６に接続されてい
るが、電源端子３６の電圧よりも高い電圧源に接続する
ことももちろん可能である。Although the hack gate electrodes of the P-channel FETs 40, 45, and 49 are connected to the power supply terminal 36 in FIG. 1, it is of course possible to connect them to a voltage source higher than the voltage of the power supply terminal 36.
ただし、この場合は各ＦＥＴのしきい値電圧が増大し、
ＦＥＴのスイッチング速度が悪化することになる。However, in this case, the threshold voltage of each FET increases,
The switching speed of the FET will deteriorate.
次にこの回路の動作を説明するに当り、まずＦＥＴ３４
，３５、寄生容量３７、昇圧容量３２からなる昇圧回路
の説明を行う。Next, in explaining the operation of this circuit, we will first explain the operation of the FET34.
, 35, a parasitic capacitance 37, and a boosting capacitor 32.
第２図の波形図において、３１は発振回路（図示省略）
の出力電圧で、例えばリング発振を利用したもので、図
示のような波形の出力電圧を供給するものとする。３６
は接続点３６への昇圧出力の波形である。In the waveform diagram in Figure 2, 31 is an oscillation circuit (not shown)
It is assumed that the output voltage is one that uses ring oscillation, for example, and supplies an output voltage with a waveform as shown in the figure. 36
is the waveform of the boosted output to connection point 36.
さて、電源端子３０へ電源電圧Ｖを印加すると、接続点
３３と３６とは充電用ＦＥＴ３５と整流用ＦＥＴ３４に
よりそれぞれＶ−Ｖ、とＶ−２Ｖ。Now, when the power supply voltage V is applied to the power supply terminal 30, the connection points 33 and 36 are V-V and V-2V, respectively, due to the charging FET 35 and the rectifying FET 34.
まで充電される。このとき同時に発振回路も発振をはじ
め、第２図の３１に示すような発振出力が現れ、昇圧動
作が始まるのであるが、説明を簡単にするために、上記
接続点３３及び３６が上記電位レベルに落ちついた後に
昇圧動作が始まるものとする。will be charged up to. At the same time, the oscillation circuit also starts oscillating, and an oscillation output as shown at 31 in FIG. It is assumed that the boost operation starts after the voltage has settled down to .
今、接続点３３．３６の電位がそれぞれ■−■ア、Ｖ−
２ＶＴになった後、発振出力が立ち上がると接続点３６
には整流用ＦＥＴ３４を通して電荷が供給され、その電
位レベルＶ３６はだけ上昇する。ここでＣ３２は昇圧容
量３２の容量値＋Ｃ３１は安定化容量３８の容量値であ
る。Now, the potentials of connection points 33 and 36 are ■-■A and V-, respectively.
After reaching 2VT, when the oscillation output rises, connection point 36
A charge is supplied to V through the rectifying FET 34, and its potential level V36 rises by an amount. Here, C32 is the capacitance value of the boosting capacitor 32+C31 is the capacitance value of the stabilizing capacitor 38.
次に発振出力が立ち下がった時は接続点３３の電位は昇
圧容量３２による結合によって低下するが、接続点３６
の電位Ｖ３ｂは整流用ＦＥＴ３４のゲートとソースとが
短絡されているので、このＦＥＴ３４が非導通となって
上記電位は低下せず、そのままの電位を保つ。従って発
振出力が繰り返して昇圧容量３２を介して加えられるこ
とにより、接続点３６の電位は徐々に上昇していくこと
になる。接続点３３の最終的な電位Ｖ３３ｍａＸ・は、
となる。ここで、Ｃ３？は寄生容量３７の容量値である
。そして同時にこのときの接続点３６の電位Ｖ３ａは接
続点３３の電位Ｖ３３よりも整流用ＦＥＴ３４のしきい
値電圧■Ｔだけ低い値となる。即ち、接続点３６の最終
的な電位Ｖ ５６Ｉｎａｘは、Ｖ３６ｍａｘ ＝Ｖ：＋
＋ｍａｘ −ｖＴとなる。Next, when the oscillation output falls, the potential at the connection point 33 decreases due to the coupling by the boost capacitor 32, but the potential at the connection point 36
Since the gate and source of the rectifying FET 34 are short-circuited, the potential V3b does not decrease because the FET 34 becomes non-conductive, and the potential remains unchanged. Therefore, as the oscillation output is repeatedly applied via the boosting capacitor 32, the potential at the connection point 36 gradually increases. The final potential V33maX of the connection point 33 is
becomes. Here, C3? is the capacitance value of the parasitic capacitance 37. At the same time, the potential V3a of the connection point 36 at this time becomes a value lower than the potential V33 of the connection point 33 by the threshold voltage ■T of the rectifying FET 34. That is, the final potential V56Inax of the connection point 36 is V36max=V:+
+max-vT.
実際の回路では昇圧容量３２の容量値Ｃａｔは寄生容量
３７の容量値Ｃ３’ｒに比して十分大きくすることは容
易であり、電源電圧■はＦＥＴのしきい値電圧ｖＴの８
〜１０倍になるように選ぶのが通常であり、いまｖ＝ｓ
ｖｔとすると上式は次のようになる。In an actual circuit, it is easy to make the capacitance value Cat of the boost capacitor 32 sufficiently larger than the capacitance value C3'r of the parasitic capacitor 37, and the power supply voltage
It is normal to choose so that it will be ~10 times, and now v = s
If vt, the above equation becomes as follows.
Ｖ ｓｂｍａｘ ＝ Ｖ ＋ ６ Ｖ Ｔ ＞ Ｖ即ち
、電源電圧Ｖ以上となる。この電圧レベルはチップ上に
設けられた非常に大きな（数１０〜数１００ｐＦ）安定
化容量３８により安定化される。V sbmax = V + 6 VT > V, that is, the power supply voltage is higher than V. This voltage level is stabilized by a very large (several tens to hundreds of pF) stabilizing capacitor 38 provided on the chip.
次に上記の昇圧回路以外の回路動作について説明する。Next, the operation of circuits other than the above-mentioned booster circuit will be explained.
入力端子４４が“０゛レベルのときはＰチャネルＦＥＴ
４０が導通、ＮチャネルＦＥＴ４２が非導通となり出力
端子４３のレベルは“１゛側のレベルに上昇する。この
結果ＮチャネルＦＥＴ４６が導通、ＰチャネルＦＥＴ４
５が非導通の方向に働き最終的に出力端子１４のレベル
は接地レベルになる。この動作の過程において、Ｐチャ
ネルＦＥＴ４９が導通し入力端子５０（出力端子４３）
のレベルをより“１“°側に引き上げる働きをし、出力
端子１４の電圧が接地レベルになる時間を加速する働き
をする。出力端子１４のレベルが落ち着いた時点ではＰ
チャネルＦＥＴ４９の導通により入力端子５０のレベル
は電源端子３６のレベルに上昇する。When the input terminal 44 is at “0” level, it is a P-channel FET.
40 becomes conductive, N-channel FET 42 becomes non-conductive, and the level of output terminal 43 rises to the level on the "1" side. As a result, N-channel FET 46 becomes conductive, and P-channel FET 4
5 acts in the non-conductive direction, and the level of the output terminal 14 finally becomes the ground level. In the process of this operation, the P-channel FET 49 becomes conductive and the input terminal 50 (output terminal 43)
It functions to raise the level of 1° to the "1" degree side, and functions to accelerate the time for the voltage at the output terminal 14 to reach the ground level. When the level of output terminal 14 has settled down, P
Due to the conduction of channel FET 49, the level of input terminal 50 rises to the level of power supply terminal 36.
もし、仮にＰチャネルＦＥＴ４９が存在しない場合は入
力端子５０のレベルは電源端子４８のしベルからＦＥＴ
ｌ０Ｉのしきい値電圧分降下したレベルまでしか上昇せ
ず、この結果ＰチャネルＦＥＴ４５が導通することにな
り、電源端子３６から接地に向かって大きな電流が流れ
電源端子３６のレベルが大幅に低下（電源端子４８のレ
ベル以下）し、回路の機能を果たさなくなる。If the P-channel FET 49 does not exist, the level of the input terminal 50 will change from the level of the power supply terminal 48 to the level of the FET.
The voltage rises only to a level lowered by the threshold voltage of l0I, and as a result, the P-channel FET 45 becomes conductive, and a large current flows from the power supply terminal 36 to the ground, causing the level of the power supply terminal 36 to drop significantly ( (below the level of power supply terminal 48), and the circuit no longer functions.
次に入力端子４４がパ１°゛レベルのときはＰチャネル
ＦＥＴ４０が非導通、ＮチャネルＦＥＴ４２が導通とな
り、出力端子４３のレベルは０゛側のレベルに下降する
。この結果ＰチャネルＦＥＴ４５が導通、ＮチャネルＦ
ＥＴ４６が非導通となり、出力端子１４は電源端子３６
のレベルまでなめらかに上昇する。この上昇過程におい
てＰチャネルＦＥＴ４９は導通から非導通の方向へ動作
し、最終的に完全に非導通となる。Next, when the input terminal 44 is at the 1° level, the P-channel FET 40 becomes non-conductive, the N-channel FET 42 becomes conductive, and the level of the output terminal 43 falls to the level on the 0° side. As a result, P-channel FET 45 becomes conductive, and N-channel FET 45 becomes conductive.
ET46 becomes non-conductive, and the output terminal 14 becomes the power supply terminal 36.
rises smoothly to the level of During this rising process, the P-channel FET 49 moves from conductive to non-conductive, and finally becomes completely non-conductive.
なお、ここでバックゲート供給電極４１を電源端子３６
に接続した理由は出力端子４３のレベルが電源端子３６
のレベルに上昇したときＰチャネルＦＥＴ４０のドレイ
ン電極（出力端子４３側）部のＰＮ接合部が順方向にバ
イアスされラッチアップが起こるのを防ぐためである。Note that here, the back gate supply electrode 41 is connected to the power supply terminal 36.
The reason for connecting it to is that the level of output terminal 43 is the same as that of power supply terminal 36.
This is to prevent the PN junction of the drain electrode (on the output terminal 43 side) of the P-channel FET 40 from being biased in the forward direction when the voltage rises to the level of .
また、ＭＯ３ＴＩ Ｏ１を設けた理由は、出力端子４３
のレベル上昇による出力端子４３から電源端子４８への
電流を防止するためである。前述のようにＭＯ３ＴＩＯ
Ｉは整流素子として働き、出力端子４３から電源端子４
８に向かう電流を遮断し、出力端子４３のレベルを５■
に保つ。もしこのＭＯ３Ｔがない場合は出ノＪ端子４３
のレベルは５■まで上昇せず、その結果ＭＯ３Ｔ４５が
導通することになり、所望の特性が得られなくなる。Also, the reason for providing MO3TI O1 is that the output terminal 43
This is to prevent current from flowing from the output terminal 43 to the power supply terminal 48 due to a rise in the level of. MO3TIO as mentioned above
I acts as a rectifier and connects the output terminal 43 to the power supply terminal 4.
8, and the level of output terminal 43 is set to 5■
Keep it. If this MO3T is not present, output J terminal 43
The level does not rise to 5■, and as a result, MO3T45 becomes conductive, making it impossible to obtain desired characteristics.
第４図はこの発明の第２の実施例を示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the invention.
この実施例ではＭＯ３ＴＩＯＩがＭＯ３Ｔ４０と出力端
子４３との間に設けられている。In this embodiment, MO3TIOI is provided between MO3T40 and output terminal 43.
そして本実施例ではＭＯ３ＴＩＯＩのドレイン電極（接
続点１０２）のレベルは５■までしか上昇しないのでバ
ックゲート電圧は５■でも良い。この図の場合は入力端
子４４のレベルが“１゛のときＭＯ３ＴＩＯＩ、４２の
導通により接続点１０２が“０”レベルに接地されるこ
とになるので入力レベルが“０′”に変わった時にＭＯ
３Ｔ４０の導通により、まず接続点１０２のレベルを上
昇させ、次に出力点４３のレベルを上昇させる必要があ
るので上記第１の実施例に比べ若干スイッチング速度が
遅くなる（第１図の接続点１０２は常に５Ｖ−ＶＴ□に
設定されている）。In this embodiment, the level of the drain electrode (connection point 102) of MO3TIOI rises only to 5■, so the back gate voltage may be 5■. In the case of this figure, when the level of the input terminal 44 is "1", the connection point 102 is grounded to the "0" level due to the conduction of MO3TIOI, 42, so when the input level changes to "0'", the MO3TIOI
Due to the conduction of 3T40, it is necessary to first raise the level at the connection point 102 and then to raise the level at the output point 43, so the switching speed is slightly slower than in the first embodiment (the connection point in FIG. 102 is always set to 5V-VT□).
第５図はこの発明の第３の実施例を示す回路図である。FIG. 5 is a circuit diagram showing a third embodiment of the invention.
この実施例はＭＯ３ＴＩＯＩが出力端子４３と入力端子
５０との間に設げられている。この実施例の場合も第１
図と同様に出力端子４３のレベルは５Ｖ以上にはならな
いのでＭＯ３Ｔ４０のバックゲート電圧は５Ｖでも良い
。第５図におけるＭＯ３ＴＩＯＩはトランスファゲート
とじて働き、入力端子４４が１”でＭＯ３Ｔ４２が導通
した場合には導通し、入力端子５０のレベルをＭＯ３Ｔ
４２を介して接地する。入力端子が０“でＭＯ３Ｔ４Ｑ
が導通した場合は入力端子５０のレベルが５Ｖ−Ｖｒｌ
＋まで導通する。入力端子５０のレベルが５１−Ｖ。１
１以上のレベルになるとＭＯ３Ｔ４９の導通により非導
通となり、出力端子４３のレベル上昇を防止する。In this embodiment, MO3TIOI is provided between the output terminal 43 and the input terminal 50. In this example, the first
As in the figure, the level of the output terminal 43 does not exceed 5V, so the back gate voltage of the MO3T40 may be 5V. MO3TIOI in FIG. 5 works as a transfer gate, and when the input terminal 44 is 1'' and MO3T42 is conductive, it becomes conductive and changes the level of the input terminal 50 to MO3TIOI.
42 to ground. MO3T4Q when the input terminal is 0"
is conductive, the level of input terminal 50 is 5V-Vrl
Conducts up to +. The level of input terminal 50 is 51-V. 1
When the level reaches 1 or more, the MO3T49 becomes conductive and becomes non-conductive, thereby preventing the level of the output terminal 43 from rising.
第６図はこの発明の第４の実施例を示す回路図である。FIG. 6 is a circuit diagram showing a fourth embodiment of the invention.
本実施例の回路はダイナミックＲＡＭ等に用いられる出
力回路部分に本発明を用いた例である。図中、第１回と
同一符号は相当部分を示しており、本図においては説明
の都合上、信号名をφｗｏ→Ｄ、φＷ−＋Ｄ′に変えて
いる。６２ば外部出力端子、６０は電源端子４８と出力
端子６２との間に設けられたＮチャネルＦＥＴでゲート
電極が出力端子１４に接続されている。６１は出力端子
６２と接地との間に設けられたＮチャネルＦＥＴである
。６０．６１からなる回路はインバータ回路を構成し、
かつ出力端子に負荷される大きな容量を駆動するための
へンファ回路の役割を果たしている。The circuit of this embodiment is an example in which the present invention is applied to an output circuit portion used in a dynamic RAM or the like. In the figure, the same reference numerals as in the first time indicate corresponding parts, and in this figure, the signal names are changed to φwo→D and φW−+D' for convenience of explanation. 62 is an external output terminal; 60 is an N-channel FET provided between the power supply terminal 48 and the output terminal 62; the gate electrode thereof is connected to the output terminal 14; 61 is an N-channel FET provided between the output terminal 62 and ground. The circuit consisting of 60.61 constitutes an inverter circuit,
It also plays the role of a buffer circuit for driving the large capacitance loaded on the output terminal.
通常、相補型のＦＥＴ回路ではＦＥＴ６０はＰチャネル
ＦＥＴが用いられるが、出力端子６２が外部端子となっ
ており、この端子に不測の過大電圧が加わったときにＰ
チャネルＦＥＴの場合ラッチアップが起こる恐れがある
のでＮチャネルＦＥＴが用いられる。ＮチャネルＦＥＴ
を用いた場合、しきい値電圧分（１，５Ｖ）だけ電圧降
下が起こり、そのゲート電圧が５■の場合、出力電圧は
３゜５ｖまで低下する。この結果、素子の電源電圧の変
動に対する余裕度が小さくなるという欠点があった。Normally, in a complementary FET circuit, a P-channel FET is used as the FET 60, but the output terminal 62 is an external terminal, and when an unexpected excessive voltage is applied to this terminal, the
N-channel FETs are used because latch-up may occur with channel FETs. N-channel FET
When using this, a voltage drop occurs by the threshold voltage (1.5V), and when the gate voltage is 5V, the output voltage drops to 3.5V. As a result, there is a drawback that the margin against fluctuations in the power supply voltage of the element is reduced.
本発明はこのような出力回路に用いても有効で第６図の
ように出力端子１４より、ＦＥＴ６０のゲート電圧に、
電源電圧よりも高い電圧を発生することにより出力端子
６２の電圧を電源電圧レベル５■まで高速に出力するこ
とができる。The present invention is effective even when used in such an output circuit, and as shown in FIG.
By generating a voltage higher than the power supply voltage, the voltage at the output terminal 62 can be outputted to the power supply voltage level 5■ at high speed.
なお、上記第１図に示す第１の実施例、及び第６図に示
す第４の実施例ではＰチャネル又はＮチャネルＦＥＴの
ゲート電極に出力端子１４から信号を供給したが、この
信号は入力端子４８の信号とほぼ逆相の信号であればよ
く、上記と同様の効果が得られる。Note that in the first embodiment shown in FIG. 1 and the fourth embodiment shown in FIG. 6, a signal is supplied from the output terminal 14 to the gate electrode of the P-channel or N-channel FET, but this signal is It suffices if the signal is in substantially the opposite phase to the signal at the terminal 48, and the same effect as described above can be obtained.
また、第１及び第４の実施例ではＮチャネルＦＥＴ４６
のゲート電極を入力端子５０に接続したが、出力端子１
４のレベルの遷移時にＦＥＴ４５とＦＥＴ４６を通じて
電源端子３６から接地に向かって流れる貫通電流を防止
するために、ＦＥＴ４６のゲート電極に与える信号と入
力端子４８に与える信号との間に第３図に示すように若
干の位相差を設けることも可能である。Further, in the first and fourth embodiments, the N-channel FET 46
The gate electrode of the output terminal 1 is connected to the input terminal 50.
In order to prevent a through current flowing from the power supply terminal 36 to the ground through the FET 45 and FET 46 at the time of the level transition of 4, the signal applied to the gate electrode of the FET 46 and the signal applied to the input terminal 48 are connected as shown in FIG. It is also possible to provide a slight phase difference as shown in FIG.
また上記実施例では正極性の電源の場合を示したが、負
極性の電源を用いても上記と同様同一の効果が得られ、
ただしこの場合はＦＥＴの極性を逆にする必要がある。In addition, although the above example shows the case of a positive polarity power source, the same effect as above can be obtained even if a negative polarity power source is used.
However, in this case, it is necessary to reverse the polarity of the FET.
また、上記実施例ではＦＥＴ４０，４２からなるインバ
ータ回路の例を示したが、他の論理回路、例えばＮＡＮ
、Ｄ、ＮＯＲを用いても上記と同様の効果が得られる。Further, although the above embodiment shows an example of an inverter circuit consisting of FETs 40 and 42, other logic circuits, such as NAN
, D, NOR can also be used to obtain the same effect as above.
以上のように本発明によれば、電ｉｔ圧より高い電圧を
発生する電源回路を設け、該電源端子と接地との間に逆
導電型箱１．第２のＦＥＴを直列接続し、該第１のＦＥ
Ｔのゲート電極と上記電源端子との間に上記第１のＦＥ
Ｔと同一導電型の第３のＦＥＴを設け、該第３０ＦＥＴ
のゲート電極に上記第１のＦＥＴのゲート電極に与えら
れる信号とほぼ同期した逆相の信号を与え、電源と接地
との間に設けられ少なくとも１個の出力端子をもち該出
力端子が上記第１のＦＥＴのゲート電極に電気的に接続
された論理回路を備えたものにおいて、上記第３のＦＥ
Ｔの一端と上記電源端子との間に少なくとも１個の整流
性素子を設けるようにしたので、ワード線駆動信号の立
ち上がり波形をなめらかにできるとともに、電源電圧以
上の信号を高速で得られる効果がある。As described above, according to the present invention, a power supply circuit that generates a voltage higher than the voltage it voltage is provided, and a reverse conductivity type box 1. A second FET is connected in series, and the first FET
The first FE is connected between the gate electrode of the T and the power supply terminal.
A third FET of the same conductivity type as T is provided, and the 30th FET
The gate electrode of the first FET is provided with a signal of an opposite phase that is substantially synchronized with the signal applied to the gate electrode of the first FET, and has at least one output terminal provided between a power supply and ground, and the output terminal is connected to the first FET. The third FET includes a logic circuit electrically connected to the gate electrode of the third FET.
Since at least one rectifying element is provided between one end of the T and the power supply terminal, the rising waveform of the word line drive signal can be smoothed, and a signal higher than the power supply voltage can be obtained at high speed. be.
第１図はこの発明の第１の実施例による昇圧信号発生回
路を示す回路図、第２図は第１図の回路の動作波形図、
第３図は上記実施例の他の動作例の波形図、第４図は本
発明の第２の実施例の回路図、第５図は本発明の第３の
実施例の回路図、第６図は本発明の第４の実施例の回路
図、第７図は従来の昇圧信号発生回路のＲＡＭ装置の一
部を示す回路構成図、第８図は第７図の動作波形図、第
９図は従来のワード線駆動回路の一例を示す回路図、第
１０図はその動作波形図である。
図において、１ａ〜１ｄはメモリセル、２は記憶容量、
３はスイッチングＦＥＴ、４．６はビット線、５．７は
ワード線、８はデコーダ回路、９は内部アドレス信号入
力端子群、１０．１１はノード、１２．１３はＦＥＴ、
１４はワード線駆動信号入力端子、１５はクロック信号
入力端子、２０はワード線駆動信号発生部、２１は昇圧
信号発生部、２２は昇圧信号、２３は昇圧信号の出力端
子、２４は寄生容量、３０はワード線駆動信号の出力端
子、３１は繰り返し信号の供給端子、３２は昇圧容量、
３３．．３６，１０２は接続点、３４は整流用ＦＥＴ、
３５は充電用ＦＥＴ、３７は寄生容量、３８は電圧安定
化容量、４０，４５．４９はＰチャネルＦＥＴ、４２．
４６，１０１はＮチャネルＦＥＴ、４３は出力端子、４
４は入力端子、４８は電源端子、５０は入力端子、５２
，５３はインバータ回路、６２は外部出力端子、６０゜
６１はＮチャネルＦＥＴである。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a circuit diagram showing a boost signal generation circuit according to a first embodiment of the present invention, FIG. 2 is an operation waveform diagram of the circuit of FIG. 1,
3 is a waveform diagram of another operation example of the above embodiment, FIG. 4 is a circuit diagram of the second embodiment of the present invention, FIG. 5 is a circuit diagram of the third embodiment of the present invention, and FIG. 9 is a circuit diagram of a fourth embodiment of the present invention, FIG. 7 is a circuit configuration diagram showing a part of a RAM device of a conventional boost signal generation circuit, FIG. 8 is an operation waveform diagram of FIG. 7, and FIG. The figure is a circuit diagram showing an example of a conventional word line drive circuit, and FIG. 10 is an operation waveform diagram thereof. In the figure, 1a to 1d are memory cells, 2 is a storage capacity,
3 is a switching FET, 4.6 is a bit line, 5.7 is a word line, 8 is a decoder circuit, 9 is an internal address signal input terminal group, 10.11 is a node, 12.13 is a FET,
14 is a word line drive signal input terminal, 15 is a clock signal input terminal, 20 is a word line drive signal generator, 21 is a boost signal generator, 22 is a boost signal, 23 is a boost signal output terminal, 24 is a parasitic capacitance, 30 is an output terminal for a word line drive signal, 31 is a supply terminal for a repetition signal, 32 is a boost capacitor,
33. ．． 36 and 102 are connection points, 34 is a rectifier FET,
35 is a charging FET, 37 is a parasitic capacitor, 38 is a voltage stabilizing capacitor, 40, 45.49 is a P-channel FET, 42.
46, 101 are N-channel FETs, 43 is an output terminal, 4
4 is an input terminal, 48 is a power supply terminal, 50 is an input terminal, 52
, 53 is an inverter circuit, 62 is an external output terminal, and 60.degree. 61 is an N-channel FET. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
１の電源端子に与える電圧発生回路と、上記第１の電源
端子と第１の電源電圧よりも小さい電圧が供給される第
２の電源端子との間に直列に接続され、その接続点が出
力端子に接続された相互に反対導電型の第１、第２の電
界効果形トランジスタ（以下、ＦＥＴと略称する）と、
上記第１の電源端子と上記第１のＦＥＴのゲート電極端
子との間に設けられ、そのゲート電極に上記出力端子の
出力信号とほぼ同期した逆相の信号が与えられる上記第
１のＦＥＴと同一の導電型の第３のＦＥＴと、 上記第２の電源端子と第３の電源端子との間に設けられ
、少なくとも１個の出力端子を持ち、該出力端子が上記
第１のＦＥＴに電気的に接続された論理回路と、 上記第３のＦＥＴの一端と上記第３の電源端子との間に
設けられた少なくとも１個の整流性素子とを備えたこと
を特徴とする昇圧信号発生回路。(1) A voltage generation circuit that generates a voltage larger than the power supply voltage and supplies the output to a first power supply terminal; and a second voltage generation circuit that is supplied with a voltage smaller than the first power supply voltage. first and second field-effect transistors (hereinafter abbreviated as FETs) of mutually opposite conductivity types, which are connected in series between the power supply terminal and the connection point thereof is connected to the output terminal;
The first FET is provided between the first power supply terminal and the gate electrode terminal of the first FET, and the first FET is provided with a signal of opposite phase that is substantially synchronized with the output signal of the output terminal to the gate electrode. A third FET of the same conductivity type is provided between the second power terminal and the third power terminal, and has at least one output terminal, and the output terminal is electrically connected to the first FET. a boost signal generating circuit, comprising: a logic circuit connected to the terminal; and at least one rectifying element provided between one end of the third FET and the third power supply terminal. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093576A JPH02273393A (en) | 1989-04-12 | 1989-04-12 | Boosting signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093576A JPH02273393A (en) | 1989-04-12 | 1989-04-12 | Boosting signal generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02273393A true JPH02273393A (en) | 1990-11-07 |
Family
ID=14086093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093576A Pending JPH02273393A (en) | 1989-04-12 | 1989-04-12 | Boosting signal generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02273393A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192196A (en) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory device |
| JPH04278285A (en) * | 1991-02-05 | 1992-10-02 | Internatl Business Mach Corp <Ibm> | Word-line driving circuit |
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-
1989
- 1989-04-12 JP JP1093576A patent/JPH02273393A/en active Pending
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