JPH02272840A - Timing reproduction circuit - Google Patents

Abstract

PURPOSE:To reproduce a clock with less jitter only by means of a digital processing by folding the prescribed section of an eye pattern at a center value, taking it into a shift register and detecting a timing with a part where a track is vacant as the center of an eye. CONSTITUTION:An A/D converter 11 A/D-converters an input (eye pattern), and a decoder 12 develops it and sets a part where a waveform exists to be '1', and to be '0' except for said part. An OR circuit 13 takes the OR of every two bits which come to be a couple by setting the center level of the developing pattern as center, and synthesizes the total inputs/outputs of respective shift registers SR1-SRN of the shift register 14 in an OR circuit 15. A minimum value detection circuit 16 takes a part where '1' exist least for the center of the eye, gives the timing to a digital phase synchronous loop 17 and a demodulation clock is reproduced. Thus, the clock with less jitter can be reproduced only by the digital processing.

Description

【発明の詳細な説明】 〔発明の概要〕 ディジタルデータの復調に使用するクロックのタイミン
グ再生回路に関し、 ディジタル処理だけでジッタの少ないクロックを再生可
能にすることを目的とし、 ディジタル通信の復調アイパターンをサンプリングして
Ａ／Ｄ変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力
を、波形軌跡位置に変換し、中央で折り返して重ね、そ
の結果の各位置を２進数データで出力する処理回路と、
復調信号のＮ周期分の該処理回路の出力を保持するＮ個
のシフトレジスタからなる群と、該シフトレジスタから
逐次前記２進数データを取出して対応するピット同志の
論理和をとり、各論理和出力の１であるものの個数を出
力する他の処理回路と、該他の処理回路の出力が最小で
あるとき出力を生じる最小値検出器と、該検出器の出力
タイミングに同期してクロッりを再生するディジタル位
相同期ループとを備えるよう構成する。[Detailed Description of the Invention] [Summary of the Invention] Regarding a clock timing recovery circuit used for demodulating digital data, an object of the present invention is to make it possible to reproduce a clock with low jitter only by digital processing. An A/D converter that samples and A/D converts the output, converts the output of the A/D converter into a waveform trajectory position, folds it back at the center and overlaps it, and outputs each resulting position as binary data. A processing circuit to
A group consisting of N shift registers that hold the output of the processing circuit for N periods of the demodulated signal, and the binary data are sequentially extracted from the shift registers and the corresponding pits are logically summed. Another processing circuit that outputs the number of 1 outputs, a minimum value detector that produces an output when the output of the other processing circuit is minimum, and a clock that is synchronized with the output timing of the detector. and a digital phase-locked loop for regeneration.

〔産業上の利用分野〕[Industrial application field]

本発明は、ディジタルデータの復調に使用するクロック
のタイミング再生回路に関する。The present invention relates to a clock timing recovery circuit used for demodulating digital data.

無線によるディジタルデータの伝送を行う場合、受信機
において復調された信号を最適点で識別再生するための
タイミングが必要であり、このため送信データに同期し
たクロックを受信側でそのタイミング再生回路により再
生する。When transmitting digital data wirelessly, timing is required for the receiver to identify and reproduce the demodulated signal at the optimal point. Therefore, a clock synchronized with the transmitted data is reproduced by the timing reproduction circuit on the receiving side. do.

〔従来の技術〕[Conventional technology]

無線通信では周波数を有効に利用するため、送信変調波
スペクトラム帯域制限を行っている。例えばＰＳＫ変調
では、隣りのチャネルに影響を与えないように、ベース
バンドにおいてフィルタにより信号の帯域制限をした後
に、搬送波を変調する。この帯域制限によって符号量干
渉が生じるのヲ防りため、ベースバンドフィルタはロー
ルオフ特性のフィルタが用いられるのが一般的である。In wireless communications, in order to use frequencies effectively, the transmit modulation wave spectrum band is limited. For example, in PSK modulation, a carrier wave is modulated after the signal is band-limited using a filter in the baseband so as not to affect adjacent channels. In order to prevent code amount interference from occurring due to this band limitation, a filter with roll-off characteristics is generally used as the baseband filter.

帯域制限により位相変化の軌跡が滑らかになるため、受
信機の検波出力としては第５図に示すような復調アイパ
ターンが得られる。これは復調信号をオシロスコープに
表示したとき見られるもので、横軸は時間、縦軸は電圧
と考えてよい。各波形の軌跡が異なる部分、１点に集ま
る部分、波形の軌跡のない部分（目、アイ）がある。タ
イミング再生回路はこの波形（復調アイパターン）より
データ識別用のクロックを再生する。Since the trajectory of the phase change becomes smooth due to the band limitation, a demodulated eye pattern as shown in FIG. 5 is obtained as the detection output of the receiver. This can be seen when the demodulated signal is displayed on an oscilloscope, and the horizontal axis can be thought of as time and the vertical axis as voltage. There are parts where each waveform has a different trajectory, parts where it gathers at one point, and parts where there is no waveform trajectory (eye). The timing regeneration circuit regenerates a clock for data identification from this waveform (demodulated eye pattern).

第６図（ａ）［有］）は従来のタイミング再生回路の異
なる例である。（ａ）の方式ではアイパターン（復調信
号）をコンパレータ１に入力して基準電圧２（これはア
イパターンの中間値Ｍ）と比較し、これより大、小で２
値のディジタル信号（矩形波）に変換する。FIG. 6(a) shows a different example of a conventional timing recovery circuit. In method (a), the eye pattern (demodulated signal) is input to comparator 1 and compared with reference voltage 2 (this is the intermediate value M of the eye pattern).
Convert the value into a digital signal (square wave).

このディジタル信号のエツジ（立上り）を微分回路３で
検出してＤＰＬＬ　（ディジタル位相同期ループ）４に
入力し、エツジに同期したクロックを再生する。しかし
ながら、アイパターンを中央で識別して得られるエツジ
信号は、実際のデータタイミングに対してかなりの幅を
持って分布するため（バラキラδがある）、この方式で
は叶ＬＬ４の再生クロックのジッタが大きい欠点がある
。ＤＰＬＬ　４の分周比を大きくすればジッタを抑圧す
ることができるが、適度なロックレンジを得るためには
、分周比をむやみに大きくはできない。The edges of this digital signal are detected by a differentiating circuit 3 and input to a DPLL (digital phase locked loop) 4 to reproduce a clock synchronized with the edges. However, since the edge signal obtained by identifying the eye pattern at the center is distributed with a considerable width with respect to the actual data timing (there is variation δ), this method reduces the jitter of the recovered clock of Kano LL4. There is a big drawback. Jitter can be suppressed by increasing the frequency division ratio of the DPLL 4, but in order to obtain an appropriate lock range, the frequency division ratio cannot be increased unnecessarily.

第６図い）の方式はこの点を改善するものである。The method shown in Figure 6) improves this point.

この方式では、全波整流器５でアイパターンを全波整流
した後、データ速度の周波数を通過させるバンドパスフ
ィルタ６によりクロック成分を抽出する。そして、この
フィルタ６の出力（はぼ正弦波）をコンパレータ７でデ
ィジタル信号に変換して（この場合の閾値は該正弦波の
中央）ＤＰＬＬ８に入力する。In this method, after the eye pattern is full-wave rectified by a full-wave rectifier 5, a clock component is extracted by a band-pass filter 6 that passes frequencies at the data rate. Then, the output of this filter 6 (roughly a sine wave) is converted into a digital signal by a comparator 7 (the threshold value in this case is the center of the sine wave) and input to the DPLL 8.

この方式の利点は、バンドパスフィルタ６によってクロ
ック成分以外の雑音が除去されるので、ＤＰＬＬ　８の
入力信号のジッタが同図（ａ）の方式に比して小さくな
り、ＤＰＬＬ　８の分周比を余り太き（することなく、
ジッタの小さいクロックを再生できる点である。The advantage of this method is that noise other than the clock component is removed by the bandpass filter 6, so the jitter of the input signal to the DPLL 8 is smaller than that of the method shown in FIG. too thick (without making it too thick,
The advantage is that a clock with low jitter can be regenerated.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、第６図（ロ）の方法では全波整流器５と
バンドパスフィルタ６が必要であり、これらはアナログ
回路で構成されるため、タイミング再生回路全体をＬＳ
Ｉに内蔵する場合、これがやりにくい欠点がある。However, the method shown in FIG. 6(b) requires a full-wave rectifier 5 and a band-pass filter 6, and since these are composed of analog circuits, the entire timing recovery circuit is
If it is built into I, there is a drawback that this is difficult to do.

本発明はディジタル処理だけでジッタの少ないクロック
を再生可能にすることを目的とする。ディジタル処理だ
けなら集積回路化に適した回路素子だけで構成でき、Ｌ
ＳＩ化に都合がよい。An object of the present invention is to make it possible to reproduce a clock with little jitter only by digital processing. If only digital processing is required, it can be constructed using only circuit elements suitable for integrated circuits, and L
Convenient for SI.

〔課題を解決するための手段〕[Means to solve the problem]

第１図は本発明の原理図で、１１はＡ／Ｄ変換器、２１
はデコーダ１２、論理和回路１３などからなる処理回路
、１４はシフトレジスタ群、２２は論理和回路１５等か
らなる他の処理回路、１６は最小値検出回路、１７はＤ
ＰＬＬである。１１．１２は入力はアイパターンであり
、Ａ／Ｄ変換器１■はこのアナログ入力をｎビットのデ
ジタル値に変換するものである。デコーダ１２はそれを
２″のビットに展開する。例えばＡ／Ｄ変換出力は説明
の便宜上０．１．２．・・・・・・９のいずれかと単純
化すると、デコーダ１２は０，１．２．・・・・・・９
の１０個の出力端を持ち、入力のＡ／Ｄ変換値が５なら
出力端５へ、３なら出力端３へ“１”を出力する。この
デコーダの出力端の出力状況は、ある時点におけるアイ
パターンの軌跡と同じである。FIG. 1 is a diagram of the principle of the present invention, in which 11 is an A/D converter, 21
14 is a shift register group; 22 is another processing circuit including an OR circuit 15; 16 is a minimum value detection circuit; 17 is a D
It is PLL. Reference numerals 11 and 12 input an eye pattern, and the A/D converter 12 converts this analog input into an n-bit digital value. The decoder 12 expands it into 2'' bits.For example, if the A/D conversion output is simplified to 0.1.2...9 for convenience of explanation, the decoder 12 expands it into 2'' bits. 2.・・・・・・9
It has 10 output terminals, and if the input A/D conversion value is 5, it outputs "1" to output terminal 5, and if it is 3, it outputs "1" to output terminal 3. The output situation at the output end of this decoder is the same as the locus of the eye pattern at a certain point in time.

オアゲート１３はデコーダ１２の出力端９の出力と出力
端０の出力をまとめ、またデコーダ１２の出力端日の出
力と出力端ｌの出力をまとめ、・・・・・・という処理
をする。これは中央で見て対称的な位置にある大きいの
と小さいのを１つに纏める処理、全波整流と同様な処理
、である。結果はにビットの２値データで出力する。The OR gate 13 combines the output of the output terminal 9 and the output of the output terminal 0 of the decoder 12, and also compiles the output of the decoder 12 and the output of the output terminal 1, and performs the following processing. This is a process similar to full-wave rectification, in which large and small units located symmetrically at the center are combined into one unit. The result is output as 2-bit binary data.

シフトレジスタ群１４は、シフトレジスタＳＲ，。The shift register group 14 includes shift registers SR.

ＳＲｚ、・・・・・・を８個縦続接続してなり、各シフ
トレジスタＳＲＩ、ＳＲ□・・・・・・はにビットｍ段
の構成で、１データシンボルの遅延時間を持つ。従って
、シフトレジスタ群１４にはＮシンボル時間（Ｎ周期分
）のデータが入ることになる。論理和回路１５はに個あ
り、各シフトレジスタＳ　Ｒｒ〜Ｓ　ＲＮのにビット出
力を、対応するビット毎にオアをとり、“１′”である
ビットの数を出力する。図のようにＳＲ，の人力も取込
むと、ＳＲはＮ−１段でよい。Eight shift registers SRI, SR□, . . . are connected in cascade, and each shift register SRI, SR□, . Therefore, the shift register group 14 receives data for N symbol times (N cycles). There are two OR circuits 15, which OR the bit outputs of each of the shift registers SRr to SRN for each corresponding bit, and output the number of bits that are "1'". If the human power of the SR is also incorporated as shown in the figure, the SR will only need N-1 stages.

最小値検出器１６はこれをチエツクし、最小値を検出す
るとき出力を生ずる。The minimum value detector 16 checks this and produces an output when it detects the minimum value.

〔作用〕[Effect]

この第１図で行なっているのは、第５図のアイパターン
の一定区間を中央値Ｍで折り重ね、デジタル化してシフ
トレジスタに取込み、軌跡で埋まっている所と空いてい
る所を得て、その空いている所（アイの最大開口）とし
てタイミングを検出する、という処理である。以下、詳
述する。What is being done in Figure 1 is to fold over a certain section of the eye pattern in Figure 5 at the median value M, digitize it, and import it into a shift register to obtain the areas filled with trajectories and the areas that are empty. , the timing is detected as the empty space (maximum opening of the eye). The details will be explained below.

Ａ／Ｄ変換器１１は入力（アイパターン）を適当なタイ
ミングでサンプリングしてＡ／Ｄ変換し、ｎビットのデ
ジタル値を出力する。デコーダ１２はそれを２″ビツト
に展開し、波形が存在するところを“ｌ”、それ以外を
“θ′′とする。論理和回路１３はこの展開パターンの
中央レベルを中心に対となる２ビツトずつの論理和をと
り、２　′１−１ビットのパターンに変換する。シフト
レジスタ１４にはこれをエンコーダによりにビット（Ｋ
＝ｎ／２）の信号に変換して入力する。The A/D converter 11 samples the input (eye pattern) at appropriate timing, performs A/D conversion, and outputs an n-bit digital value. The decoder 12 develops it into 2'' bits, and sets the part where the waveform exists as "l" and the rest as "θ''. The OR circuit 13 performs a logical OR operation on pairs of 2 bits centered around the center level of this developed pattern, and converts it into a 2'1-1 bit pattern. The shift register 14 is encoded with bits (K
= n/2) signal and input it.

シフトレジスタＳＲ，〜ＳＲＮはそれぞれ間口かにビッ
トで奥行きがデータ１周期分に相当するｍビットである
。従って、各シフトレジスタＳＲ。Each of the shift registers SR, -SRN has a width of 1 bit and a depth of m bits, which corresponds to one period of data. Therefore, each shift register SR.

〜ＳＲ，の人力は各データ周期の同じサンプリングタイ
ミングになる。そこで、これらの全入出力を論理和回路
１５で合成すると、第５図に示したアイパターンと同様
にＮ周期分が重複し、そして、アイパターンの開口の小
さい部分では“ｌ“が多く、大きい部分では“ｌ”が少
なくなる（前者では多数の波形の軌跡が入り、後者では
それが２点に集中するから）。最小値検出回路１６はこ
の特長を利用し、最も“Ｉ　ＩＩが少ない部分をアイの
中心（時間軸方向の）と見なして叶ＬＬ１７にそのタイ
ミングを与える。この結果、ＤＰＬＬ　Ｌ　７は送信ク
ロックに同期した復調クロックを再生できる。~SR, human power results in the same sampling timing for each data period. Therefore, when all these inputs and outputs are combined by the OR circuit 15, N cycles overlap as in the eye pattern shown in FIG. In large parts, "l" decreases (because in the former, many waveform trajectories are included, and in the latter, they are concentrated at two points). The minimum value detection circuit 16 takes advantage of this feature and regards the part with the least "I II" as the center of the eye (in the time axis direction) and gives that timing to the leaf LL 17. As a result, the DPLL L 7 changes its timing to the transmission clock. Synchronized demodulated clocks can be regenerated.

アイの最大開口部では各波形が集中し、その集中点の時
間的変動がないので、得られるクロックはジッ多の少な
いものである。また第１図ではアナログ回路が不要にな
るため、ＬＳＩ化に向いたタイミング再生回路を実現で
きる。またハードウェアで処理を行なうため、Ｄ　Ｓ　
Ｐ　（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓ
ｏｒ）によるデータフィルタを用いる方法に比べて、高
速化、低消費電力化に適している。Each waveform is concentrated at the maximum opening of the eye, and since there is no temporal variation in the concentration point, the obtained clock has little jitter. Further, since the analog circuit in FIG. 1 is not required, a timing recovery circuit suitable for LSI implementation can be realized. In addition, since processing is performed by hardware, D S
P (Digital Signal Process
This method is suitable for higher speed and lower power consumption than the method using a data filter based on (or).

〔実施例〕〔Example〕

第２図は本発明の一実施例を示す構成図で、１１はｎビ
ットのＡ／Ｄ変換器、１２はｎビットのＡ／Ｄ変換デー
タを１ビツトだけ“１”の２″ビツトのデータ（Ａ／Ｄ
変換データの大きさを２″段階の位置で示したもの）に
展開するデコーダ、１３は２７ビツトに展開されたデー
タを中心値で折り返し、２ビツトずつの対で論理和をと
る２　ｎ−１個のオアゲートからなる論理和回路、１８
は２ｎ−１ビツトの論理和出力をアイの中心レベルをＭ
ＳＢとしてＫ（＝ｎ／２）ビット２値数で表わすようエ
ンコードするエンコーダである。このエンコード出力は
、アイの最大開口部ではにビットのＬＳＢ側少数少数ビ
ツト、アイの間ではにビットの場合によっては全ビット
が１１などになる。１４は間口にビット、奥行きｍビッ
トのシフトレジスタＳＲ，〜ＳＲ，をＮ個シリーズに接
続したシフトレジスタ群である。FIG. 2 is a block diagram showing an embodiment of the present invention, in which numeral 11 is an n-bit A/D converter, and numeral 12 is an n-bit A/D converter; (A/D
A decoder 13 expands the data expanded into 27 bits (the size of the converted data is indicated by the position of 2'' steps), wraps the data expanded into 27 bits at the center value, and performs a logical sum on each pair of 2 bits 2 n-1 OR circuit consisting of OR gates, 18
is the logical sum output of 2n-1 bits and the center level of the eye is M
This is an encoder that performs encoding so that the SB is expressed as a K (=n/2) bit binary number. The encoded output is a fractional bit on the LSB side of the bits at the maximum aperture of the eye, and in some cases all bits are 11 between the eyes. Reference numeral 14 denotes a shift register group in which N shift registers SR, to SR, each having bits in the width and m bits in depth are connected in series.

また１５は各シフトレジスタＳＲ，−３Ｒ，のにビット
出力を同じビット番号毎にＮビットずつオアをとるに個
のオアゲートで構成される論理和回路、１９はにビット
の論理和回路の出力中のＩ　１１の個数を数えてその結
果２トｌ（全ビットｌならＫであり、これを２進数で示
したもの）を出力するエンコーダ、１６はエンコーダ１
９の出力の最小値を検出してＤＰＬＬ１７に位相同期の
タイミングを与える最小値検出器である。　０ＰＬＬＩ
　７は基準発振器の出力を分周器で分周して送信クロッ
クと同じ周波数の再生クロックを発生し、その分周器を
最小値検出器１６の最小値検出タイミング（アイの中心
）でリセットして送信クロックの位相と同期させる。In addition, 15 is an OR circuit composed of OR gates that OR gates for N bits for each same bit number, and 19 is an output of the bit OR gate for each shift register SR, -3R. An encoder that counts the number of I 11 and outputs the result 2 tol (if all bits l, it is K, which is expressed in binary), 16 is encoder 1
This is a minimum value detector that detects the minimum value of the output of the DPLL 17 and provides timing for phase synchronization to the DPLL 17. 0PLLI
7 divides the output of the reference oscillator with a frequency divider to generate a regenerated clock having the same frequency as the transmission clock, and resets the frequency divider at the minimum value detection timing (center of the eye) of the minimum value detector 16. synchronize with the phase of the transmit clock.

Ａ／Ｄ変換器１１のサンプルクロックがｆ　（Ｈｚ）で
あると、１つのシフトレジスタＳＲの遅延時間ＴはＴ＝
ｍ／ｆで与えられる。この遅延時間Ｔは復調アイパター
ンの１デ一タシンボル時間に等しく設定する。各シフト
レジスタＳＲ＋−３ＲＨの入出力のにビットは、デコー
ダ１２により２ｆｉ−１ビツトに展開し、各ビット毎に
Ｎ個の論理和をとり、得られた２″１ビツトをアイの中
心レベルに対応するビットをＭＳＢとしてエンコーダ１
８により変換して得られる。これにより位相軌跡の部分
は１で埋まっていくため、エンコーダ１９の出力値が最
小となるタイミングが、アイの最大開口の点に対応して
いる。サンプルクロックが受信したデータど非同期であ
るため、蓄積するシンボル数Ｎは、発振器の安定度を考
慮してアイパターンのずれが影響を及ぼさないように設
定する。最小値検出器１６によりエンコーダ出力の最小
値を検出し、検出信号をＤＰＬＬ１７に入力してクロッ
ク再生を行う。When the sample clock of the A/D converter 11 is f (Hz), the delay time T of one shift register SR is T=
It is given by m/f. This delay time T is set equal to one data symbol time of the demodulated eye pattern. The input/output bits of each shift register SR+-3RH are developed into 2fi-1 bits by the decoder 12, and N logical sums are taken for each bit, and the resulting 2''1 bit is set to the center level of the eye. Encoder 1 with the corresponding bit as MSB
8. As a result, the portion of the phase locus is filled with 1's, so the timing at which the output value of the encoder 19 becomes the minimum corresponds to the point of the maximum opening of the eye. Since the sample clock is asynchronous with the received data, the number N of symbols to be accumulated is set in consideration of the stability of the oscillator so that the deviation of the eye pattern will not affect it. The minimum value of the encoder output is detected by the minimum value detector 16, and the detection signal is input to the DPLL 17 for clock recovery.

第３図は本発明の動作説明図で、（ａ）はアイパターン
を示している。シフトレジスタ１４の各段の出力は図の
縦線に横線の各交点部の波形のＡ／Ｄ変換データに対応
する。（ｂ）はデコーダ１２と論理和回路１３による全
波整流の様子を示したもので、破線がアイパターンの中
心レベルである。（Ｃ）はシフトレジスタ群１４内の１
つのシフトレジスタＳＲに保持されるデータを、全波整
流及びにビット化しないままで示したものである。第３
図（ｄ）はエンコーダ１９の人、出力を示す０時点ｔｌ
ではにビット入力のうちの１ビツトが１（ハツチして示
す）、残りは０、時点ｔ２では５ビツトが１、残りがＯ
である。時点も、でのエンコーダ出力はｌ、時点１１で
のエンコーダ出力は５になる。時点ｔ。FIG. 3 is an explanatory diagram of the operation of the present invention, and (a) shows an eye pattern. The output of each stage of the shift register 14 corresponds to the A/D converted data of the waveform at each intersection of the vertical line and the horizontal line in the figure. (b) shows the state of full-wave rectification by the decoder 12 and the OR circuit 13, and the broken line is the center level of the eye pattern. (C) is 1 in the shift register group 14
The data held in the two shift registers SR is shown without being full-wave rectified or converted into bits. Third
Figure (d) shows the output of the encoder 19 at time 0 tl.
Then, one of the bit inputs is 1 (indicated by hatching), the rest are 0, and at time t2, 5 bits are 1 and the rest are 0.
It is. The encoder output at time 1 is l, and the encoder output at time 11 is 5. Time t.

はアイの最大開口部、時点１１はアイ間に対応する。is the maximum opening of the eye, and time point 11 corresponds to the gap between the eyes.

第４図はに＝４．Ｎ＝４としたシフトレジスタ群１４の
具体例である。論理和回路１５はに＝４に対応した４個
のオアゲートＯＲｔ〜ＯＲａで各シフトレジスタＳＲ，
−３Ｒ４の出力と初段Ｓ　Ｒ＋の人力の論理和をとる。Figure 4 = 4. This is a specific example of the shift register group 14 in which N=4. The OR circuit 15 has four OR gates ORt to ORa corresponding to 4, and each shift register SR,
-3R4 output and first stage SR+ manual power are ORed.

エンコーダ１９はオアゲートＯＲ１〜ＯＲ４の出力に含
まれる“１°”の数を示すデータを出力する。The encoder 19 outputs data indicating the number of "1 degrees" included in the outputs of the OR gates OR1 to OR4.

〔発明の効果〕〔Effect of the invention〕

以上述べたように本発明によれば、受信機でデータクロ
ックの再生を行うタイミング再生回路において、帯域制
限を施されたディジタル変調波を復調して得られるアイ
パターンをディジタル処理することにより、アイの最大
開口のタイミングを検出してＤＰＬＬを動作させるよう
にしている。このため、ＤＰＬＬの分周比をあまり大き
くすることなくジッタの小さいクロックを再生すること
ができる。As described above, according to the present invention, the timing regeneration circuit that regenerates the data clock in the receiver digitally processes the eye pattern obtained by demodulating the band-limited digital modulated wave. The DPLL is operated by detecting the timing of the maximum opening. Therefore, a clock with small jitter can be reproduced without increasing the frequency division ratio of the DPLL too much.

また、従来用いられていた全波整流器とバンドパスフィ
ルタのようなアナログ回路が不要となるためＬＳＩ化に
向いており、またハードウェアで構成されるためＤＳＰ
によるディジタル（ソフトフィルタ）に比べて高速化、
低消費電力化できる利点がある。In addition, because it eliminates the need for analog circuits such as the full-wave rectifier and band-pass filter that were conventionally used, it is suitable for LSI implementation, and because it is configured with hardware, it is suitable for DSP.
faster than digital (soft filter),
It has the advantage of reducing power consumption.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理図、 第２図は本発明の一実施例を示す構成図、第３図は本発
明の動作説明図、 第４図は本発明の具体例を示す部分構成図、第５図は復
調アイパターンの説明図、 第６図は従来のタイミング再生回路の構成図である。 第１図で、１１はＡ／Ｄ変換器、２１は処理回路、１４
はシフトレジスタ群、２２は他の処理回路、１６は最小
値検出器、１７はＤＰＬＬ　（ディジタル位相同期ルー
プ）である。Fig. 1 is a diagram showing the principle of the present invention, Fig. 2 is a block diagram showing an embodiment of the present invention, Fig. 3 is a diagram explaining the operation of the present invention, and Fig. 4 is a partial block diagram showing a specific example of the present invention. , FIG. 5 is an explanatory diagram of a demodulated eye pattern, and FIG. 6 is a configuration diagram of a conventional timing recovery circuit. In FIG. 1, 11 is an A/D converter, 21 is a processing circuit, and 14
22 is a shift register group, 22 is another processing circuit, 16 is a minimum value detector, and 17 is a DPLL (digital phase locked loop).

Claims (1)

【特許請求の範囲】 １、ディジタル通信の復調アイパターンをサンプリング
してＡ／Ｄ変換するＡ／Ｄ変換器（１１）と、 該Ａ／Ｄ変換器の出力を、波形軌跡位置に変換し、中央
で折り返して重ね、その結果の各位置を２進数データで
出力する処理回路（２１）と、復調信号のＮ周期分の該
処理回路の出力を保持するＮ個のシフトレジスタからな
る群（１４）と、該シフトレジスタから逐次前記２進数
データを取出して対応するビット同志の論理和をとり、
各論理和出力の１であるものの個数を出力する他の処理
回路（２２）と、 該他の処理回路（２２）の出力が最小であるとき出力を
生じる最小値検出器（１６）と、 該検出器（１６）の出力タイミングに同期してクロック
を再生するディジタル位相同期ループ（１７）とを備え
ることを特徴とするタイミング再生回路。[Claims] 1. An A/D converter (11) that samples a demodulated eye pattern of digital communication and performs A/D conversion; and converts the output of the A/D converter into a waveform trajectory position; A group (14) consisting of a processing circuit (21) that folds back and overlaps at the center and outputs each resultant position as binary data, and N shift registers that hold the output of the processing circuit for N cycles of the demodulated signal. ), the binary data is sequentially extracted from the shift register, and the corresponding bits are logically summed.
another processing circuit (22) that outputs the number of logical sum outputs that are 1; a minimum value detector (16) that produces an output when the output of the other processing circuit (22) is the minimum; A timing regeneration circuit comprising: a digital phase locked loop (17) that regenerates a clock in synchronization with the output timing of a detector (16).