JPH02270357A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に関し、特にケースの内部に大
電力用半導体素子等で構成された電子回路が収納された
半導体装置のケースの改良に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly relates to an improvement in the case of a semiconductor device in which an electronic circuit constituted by a high-power semiconductor element or the like is housed inside the case. It is something.
第5図は、従来例であるゲートターンオフサイリスク(
以下、GTOサイリスタと称する)等のスイッチング素
子を含む大電力用半導体装置の平面図であり、第6図は
その正面図である。両図に示すように、この半導体装置
の外囲器を構成するケース1は、取付は孔2を有する金
属製の冷却ブロック3と、この冷却ブロック3に取付け
られるプラスチック製のケース本体4とで構成される。Figure 5 shows a conventional gate turn-off risk (
6 is a plan view of a high power semiconductor device including a switching element such as a GTO thyristor (hereinafter referred to as a GTO thyristor), and FIG. 6 is a front view thereof. As shown in both figures, a case 1 constituting the envelope of this semiconductor device has a metal cooling block 3 having holes 2 and a plastic case body 4 attached to the cooling block 3. configured.
第7図は、ケース1内に収容された電子回路の回路図を
示す。同図に示すように、この回路では、2個のGTO
サイリスタAl、A2を含み、各GTOサイリスタAI
、A2に対しフライホイルダイオードA3.A4がそれ
ぞれ逆並列接続されている。そしてGTOサイリスタA
1のカソードとフライホイルダイオードA3のアノード
とには、陰極端子7、GTOサイリスタA1のカソード
補助端子9、およびGTOサイリスタA1を過電圧から
保護するためのスナバ回路(詳細は後述する)が接続さ
れるスナバ取り付は端子14が接続される。また、GT
OサイリスタA1のアノードとフライホイルダイオード
八3のカソードとには、スナバ取り付は端子13と交流
端子6とが接続されGTOサイリスタA1のゲートには
ゲート補助端子11が接続される。FIG. 7 shows a circuit diagram of the electronic circuit housed within the case 1. As shown in the figure, in this circuit, two GTO
Including thyristors Al and A2, each GTO thyristor AI
, A2 with respect to the flywheel diode A3. A4 are each connected in antiparallel. and GTO thyristor A
A cathode terminal 7, a cathode auxiliary terminal 9 of the GTO thyristor A1, and a snubber circuit (details will be described later) for protecting the GTO thyristor A1 from overvoltage are connected to the cathode of the flywheel diode A1 and the anode of the flywheel diode A3. Terminal 14 is connected to the snubber attachment. Also, GT
The snubber mounting terminal 13 and the AC terminal 6 are connected to the anode of the O thyristor A1 and the cathode of the flywheel diode 83, and the gate auxiliary terminal 11 is connected to the gate of the GTO thyristor A1.
一方、GTOサイリスタA2のカソードとフライホイル
ダイオードA4のアノードとには、前記交流端子6、G
TOサイリスタA2のカソード補助端子10、およびG
TOサイリスタA2を過電圧から保護するためのスナバ
回路が接続されるスナバ取り付は端子16が接続される
。また、GTOサイリスタA2のアノードとフライホイ
ルダイオードA4のカソードとには、スナバ取り付は端
子15と陽極端子8とが接続され、GTOサイリスタA
2のゲートにはゲート補助端子12が接続される。On the other hand, the cathode of the GTO thyristor A2 and the anode of the flywheel diode A4 are connected to the AC terminal 6 and the GTO thyristor A2.
Cathode auxiliary terminal 10 of TO thyristor A2, and G
A terminal 16 is connected to the snubber mounting to which a snubber circuit for protecting the TO thyristor A2 from overvoltage is connected. In addition, the snubber mounting terminal 15 and the anode terminal 8 are connected to the anode of the GTO thyristor A2 and the cathode of the flywheel diode A4.
A gate auxiliary terminal 12 is connected to the gate of No. 2.
第8図は上記スナバ回路SNの回路図を示す。FIG. 8 shows a circuit diagram of the snubber circuit SN.
このスナバ回路SNは、スナバ取り付は端子13にカソ
ードが接続されるダイオードDと、このダイオードDに
並列に接続された抵抗Rと、ダイオードDに直列であり
、スナバ取り付は端子14との間に接続されるコンデン
サCとを含んで構成さ、 れる。スナバ取り付は端子1
5.16間にもこのような構成と同様な構成のスナバ回
路SNが接続される。This snubber circuit SN includes a diode D whose cathode is connected to the terminal 13, a resistor R connected in parallel to the diode D, and a series connection to the diode D. and a capacitor C connected between them. Snubber installation is terminal 1
A snubber circuit SN having a configuration similar to this configuration is also connected between 5 and 16.
再び第5図および第6図を参照して、ケース本体4の上
面である平坦な取り付は面5には、第7図を用いて説明
した電子回路の各接続端子である交流端子6、陰極端子
7、陽極端子8、前記GTOサイリスタA1のカソード
補助端子9、同じくゲート補助端子11、スナバ回路S
Nが接続されるスナバ取り付は端子13,14、および
他方のGTOサイリスタA2のためのカソード補助端子
10、同じくゲート補助端子12、スナバ回路が接続さ
れるスナバ取り付は端子15.16が配置され、各接続
端子6〜16には接続用導線と接続するためのナツト1
7がそれぞれ配置される。Referring again to FIGS. 5 and 6, on the flat mounting surface 5, which is the upper surface of the case body 4, there are AC terminals 6, which are connection terminals of the electronic circuit explained using FIG. Cathode terminal 7, anode terminal 8, cathode auxiliary terminal 9 of the GTO thyristor A1, gate auxiliary terminal 11, snubber circuit S
The snubber mounting to which N is connected has terminals 13 and 14, the cathode auxiliary terminal 10 for the other GTO thyristor A2, the gate auxiliary terminal 12, and the snubber mounting to which the snubber circuit is connected has terminals 15 and 16. Each connection terminal 6 to 16 is provided with a nut 1 for connection with a connection conductor.
7 are placed respectively.
以上のように構成された従来の半導体装置において、陽
極端子8と各スナバ取り付は端子13〜16との間、ま
た各スナバ取り付は端子13〜16とゲート補助端子1
1.12との間には、相互の電気的絶縁を図るために一
定の絶縁距離を保つ必要があり、またケース本体4の取
り付は面5上においても、各接続端子6〜16間に一定
の沿面距離を設定する必要がある。仮に、このような絶
縁距離または沿面距離が不十分であれば、上記ケース1
内に収納された電子回路を構成する半導体スイッチング
素子などへの通電時に、各接続端子6〜16間で気中放
電が発生してしまい、半導体スイッチング素子が正常に
機能しない事態を招いてしまう。場合によっては気中放
電による過電圧または過電流により、半導体装置を破壊
してしまうことになる。In the conventional semiconductor device configured as described above, the anode terminal 8 and each snubber attachment are connected between the terminals 13 to 16, and each snubber attachment is connected between the terminals 13 to 16 and the gate auxiliary terminal 1.
1.12, it is necessary to maintain a certain insulation distance between each connection terminal 6 to 16 to ensure mutual electrical insulation. It is necessary to set a certain creepage distance. If such insulation distance or creepage distance is insufficient, case 1 above
When the semiconductor switching elements constituting the electronic circuit housed inside are energized, an air discharge occurs between the connection terminals 6 to 16, resulting in a situation where the semiconductor switching elements do not function properly. In some cases, overvoltage or overcurrent due to air discharge may destroy the semiconductor device.
このように、各接続端子6〜16を平坦な取り付は面5
上に配置した従来の半導体装置では、各接続端子6〜1
6が同一平面上に配置されることになるため、上記絶縁
距離や沿面距離を確保しようとすると、ケース1が大型
化してしまうという問題がある。In this way, each connection terminal 6 to 16 can be mounted flat on the surface 5.
In the conventional semiconductor device arranged above, each connection terminal 6 to 1
6 are disposed on the same plane, there is a problem in that the case 1 becomes larger if the above insulation distance and creepage distance are to be ensured.
また、第9図および第10図に示すように、交流端子6
.陰極端子7および陽極端子8に、外部接続用の配線バ
ー18〜20をそれぞれ配線する場合にも、各配線バー
18〜20が相互に接触しないように、たとえば第10
図に示すように破線部材20を途中で屈曲する必要があ
るなど、配線工程に手間を要してしまうという問題があ
る。In addition, as shown in FIGS. 9 and 10, the AC terminal 6
.. When wiring the wiring bars 18 to 20 for external connection to the cathode terminal 7 and the anode terminal 8, for example, the 10th
As shown in the figure, there is a problem in that the wiring process requires time and effort, such as the need to bend the broken line member 20 midway.
この発明は上記のような問題点を解消するためになされ
たもので、サイズが小形化されると共に、外部配線時に
は配線バー相互間の適度な絶縁距離を確保しながら配線
作業を容易に行なえる半導体装置を提供することを目的
とする。This invention was made to solve the above-mentioned problems, and in addition to reducing the size, wiring work can be easily performed while ensuring an appropriate insulation distance between wiring bars during external wiring. The purpose is to provide semiconductor devices.
この発明の半導体装置は、ケースの内部に半導体素子で
構成された電子回路が収納され、その電子回路の接続端
子がケースの表面上に複数配置された半導体装置であっ
て、上記目的を達成するために、前記ケースの外表面に
段差を形成して、電気的極性の異なる少なくとも一部の
接続端子が異なる段差面に配置されるようにしている。The semiconductor device of the present invention is a semiconductor device in which an electronic circuit composed of semiconductor elements is housed inside a case, and a plurality of connection terminals of the electronic circuit are arranged on the surface of the case, and achieves the above object. Therefore, a step is formed on the outer surface of the case so that at least some of the connection terminals having different electrical polarities are arranged on different step surfaces.
この発明の半導体装置によれば、相互に電気的極性の異
なる少なくとも一部の接続端子がケース表面の異なる段
差面に配置されるため、各接続端子を平坦面上に配置す
る場合と比較し、接続端子間の絶縁距離や沿面距離を十
分に確保しながらケースの横断方向に沿う長さを短縮で
き、装置の小形化を図れる。さらに、各接続端子に接続
される外部接続用の配線バー相互間の配線作業も、上記
段差を利用して簡素化することができる。According to the semiconductor device of the present invention, since at least some of the connection terminals having mutually different electrical polarities are arranged on different step surfaces on the case surface, compared to a case where each connection terminal is arranged on a flat surface, The length of the case in the transverse direction can be shortened while ensuring sufficient insulation distance and creepage distance between the connection terminals, and the device can be made more compact. Furthermore, wiring work between the wiring bars for external connection connected to each connection terminal can also be simplified by using the above-mentioned level difference.
第1図はこの発明の一実施例であるGTOサイリスタ等
のスイッチング素子を含む大電力用半導体装置の平面図
であり、第2図はその正面図である。FIG. 1 is a plan view of a high power semiconductor device including a switching element such as a GTO thyristor, which is an embodiment of the present invention, and FIG. 2 is a front view thereof.
この半導体装置は、冷却ブロック3とケース本体4とで
構成されるケース1の内部に、第7図に示す電子回路と
同一構成の電子回路が内蔵されており、ケース本体4の
上面を構成する取り付は而5に、たとえば異なる段差量
H1,H2を有する段差が複数段に亘って設けられてい
る。そして段差面5aには交流端子6、段差面5bには
陰極端子7、段差面5cには陽極端子8、段差面5dに
はGTOサイリスタAI(第7図)のカソード補助端子
9、同じ(ゲート補助端子11、スナバ回路SN(第8
図)が接続されるスナバ取り付は端子13.14が配置
される。また段差面5eには他方のGTOサイリスタA
2(17図)のためのカソード補助端子10、同じくゲ
ート補助端子12、スナバ回路SN(第8図)が接続さ
れるスナバ取り付は端子15.16が配置される。そし
て、各接続端子6〜16には接続用導線と接続するため
のナツト17がそれぞれ配置される。その他の構成は、
従来例と同様であるので、同一部分に同一符号を付して
その説明を省略する
この半導体装置によれば、カバー本体4の取り付は面5
に段差面5a、5b、5c、5d、5eからなる段差を
用けて、接続端子6〜16を異なる段差面に配置するよ
うにしたため、従来のように平坦な取り付は面5(第5
図、第6図)上に各接続端子6〜16を配置する場合と
比較し、各接続端子6〜16間の絶縁距離や沿面距離を
充分に保障しながら、ケース1の横断方向の長さを短縮
でき、全体として装置サイズを小形化することが可能と
なる。また、第3図および第4図に示すように、交流端
子6.陰極端子7および陽極端子8に、外部配線用の接
続バー18〜20をそれぞれ配線する場合にも、配線バ
ー20.40を従来のように曲げることなく配線するこ
とが可能となり、配線をする上での工数を削減すること
ができる。This semiconductor device includes an electronic circuit having the same configuration as the electronic circuit shown in FIG. 7 inside a case 1 consisting of a cooling block 3 and a case body 4. Regarding the mounting, for example, a plurality of steps having different step amounts H1 and H2 are provided. Then, the AC terminal 6 is on the step surface 5a, the cathode terminal 7 is on the step surface 5b, the anode terminal 8 is on the step surface 5c, and the cathode auxiliary terminal 9 of the GTO thyristor AI (Fig. 7) is on the step surface 5d. Auxiliary terminal 11, snubber circuit SN (8th
Terminals 13 and 14 are arranged in the snubber mounting to which the terminals 13 and 14 are connected. Also, the other GTO thyristor A is on the step surface 5e.
Terminals 15 and 16 are disposed at the snubber mounting to which the cathode auxiliary terminal 10 for 2 (FIG. 17), the gate auxiliary terminal 12, and the snubber circuit SN (FIG. 8) are connected. A nut 17 for connecting to a connecting conductor is arranged on each of the connecting terminals 6 to 16, respectively. Other configurations are
According to this semiconductor device, in which the same parts are given the same reference numerals and their explanations are omitted because they are similar to the conventional example, the cover body 4 is attached to the surface 5.
Since the connecting terminals 6 to 16 are arranged on different stepped surfaces by using the stepped surfaces 5a, 5b, 5c, 5d, and 5e, the flat mounting as in the conventional method is
Compared to the case where the connection terminals 6 to 16 are arranged on the top (Fig. 6), the length of the case 1 in the transverse direction is This makes it possible to reduce the overall size of the device. Further, as shown in FIGS. 3 and 4, an AC terminal 6. Even when wiring the connection bars 18 to 20 for external wiring to the cathode terminal 7 and anode terminal 8, respectively, it is possible to wire the wiring bars 20 and 40 without bending them as in the conventional case, which makes wiring easier. The number of man-hours can be reduced.
なお、以上の説明ではスイッチング素子としてGTOサ
イリスタを使用する実施例を挙げたが、本発明はこれに
限られるものではなく、トランジスタ素子などを使用し
ても同様な効果を期待し得るものである。また、上記実
施例では第1図の左右方向に沿って段差を形成している
が、接続端子の配列によっては第1図の上下方向に沿っ
て段差を形成してもよく、場合によっては第1図の左右
方向と上下方向の両方向に沿って段差を形成するように
してもよい。さらに、段差を形成するための段差量H1
,H2も必要に応じて適宜室めれば良い。Although the above description has given an example in which a GTO thyristor is used as a switching element, the present invention is not limited to this, and similar effects can be expected even if a transistor element or the like is used. . Further, in the above embodiment, the step is formed along the left-right direction in FIG. 1, but depending on the arrangement of the connection terminals, the step may be formed along the up-down direction in FIG. Steps may be formed along both the left-right direction and the up-down direction in FIG. Furthermore, the step amount H1 for forming the step
, H2 may also be adjusted as needed.
以上のようにこの発明の半導体装置によれば、相互に電
気的極性の異なる少なくとも一部の接続端子がケース表
面の異なる段差面に配置されるため、各接続端子を平坦
面上に配置する場合と比較し、接続端子間の絶縁距離や
沿面距離を十分に確保しながら、ケースの横断方向の長
さを短縮でき、装置の小形化を図れる。さらに、各接続
端子に接続される外部接続用の配線バー相互間の配線作
業も、上記段差を利用して、配線バー間の適度な絶縁距
離を確保しながら容易に行なえる。As described above, according to the semiconductor device of the present invention, at least some of the connection terminals having mutually different electrical polarities are arranged on different stepped surfaces of the case surface, so when each connection terminal is arranged on a flat surface, Compared to this, the length of the case in the transverse direction can be shortened while ensuring sufficient insulation distance and creepage distance between the connection terminals, making it possible to downsize the device. Furthermore, wiring work between the wiring bars for external connection connected to each connection terminal can be easily performed while ensuring an appropriate insulation distance between the wiring bars by utilizing the step.
第1図はこの発明の一実施例である半導体装置の平面図
、第2図はその正面図、第3図はその半導体装置に配線
バーが接続された状態を示す平面図、第4図はその側面
図、第5図iよ従来の半導体装置の平面図、第6図はそ
の正面図、第7図は半導体装置に内蔵される電子回路を
示す回路図、第8図はスナバ回路の回路図、第9図は従
来の半導体装置に配線バーが接続された状態を示す平面
図、第10図はその正面図である。
図において、1はカバー、5は取り付は面、5a、5b
、5c、5d、5eは段差面、6は交流端子、7は陰極
端子、8は陽極端子、9,10はカソード補助端子、1
1.12はゲート補助端子、13〜16はスナバ取り付
は端子、AI、A2はGTOサイリスタ、A3.A4は
フライホイルダイオードである。
なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a front view thereof, FIG. 3 is a plan view showing a state in which wiring bars are connected to the semiconductor device, and FIG. 5i is a plan view of a conventional semiconductor device, FIG. 6 is a front view thereof, FIG. 7 is a circuit diagram showing an electronic circuit built into the semiconductor device, and FIG. 8 is a snubber circuit 9 is a plan view showing a state in which wiring bars are connected to a conventional semiconductor device, and FIG. 10 is a front view thereof. In the figure, 1 is a cover, 5 is a mounting surface, 5a, 5b
, 5c, 5d, 5e are stepped surfaces, 6 is an AC terminal, 7 is a cathode terminal, 8 is an anode terminal, 9 and 10 are cathode auxiliary terminals, 1
1.12 is the gate auxiliary terminal, 13 to 16 are the snubber mounting terminals, AI, A2 is the GTO thyristor, A3. A4 is a flywheel diode. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
が収納され、その電子回路の接続端子がケースの外表面
上に複数配置された半導体装置において、 前記ケースの外表面に段差を形成して、電気的極性の異
なる少なくとも一部の接続端子が異なる段差面に配置さ
れるようにしたことを特徴とする半導体装置。(1) In a semiconductor device in which an electronic circuit composed of semiconductor elements is housed inside a case, and a plurality of connection terminals of the electronic circuit are arranged on the outer surface of the case, a step is formed on the outer surface of the case. A semiconductor device characterized in that at least some of the connection terminals having different electrical polarities are arranged on different step surfaces.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9254989A JPH02270357A (en) | 1989-04-11 | 1989-04-11 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9254989A JPH02270357A (en) | 1989-04-11 | 1989-04-11 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02270357A true JPH02270357A (en) | 1990-11-05 |
Family
ID=14057482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9254989A Pending JPH02270357A (en) | 1989-04-11 | 1989-04-11 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02270357A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0525740U (en) * | 1991-09-10 | 1993-04-02 | 日本インター株式会社 | Compound semiconductor device |
-
1989
- 1989-04-11 JP JP9254989A patent/JPH02270357A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0525740U (en) * | 1991-09-10 | 1993-04-02 | 日本インター株式会社 | Compound semiconductor device |
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