JPH02270196A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は不揮発性半導体記憶装置に関し、特に、電気
的に書換え可能な不揮発性半導体を記憶素子として備え
た不揮発性半導体記憶装置に関する。

［従来の技術］ 電気的に書換え可能な不揮発性半導体記憶装置としての
ＥＥＰＲＯＭは、コントローラから与えられる書込モー
ド信号に従がって、２値化された情報に応じて対応する
メモリセルに２０Ｖの高電圧が印加されると、メモリセ
ルのしきい値が変化して電荷が注入され、情報が書込ま
れる。メモリセルに高電圧を印加する方法としては、電
源から各メモリセルに設けた外部端子へ直接印加する方
法と、ＩＣ内部に昇圧回路を設け、通常の印加電圧５ｖ
を昇圧して印加する方法とがある。後者の一例として、
特開昭６３−７５９９号公報に記載されたものがある。

第５図は従来のＥＥＦＲＯＭの全体の構成を示すブロッ
ク図である。第５図を参照して、入力レジスタ１０１に
はクロックパルスが与えられるとともに、データとアド
レスがシリアルに入力される。入力レジスタ１０１はク
ロックパルスに応答して、データおよびアドレスをシリ
アルに読込み、データをデータレジスタ１０３にロード
し、アドレスをアドレスレジスタ／デコーダ１０４にロ
ードする。クロックパルスはタイミング発生回路１０２
にも与えられていて、タイミング発生回路１０２はクロ
ックパルスに応答してタイミング信号を発生してモード
レジスタ１０５に与える。モードレジスタ１０５は書込
モード信号または消去モード信号をロードするために設
けられている。モードレジスタ１０５にロードされた書
込モード信号または消去モード信号は制御回路１に与え
られる。

データレジスタ１０３にロードされたデータおよびアド
レスレジスタ／デコーダ１０４にロードされたアドレス
はメモリセル１００に与えられる。

メモリセル１００には制御回路１から書込モード信号ま
たは消去モード信号が与えられる。書込モード信号は昇
圧回路２と書込回路１１１にも与えられており、昇圧回
路２は書込モード信号または消去モード信号に応答して
＋５Ｖの電源電圧を２０ｖの高電圧に昇圧し、書込回路
１１１を介してメモリセル１００に与える。メモリセル
１００は指定されたアドレスのセルに高電圧が印加され
ると、そのセルの情報を書込む。センス回路１０８はメ
モリセル１００から読出された情報を増幅して出力回路
１０９に与える。

第６図は第５図に示したメモリセル周辺の具体的なブロ
ック図であり、第７図は第６図に示した昇圧回路の具体
的な電気回路図であり、第８図は同じく高電圧スイッチ
の具体的な電気回路図である。

次に、第６図ないし第８図を参照して、メモリセル周辺
についてより具体的に説明する。第６図のメモリマトリ
ックスＭＡは８ビツトのデータを１度に書換えるために
、メモリセルＭｌｌ・・・Ｍｌｎ、Ｍ２１・−Ｍ２ｎ、
Ｍ３１＝・Ｍ３ｎ、Ｍ４１・＝Ｍ４ｎが２行２列のマト
リックスに配列されている例を示している。メモリセル
Ｍ１１は選択トランジスタと記憶トランジスタとを含み
、他のメモリセルも同様にして構成される。各メモリセ
ルＭ１１＝・Ｍｌ　ｎ、Ｍ２１＝−Ｍ２ｎ、Ｍ３１−・
−Ｍ３　ｎ。

Ｍ４１・・・Ｍ４ｎの選択トランジスタはワード線Ｗ１
、Ｗ２によって行方向に接続され、デイジット線Ｄｌｌ
・・・ｉｎ、Ｄ２１・・・Ｄ２ｎによって列方向に接続
される。ワード線Ｗｌ、Ｗ２には高電圧スイッチ７１．
７２が接続され、デイジット線Ｄ１１・・・Ｄｉｎには
高電圧スイッチ５２・・・５ｎが接続され、デイジット
線Ｄ２１・・・Ｄ２ｎには高電圧スイッチ６２・・・６
ｎが接続される。トランジスタ８１．８２はコントロー
ルゲート線ＣＧ１の高電圧をメモリセルＭｌｌ・・・Ｍ
ｉｎ、Ｍ２１・・・Ｍ２ｎのコントロールゲートに伝送
し、トランジスタ８３゜８４はコントロールゲート［Ｃ
Ｇ２の高電圧をメモリセルＭ３１・・・Ｍ３ｎ、Ｍ４１
・・・Ｍ４ｎのコントロールゲートに伝送する。トラン
ジスタ８１゜８２のドレインは高電圧スイッチ５１に接
続され、トランジスタ８３．８４のドレインは高電圧ス
イッチ６１に接続される。

制御回路１は書込モードおよび消去モード時に、昇圧回
路２から高電圧を発生させるための制御１Ｊ号を昇圧回
路２に与える。昇圧回路２は第７図に示すように、発振
器２１を含む。発振器２１は制御回路１からの制御信号
に応答して発振動作を開始する。昇圧回路２はそれぞれ
のゲートとドレインが接続されかつそれぞれが直列接続
されたｎチャネルトランジスタ２３と、各トランジスタ
２３のソースと、発振器２１の出力および発振器２１の
出力を反転するインバータ２２の出力との間に接続され
るコンデンサ２４を含む。この昇圧回路２はいわゆるチ
ャージポンプと称され、Ｎチャネルトランジスタ２３と
コンデンサ２４との組合わせにより、発振器２１の出力
を昇圧し、高電圧を高電圧スイッチ５１．５２・・・５
ｎ、６１．６２・・・６ｎ、７１および７２に与える。

制御回路１は書込モード時および消去モード時に制御信
号をＡＮＤゲート３１．４１のそれぞれの一方入力端に
与える。ＡＮＤゲート３１の他方入力端にはアドレス信
号Ｙ１が与えられ、ＡＮＤゲート４１の他方入力端には
アドレス信号Ｙ２が与えられる。ＡＮＤゲート３２・・
・３ｎのそれぞれの一方入力端にはデータＤ１・・・Ｄ
８が与えられ、他方入力端にはアドレス信号Ｙ１が与え
られる。

ＡＮＤゲート４２・・・４ｎのそれぞれの一方入力端に
はデータＤ１・・・Ｄ８が与えられ、他方入力端にはア
ドレス信号Ｙ２が与えられる。高電圧スイッチ７１．７
２にはアドレス信号ＸＩ、Ｘ２が与えられる。

次に、第８図を参照して、高電圧スイッチ５０の構成に
ついて説明する。インバータ５０１には、第６図に示し
たＡＮＤゲート３１．３２”−３ｎ。

４１．４２・・・４ｎおよびＸｉ、Ｘ２のいずれかの出
力が与えられる。インバータ５０１の出力はＮチャネル
トランジスタ５０２のゲートに与えられ、Ｎチャネルト
ランジスタ５０２のソースは接地され、ドレインはＮチ
ャネルトランジスタ５０３のドレインとＮチャネルトラ
ンジスタ５０４のゲートとに接続される。Ｎチャネルト
ランジスタ５０３のゲートとソースとはコンデンサ５０
５の一方端とＮチャネルトランジスタ５０４のソースに
接続される。Ｎチャネルトランジスタ５０４のドレイン
には昇圧回路２から高電圧が与えられ、コンデンサ５０
５の他端には発振器２１の発振出力が与えられる。そし
て、Ｎチャネルトランジスタ５０２のドレインから高電
圧が出力される。

次に、従来のＥＥＦＲＯＭの動作について説明する。高
電圧スイッチ５０はＥ　Ｅ　Ｐ　ＲＯＭに書込むための
高電圧（約２０ｖ）を周辺の５ｖ系信号でスイッチング
するためのスイッチング素子であり、Ｎチャネルトラン
ジスタ５０２のゲートに“Ｈ″レベル５Ｖ）の信号が入
力されると、このＮチャネルトランジスタ５０２はオン
し、“Ｌ＃レベル信号がそのドレインから出力される。

Ｎチャネルトランジスタ５０２のゲートに“Ｌルーベル
（Ｏｖ）の信号が入力されると、このＮチャネルトラン
ジスタ２１はオフし、コンデンサ５０５゜Ｎチャネルト
ランジスタ５０３，５０４は昇圧回路の最終段として機
能し、高電圧を出力する。

−例として、第６図に示した２行２列のメモリセルアレ
イＭＡの第１行、第１列のメモリセルＭ１１にデータの
消去、書込を行なう動作について説明する。ＥＥＦＲＯ
Ｍには消去モードと書込モードの２つのモードがあるが
、まず消去モードについて説明する。データの消去はメ
モリセルＭ１１の記憶トランジスタのゲート（一般には
コントロールゲートと呼ばれる）に約２０Ｖの高電圧を
印加してデータの消去を行なう。まず、制御回路１から
昇圧回路２の発振器２１に発振開始の制御信号が送られ
る。発振器２１は制御信号に応答して発振を開始し、昇
圧回路２は高電圧を発生する。

このとき、制御回路１から出力される制御信号Ｅが“Ｈ
”　レベルに設定され、データＤ１〜Ｄ８が“Ｌ“レベ
ルに設定される。今、第１行第１列のメモリセルＤｌｌ
を消去しようとしているため、アドレス信号Ｘ１は′Ｈ
”レベル、Ｘ２は“Ｌ“レベル、ＹｌはａＨゝレベル、
Ｙ２は″Ｌｍレベルに設定されている。このため、ＡＮ
Ｄゲート３１が開かれ、高電圧スイッチ５１はコントロ
ールゲート信号ＣＧＩを２０Ｖに設定し、高電圧スイッ
チ７１はワード信号Ｗ１を２０Ｖに設定する。

その結果、トランジスタ８１が導通し、メモリセルＭｌ
ｌのコントロールゲートに高電圧が印加されてデータの
消去が行なわれる。

データの書込は、メモリセルの記憶トランジスタのドレ
インに２０Ｖの高電圧を印加することによって行なわれ
る。すなわち、書込モードの場合は、制御信号Ｅは“Ｌ
”レベルに設定され、各データＤ１〜Ｄ８はそれぞれの
各位に設定される。

アドレス信号Ｘｉ、Ｘ２．ＹｌおよびＹ２は消去モード
時と同じである。コントロールゲート信号ＣＧＩは“Ｌ
“レベルのままであるのに対して、データＤ１〜Ｄ８が
Ｌ”レベルの場合、デイジット信号Ｄｌｌに高電圧が伝
送されないため、メモリセルに書込は行なわれない。た
とえば、データＤ８が“Ｈ”　レベルに設定されると、
デイジット信号Ｄｌｌに高電圧が伝送されるため、メモ
リセルＭｌｌへの書込が行なわれる。

［発明が解決しようとする課題］ 上述の第６図に示したＥＥＦＲＯＭを記憶素子として用
いる場合、電源のオン、オフまたは印加電圧の瞬停の際
、ＥＥＲＰＯＭが保持しているデ−タが破壊される可能
性がある。すなわち、昇圧回路２には外部端子を介して
電源が供給されるが、メモリセルに高電圧を印加した際
に、１ｓＲのオン。

オフまたは瞬停によってコントローラから出力される信
号が不安定になると、ＩＣ側が誤って書込モードになっ
てしまう可能性がある。また、ＩＣ内部に第７図に示し
たような昇圧回路２を設けた場合、電源のオン、オフま
たは瞬停によってコントローラから出力される信号が不
安定になると、書込モードを受入れてしまう可能性があ
る。

ところで、ＥＥＦＲＯＭは電気的にデータの書換が可能
であるが、多くの場合は一部の領域にデータを書込んで
も、他の領域に一旦書込んだデータを書換えることがな
い続出専用、いわゆるＲＯＭのような用い方をしている
場合がほとんどである。したがって、ユーザ側から見た
場合、書込んだデータが前述のような原因で乱されてし
まい、そのシステムを致命的なものにしてしまうことか
ら守るために、様々な対策を施している。

たとえば、入力端子にプルアップ、プルダウン抵抗をつ
けたり、電源検出回路をＩＣ内部または外付けし、外部
からの信号線が確定してからメインの電源をオフするな
どのような対策が考えられる。しかしながら、これらの
対策で完全に誤書込から保護を行なうには十分と言えな
かった。

それゆえに、この発明の主たる目的は、ＥＥＦＲＯＭの
記憶素子アレイのうち、データの書換ができない領域を
持たせたような不揮発性半導体記憶装置を提供すること
である。

［課題を解決するための手段］ 第１請求項にかかる発明は、電気的に書換え可能な不揮
発性半導体を記憶素子とする不揮発性半導体記憶装置で
あって、記憶素子の記憶領域の一部のみを選択的に書換
え得る手段を含む。

第２請求項にかかる発明は、電気的に書換え可能な不揮
発性半導体を記憶素子とする不揮発性半導体記憶装置で
あって、記憶素子への書換電圧を供給する手段を複数含
む。

［作用］ 第１請求項にかかる不揮発性半導体記憶装置は、書込モ
ードが設定されると、記憶素子の一部の記憶領域のみの
書換が可能とされ、他の領域のデータは書換が禁止され
る。

第２請求項にかかる発明は、記憶素子の領域がいくつか
に分割され、それぞれに対応して書換電圧を供給する手
段が設けられているため、特定の記憶素子の領域のみの
書換ができなくされる。

［実施例］ 第１図はこの発明の一実施例の全体の構成を示す概略ブ
ロック図である。第１図を参照して、メモリマ、トリッ
クスは１回のみ書換可能な領域Ｍ１０と、何回も書換可
能な領域Ｍ２０とに分割されている。各領域ＭＩＯ，Ｍ
２０に対応して、それぞれのメモリセルへのデータの書
込を行なうために、書込回路９．１０が設けられる。さ
らに、制御回路１１０は、外部端子１０７からたとえば
“Ｈ”　レベルの制御信号が与えられたときにのみ、領
域ＭＩＯへのデータの書込を許容する。

第２図は第１図に示したメモリセル周辺の具体的なブロ
ック図である。この第２図は以下の点を除いて、前述の
第６図と同様にして構成される。

すなわち、１回のみ書換可能領域ＭＩＯはメモリセルＭ
ｌｌ・・・ＭｉｎとＭ２１・・・Ｍ２ｎとを含み、書換
可能領域Ｍ２０はメモリセルＭ３１・・・Ｍ３ｎとＭ４
１・・・Ｍ４ｎとを含む。領域ＭＩＯのワード信号Ｗ１
０は高電圧スイッチ７１に接続され、ワード信号Ｗ２０
は高電圧スイッチ７２に接続される。領域Ｍ２０のワー
ド信号Ｗ１１は高電圧スイッチ７３に接続され、ワード
信号Ｗ２１は高電圧スイッチ７４に接続される。高電圧
スイッチ７３゜７４には昇圧回路２から高電圧が与えら
れるとともに、アドレス信号Ｘｉ、Ｘ２が与えられる。

ＡＮＤゲート３１には制御回路１１０から制御信号Ｅ１
が与えられ、ＡＮＤゲート４１の他方入力端には制御回
路１から制御信号Ｅ２が与えられる。

制御回路１１０は第１図に示した外部端子１０７から与
えられる、たとえば“Ｈ°レベルの信号に応じて、領域
ＭＩＯにデータを１回のみ書換え可能にするときに制御
信号Ｅ１を１１　Ｌ　ｊレベルに設定し、それ以外は′
Ｈ“レベルに設定する。また、制御回路１１０は制御信
号Ｅ２を書換モード時および消去モード時に“Ｈ”レベ
ルに設定する。

制御信号Ｅ１が“Ｌ”レベルに設定されたことに応答し
て、高電圧スイッチ５１はコントロールゲート信号ＣＧ
１を“Ｌ″レベル設定する。アドレス信号ＸＩ、Ｙｌが
′Ｈｍレベルに設定され、データＤ１〜Ｄ８がそれぞれ
の容置に設定される。

たとえば、データＤ８が“Ｈルーベルに設定されると、
高電圧スイッチ５２はデイジット信号Ｄ１１に高電圧を
与える。このとき、高電圧スイッチ７１もメモリセルＭ
ｌｌのコントロールゲートに高電圧を与えているため、
メモリセルＭｌｌの記憶トランジスタのドレインに高電
圧が与えられて書込が行なわれる。書込み後、外部端子
１０７を“Ｌルーベルに強制しておけば、領域Ｍ１０の
データが書換えられるおそれをなくすことができる。

領域Ｍ２０へのデータの書込は、制御回路１１０が制御
信号Ｅ２を“Ｌ”レベルに設定することによって行なわ
れる。このとき、制御信号Ｅ１は“Ｈ°レベルに設定さ
れる。すなわち、制御回路１１０は領域ＭＩＯを１回の
み書換えるために、制御信号Ｅ１を“Ｌ″レベル設定し
、領域Ｍ２０にデータを何回も書換えるときには、制御
信号Ｅ１をＨ”　レベルに強制しておけば、領域Ｍ１０
のデータが書換えられるおそれをなくすことができる。

なお、領域ＭＩＤおよびＭ２Ｏの消去の動作は前述の第
６図の説明と同じである。

第３図はこの発明の他の実施例の全体の構成を示すブロ
ック図である。この第３図に示した実施例は、領域ＭＩ
Ｏに対応して昇圧回路２と書込回路９を設け、領域Ｍ２
０に対応して昇圧回路３と書込回路１０を設けたもので
あって、領域Ｍ１０を１回のみ書換えるときに昇圧回路
２と書換回路９を動作させるようにしたものである。

第４図は第３図に示したメモリセル周辺の具体的なブロ
ック図である。第４図を参照して、この実施例は以下の
点を除いて第２図と同じである。

すなわち、領域ＭＩＯに対応して昇圧回路３が設けられ
、領域Ｍ２０に対応して昇圧回路２が設けられる。領域
ＭＩＯに１回のみデータを書換えるときには、制御回路
１１０から昇圧回路３に対して制御信号が与えられる。

昇圧回路３はその制御信号に応答して端子３ａに与えら
れている電源電圧＋Ｖを昇圧して高電圧を発生し、高電
圧スイッチ５１．５２・・・５ｎ、７１および７２に与
える。

このとき、制御回路１は制御信号Ｅを“Ｌ”レベルに設
定する。その結果、コントロールゲート信号ＣＧＩは“
Ｌ″レベルなる。そして、アドレス信号Ｘｉ、ＹｌがＨ
”レベルに設定され、データＤ８が“Ｈルーベルに設定
されると、高電圧スイッチ５２はメモリセルＭｌｌのコ
ントロールゲートトランジスタのドレインに高電圧を与
え、高電圧スイッチ７１がコントロールゲートトランジ
スタのゲートに高重圧を与える。

その結果、記憶トランジスタのドレインに高電圧が与え
られてデータの書換が行なわれる。領域ＭＩＯのデータ
の書換を行なった後、昇圧回路３に与えられている電源
電圧＋Ｖに代えて端子３ａを接地しておけば、電源のオ
ン、オフまたは瞬停の影響を受けて図示しないコントロ
ーラからの出力信号が不安定となり、誤って書込モード
となっても、領域ＭＩＯへの書込が行なわれることがな
く、領域ＭＩＯに記憶したデータが破壊されるおそれを
なくすことができる。

なお、領域Ｍ２０へのデータの書込および消去の動作は
前述の第２図に示した実施例と同じである。

なお、上述の実施例では、メモリセルアレイとしてＥＥ
ＦＲＯＭを用いたが、−旦書込んだデータを書換えない
ＲＯＭの領域にマスクＲＯＭを用いる構成としても同様
の効果が得られる。その際、マスクＲＯＭには、搭載す
る前にデータを書込んでおくことになる。

〔発明の効果〕

以上のように、第１請求項の発明によれば、電気的に書
換可能な記憶素子の一部のみを選択的に書換え得る回路
を設けたことにより、電源の不安定な状態に影響され、
記憶素子が誤って書込モードに設定された場合であって
も、書換え得る領域が限定されるため、書換え不可能な
領域のデータ破壊を防止することができる。

第２請求項にかかる発明によれば、記憶素子への書換電
圧を供給する手段を複数設け、データの書換えた一部の
記憶領域に対応する電源供給手段をデータの書換後不能
化することにより、電源の不安定な状態によるデータの
破壊を防止することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体の構成を示す概略ブ
ロック図である。第２図は第１図に示したメモリセル周
辺の具体的なブロック図である。 第３図はこの発明の他の実施例の全体の構成を示す概略
ブロック図である。第４図は第３図に示したメモリセル
周辺の具体的なブロック図である。 第５図は従来のＥＥＦＲＯＭの概略ブロック図である。 第６図は第５図に示したメモリセル周辺の具体的なブロ
ック図である。第７図は第６図に示した昇圧回路の具体
的な電気回路図である。第８図は同じく高電圧スイッチ
の具体的な電気回路図である。 図において、１は制御回路、２．３は昇圧回路、９．１
０は書込回路、３１．３２・・・３ｎ、４１゜４２−４
ｎはＡＮＤゲート、５１．５２−５ｎ。 ６１．６２・・・６ｎ、７１．７２は高電圧スイッチ、
　　　　　′８１〜８４はＮチャネルトランジスタ、Ｍ
ｌｏは１回のみ書換可能領域、Ｍ２Ｏは書換可能領域、
Ｍｌ　１−Ｍｌｎ、Ｍ２１−・・Ｍ２ｎ、Ｍ３１−・Ｍ
３ｎ、Ｍ４１・・・Ｍ４ｎはメモリセルを示す。

Claims (2)

【特許請求の範囲】
1. （１）電気的に書換え可能な不揮発性半導体を記憶素子
   とする不揮発性半導体記憶装置において、 前記記憶素子の記憶領域の一部のみを選択的に書換え得
   る手段を備えたことを特徴とする、不揮発性半導体記憶
   装置。
2. （２）電気的に書換え可能な不揮発性半導体を記憶素子
   とする不揮発性半導体記憶装置において、 前記記憶素子への書換電圧を供給する手段を複数備えた
   ことを特徴とする、不揮発性半導体記憶装置。