JPH02267655A - Serial data readout circuit - Google Patents

Abstract

PURPOSE:To serialize and output data from a CPU without changing a circuit even when serial data length is changed by controlling an elastic memory via an I/O port. CONSTITUTION:The leading information and a clock from a CPU 1 are inputted to an elastic store 3 via an I/O 2, and the data from the CPU 1 is accumulated. And parallel data in the CPU 1 is serialized and read out by adding a frame pulse and the clock on the elastic store 3 from an external terminal, and supplying an address. Thereby, the data can be read out only by changing the frame pulse and the clock added from the outside without changing the circuit even when the serial data length is changed.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は１通信機、ディジタルコンピュータ等に用いら
れるディジタル論理回路、さらに詳しく云えば個々の電
子部品によって、″または集積回路によって構成される
シリアルデータ読出回路に関する。Detailed Description of the Invention (Industrial Field of Application) The present invention relates to digital logic circuits used in communication devices, digital computers, etc. It relates to a data read circuit.

（従来の技術） 一般に、シリアルデータ読出回路は、ＲＡＭ、デコーダ
、アドレスセレクタおよびこれらを制御するクロックジ
ェネレータから構成されている。(Prior Art) Generally, a serial data read circuit is composed of a RAM, a decoder, an address selector, and a clock generator that controls these.

第３図に従来のシリアルデータ読出回路の一例を示す。FIG. 3 shows an example of a conventional serial data reading circuit.

Ｒ，ＡＭ７へのアドレスバスはアドレスセレクタ８によ
り選択されるようになっている。ＲＡＭ７へのデータ書
き込み時は、ＣＰＵ１からのソフトによるアドレスがセ
レクトさｎる。そしてＣＰＵ　１からのデータがデータ
バスを通じて）ｔ、ＡＭ７に書き込まれる。The address bus to R and AM7 is selected by an address selector 8. When writing data to the RAM 7, an address is selected by software from the CPU 1. Data from CPU 1 is then written to AM7) via the data bus.

ＲＡＭからのデータ読み出し時は、外部からのクロック
ジェネレータ９によるアドレスがセレクトされ、そのア
ドレスによってＲＡＭのデータが読みだされる。ＲＡＭ
のデータは、デコーダ／Ｏでクロックジェネレータ９か
らのクロックによりシリアル化され出力される。When reading data from the RAM, an address is selected by the clock generator 9 from the outside, and data from the RAM is read based on the address. RAM
The data is serialized by the clock from the clock generator 9 at the decoder/O and output.

（発明が解決しようとする課題） ところで、上記のクロックジェネレータ回路９のクロッ
ク出力は、データ読み出し時のアドレスおよびシリアル
化のｔめのクロックとして利用される几めシリアルデー
タ長によって変更の必要がある。し友がって、シリアル
データ長が変化しｔ場合、ハード回路を変更しなければ
ならないという欠点を有してい友。また、セレクタによ
りアドレスバスをハード／ソフトに切り替えているので
書き込みと読み込みを同時に実行できないといり欠点を
有していた。(Problem to be Solved by the Invention) By the way, the clock output of the clock generator circuit 9 described above needs to be changed depending on the address when reading data and the length of the serial data used as the tth clock for serialization. . However, it has the disadvantage that if the serial data length changes, the hardware circuit must be changed. Furthermore, since the address bus is switched between hardware and software using a selector, writing and reading cannot be executed simultaneously, which is a drawback.

本発明の目的はシリアルデータ長が変化し交場合でもハ
ード回路の変更なしに、ＣＰＵのデータをシリアル化し
て出力できるシリアルデータ読出回路を提供することに
ある。SUMMARY OF THE INVENTION An object of the present invention is to provide a serial data reading circuit that can serialize and output CPU data without changing the hardware circuit even when the serial data length changes or changes.

（課題を解決するための手段） 前記目的を達成する念めに本発明によるシリアルデータ
読出回路はＣＰＵと、工／Ｏボートと、エラステイクス
トアとからなるシリアルデータ読出回路であって、前記
ＣＰＵは前記工／Ｏボートに接続され、前記Ｉ／Ｏボー
トはデータの先頭を示す情報、ライトクロックおよびシ
リアルデータを出力し、前記エラステイクストアは前記
データの先頭を示す情報を受ける之び毎に、ライトリセ
ット状態になり、前記ライトクロックによりライトアド
レスをカウントアツプし、前記カウントアツプされるラ
イトアドレスに前記シリアルデータを蓄積するようにし
。(Means for Solving the Problems) In order to achieve the above object, a serial data reading circuit according to the present invention is a serial data reading circuit consisting of a CPU, an I/O boat, and an elastic store, is connected to the I/O boat, the I/O boat outputs information indicating the beginning of data, a write clock, and serial data, and the elastic take store receives information indicating the beginning of the data. , enters a write reset state, counts up the write address using the write clock, and stores the serial data at the counted up write address.

外部よりフレームパルスを受ける之び毎にリードリセッ
ト状態になり、外部クロックにより読出アドレスをカウ
ントアツプし、エラステイクストアに蓄積され几データ
金シリアルに胱出すように構成しである。Each time a frame pulse is received from the outside, it enters a read reset state, counts up the read address using an external clock, accumulates it in the elastic store, and outputs the data serially.

（実　施例） 以下１図面を参照して本発明の詳細な説明する。(Example) The present invention will be described in detail below with reference to one drawing.

ＷＪ１図は本発明によるシリアルデータ読出回路の一実
施例を示す囚である。１！−ｔＣＰＵｌ、Ｉ／Ｏボート
（プログラマブル周辺インタフェース）２およびエラス
テイクストア（ＥＳ）３より構成されている。２１ａ　
２２　＃　２’はＩ／Ｏボート出力端子、４はフレーム
パルス入力端子（ＦＰ端子）、５はクロック入力端子、
６はシリアルデータ出力端子である。Figure WJ1 shows an embodiment of a serial data reading circuit according to the present invention. 1! -tCPU1, I/O boat (programmable peripheral interface) 2 and elastic store (ES) 3. 21a
22 #2' is the I/O boat output terminal, 4 is the frame pulse input terminal (FP terminal), 5 is the clock input terminal,
6 is a serial data output terminal.

第２図は第１Ｎの回路の動作を説明するためのタイムチ
ャートである。FIG. 2 is a time chart for explaining the operation of the 1Nth circuit.

Ｉ／Ｏボート２の出力端子２３から出力さｆ’Ｌ７ｔシ
リアルデータは、エラステイクストア３のデータインプ
ット入力端子（ＤＩ）に入力される。The f'L7t serial data output from the output terminal 23 of the I/O boat 2 is input to the data input input terminal (DI) of the elastic take store 3.

出力端子２１から出力されるデータの先頭を示すパルス
情報は、エラステイクストア３のライトリセット入力端
子（Ｗ）Ｌ）に入力され、出力端子２２から出力される
ライトクロックｈ％エラステイクストア３のライトクロ
ック入力端子（ＷＯＫ）に入力される。Pulse information indicating the beginning of the data output from the output terminal 21 is input to the write reset input terminal (W)L) of the elastake store 3, and the write clock h% of the elastake store 3 is output from the output terminal 22. It is input to the write clock input terminal (WOK).

したがって、エラステイクストア３は出力端子２１から
の情報がアクティブのとき出力端子２２から到来するク
ロックで、出力端子２３からのシリアルデータの先頭（
アドレスの先頭）を認識する。そして、出力端子２２か
らのクロック入力の到来によりエラステイクメモリ３へ
のアドレスが順次カウントアツプされそのアドレスにし
たがって出力端子２３からのデータがメモリ３に蓄えら
れる。この動作は次のライトリセット入力があるまで行
なわれ１次のライトリセット入力があるまで書込まれた
データがシリアルデータ要分である。Therefore, when the information from the output terminal 21 is active, the elastic take store 3 receives the clock that arrives from the output terminal 22 and receives the start (
(start of address). Then, when the clock input from the output terminal 22 arrives, the address to the elastake memory 3 is sequentially counted up, and the data from the output terminal 23 is stored in the memory 3 according to the address. This operation continues until the next write reset input is received, and the data written until the first write reset input is the essential serial data.

なお、上記動作においてアドレスの先頭は出力端子２１
からの出力パルスがアクティブ状態の時、出力端子２２
から初めて到来したクロックにより確認するが、出力端
子２１からの出力がアクティブの間に複数のクロックが
入力してもアドレスはカウントしない。アドレスカウン
トアツプはエラステイクストア３へのライトリセット入
力がノンアクティブ状態のときから始めるようになって
いる。Note that in the above operation, the beginning of the address is the output terminal 21.
When the output pulse from the output terminal 22 is in the active state,
The address is not counted even if a plurality of clocks are input while the output from the output terminal 21 is active. The address count-up is started when the write reset input to the elastic take store 3 is in a non-active state.

一方、０ＰＵＩからシリアルデータ端子６ヘシリアルデ
ータｔ−ｇみ出すには外部からのフレームパルス入力端
子４とクロック入力端子５により行う。フレームパルス
入力端子はエラステイクメモリ３のリードリセット入力
端子（ＲＲ）に、クロック入力端子５はエラステイクメ
モリ３のリードクロック入力端子（ＲＯＫ）に、シリア
ルデータ出力端子６はエラステイクストア３のデータア
ウトプット端子（ＤＯ）にそれぞれ接続されている。On the other hand, serial data tg is output from 0PUI to the serial data terminal 6 using the external frame pulse input terminal 4 and clock input terminal 5. The frame pulse input terminal is connected to the read reset input terminal (RR) of the Elastic Take memory 3, the clock input terminal 5 is connected to the read clock input terminal (ROK) of the Elastic Take memory 3, and the serial data output terminal 6 is connected to the data of the Elastic Take store 3. Each is connected to an output terminal (DO).

フレームパルス入力端子４よりエラステイクメモリ３の
リードリセット端子へアクセスパルスを入力し、そのと
きクロック入力端子５からクロックパルス全エラステイ
クストア３のリードクロック端子へ入力すると、先頭ア
ドレスのデータがデータアウトプット端子より出力され
る。When an access pulse is input from the frame pulse input terminal 4 to the read reset terminal of the erasure take memory 3, and at that time, when a clock pulse is input from the clock input terminal 5 to the read clock terminal of the all erasure take store 3, the data at the first address is output. Output from the top terminal.

エラステイクメモリ３のリードリセット端子へのアクセ
スパルスがノンアクティブになってからシリアルデータ
長方のクロックを入力し、リードアドレスをカウントア
ツプしていくことにより、そのアドレスに対応するデー
タがエラステイクストア３のデータアウトプット端子よ
り出力される。すなわち、シリアルデータ出力端子６か
ら、０ＰＵＩからのデータが外部のタイミングによって
出力される。０ＰＵＩからの書き込み時、入力データ長
が変化した場合、エラステイクストア３に蓄えるデータ
容量が変化するが、外部より加えるフレームパルスとク
ロックを変えることにより、読出しアドレスを変えるこ
とができるので、入力データ長変化に対応できる。After the access pulse to the read reset terminal of the Erastake memory 3 becomes inactive, input the serial data longer clock and count up the read address, so that the data corresponding to that address is stored in the Erastake store. It is output from the data output terminal 3. That is, data from 0PUI is output from the serial data output terminal 6 according to external timing. When writing from 0PUI, if the input data length changes, the data capacity stored in the elastic store 3 will change, but the read address can be changed by changing the frame pulse and clock applied externally, so the input data Can respond to long-term changes.

従来例ではシリアルデータ出力回路ｔ−０ＰＵからメモ
リを直接制御していたが、本発明ではＩ／Ｏボートを通
じてエラステイクメモリを制御してお９％シリアルデー
タ長が変わっても回路を変更せずにＣＰＵからのデータ
をシリアル化して出力できる。In the conventional example, the memory was directly controlled from the serial data output circuit t-0PU, but in the present invention, the elastic memory is controlled through the I/O boat, so the circuit does not need to be changed even if the serial data length changes. Data from the CPU can be serialized and output.

（発明の効果） 以上説明したように、本発明は、ｌ／Ｏｔ−通してＣＰ
Ｕからのデータの先頭情報およびクロックをエラステイ
クストアに入力し、ＣＰＵからのデータ全蓄え、外部端
子よりエラステイクストアにフレームパルスとクロック
ｆｔｍ、ｔ、アドレスを与えることによ、り、ＣＰＵの
並列データをシリアル化して読み出すものである。(Effect of the invention) As explained above, the present invention provides CP through l/Ot-
By inputting the data start information and clock from U to the Elastic Take Store, storing all the data from the CPU, and giving the frame pulse, clock ftm, t, and address to the Elastic Take Store from the external terminal, the CPU's It serializes parallel data and reads it out.

したがって、メモリは、データの書き込みと読みだし全
アドレスの切替えなしに独立に行うことができ、かつ、
シリアルデータ長金変えても回路を変更することなしに
外部から加えるフレームパルスおよびクロックを変える
だけでデータをシリアルに読み出すことができるという
効果がある。Therefore, the memory can write and read data independently without switching all addresses, and
Even if the serial data length is changed, data can be read out serially by simply changing the frame pulse and clock applied externally without changing the circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は１本発明による可変長シリアルデータ読出回路
の実施例を示す回路構成図、第２図は、第１図の回路全
説明するためのタイムチャート、第３図は従来のシリア
ルデータ読出回路の一例を示す構成図である。 １・・・０ＰＵ ２・・・Ｉ／Ｏボート（プログラマブル周辺インタフェ
ース） ２１〜２３・・・Ｉ／Ｏポート出力端子３・・・エラス
テイクストア（１８） ４・・・フレームパルス入７［ｆａ子（ＦＰ）５・・・
クロック入力端子 ６・・・シリアルデータ端子 ７・・・ＲＡＭ（メモリ） ８・・・アドレスセレクタ ９・・・クロックジェネレータ ／Ｏ・・・デコーダ １１・・・データバスバッファFIG. 1 is a circuit configuration diagram showing an embodiment of a variable length serial data reading circuit according to the present invention, FIG. 2 is a time chart for explaining the entire circuit of FIG. 1, and FIG. 3 is a conventional serial data reading circuit. FIG. 2 is a configuration diagram showing an example of a circuit. 1...0PU 2...I/O boat (programmable peripheral interface) 21-23...I/O port output terminal 3...Elastake store (18) 4...Frame pulse input 7 [fa Child (FP) 5...
Clock input terminal 6... Serial data terminal 7... RAM (memory) 8... Address selector 9... Clock generator/O... Decoder 11... Data bus buffer

Claims (1)

【特許請求の範囲】[Claims] ＣＰＵと、Ｉ／Ｏボートと、エラステイクストアとから
なるシリアルデータ読出回路であつて、前記ＣＰＵは前
記Ｉ／Ｏボートに接続され、前記Ｉ／Ｏボートはデータ
の先頭を示す情報、ライトクロックおよびシリアルデー
タを出力し、前記エラステイクストアは前記データの先
頭を示す情報を受けるたび毎に、ライトリセット状態に
なり、前記ライトクロックによりライトアドレスをカウ
ントアップし、前記カウントアップされるライトアドレ
スに前記シリアルデータを蓄積するようにし、外部より
フレームパルスを受けるたび毎にリードリセット状態に
なり、外部クロックにより読出アドレスをカウントアッ
プし、エラステイクストアに蓄積されたデータをシリア
ルに読出すように構成したことを特徴とするシリアルデ
ータ読出回路。The serial data reading circuit includes a CPU, an I/O boat, and an elastic store, and the CPU is connected to the I/O boat, and the I/O boat reads information indicating the beginning of data and a write clock. and serial data, and each time the elastic take store receives information indicating the beginning of the data, it enters a write reset state, counts up the write address by the write clock, and updates the write address to the counted up write address. The serial data is stored, and each time a frame pulse is received from the outside, the read reset state is entered, the read address is counted up by an external clock, and the data stored in the elastic take store is serially read out. A serial data readout circuit characterized by: