JPH02266450A - 主記憶装置の試験方式 - Google Patents
主記憶装置の試験方式Info
- Publication number
- JPH02266450A JPH02266450A JP1086460A JP8646089A JPH02266450A JP H02266450 A JPH02266450 A JP H02266450A JP 1086460 A JP1086460 A JP 1086460A JP 8646089 A JP8646089 A JP 8646089A JP H02266450 A JPH02266450 A JP H02266450A
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- 238000012360 testing method Methods 0.000 title claims abstract description 27
- 238000010998 test method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 3
- 238000003745 diagnosis Methods 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機の主記憶装置（メモリ）の試験方式
に関し、特にシステムの立ち上げ時に高速に試験を行う
方式に関するものである。
に関し、特にシステムの立ち上げ時に高速に試験を行う
方式に関するものである。
主記憶装置に障害がある場合には電子計算機の正常な動
作が保証できないため、−１’ｆｆｌにシステムの立ち
上げ時に主記憶装置の試験が行われる。
作が保証できないため、−１’ｆｆｌにシステムの立ち
上げ時に主記憶装置の試験が行われる。
従来、この種の試験にあうでは、全ての主記憶装置に対
して試験を行う場合、存在する全ての主記憶装置のアド
レスに対して中央処理装置がテストデータの書込みを行
い、その後、その内容を読み出して整合性を判断するこ
とにより、正常であるか否かを判断するようにしていた
。
して試験を行う場合、存在する全ての主記憶装置のアド
レスに対して中央処理装置がテストデータの書込みを行
い、その後、その内容を読み出して整合性を判断するこ
とにより、正常であるか否かを判断するようにしていた
。
上述したように、従来の主記憶装置の試験方式にあって
は、存在する全ての主記憶装置のアドレスに対して中央
処理装置からアクセスを行わなければならなかったため
、試験に要する時間はメモリ容量に比例することとなり
、よって、メモリ容量が大きい場合には試験時間が非常
に長くなり、システムの立ち上げに支障をきたすという
欠点があった。
は、存在する全ての主記憶装置のアドレスに対して中央
処理装置からアクセスを行わなければならなかったため
、試験に要する時間はメモリ容量に比例することとなり
、よって、メモリ容量が大きい場合には試験時間が非常
に長くなり、システムの立ち上げに支障をきたすという
欠点があった。
本発明は上記の点に鑑み提案されたものであり、その目
的とするところは、短時間で試験を行うことのできる主
記憶装置の試験方式を提供することにある。
的とするところは、短時間で試験を行うことのできる主
記憶装置の試験方式を提供することにある。
本発明は上記の目的を達成するため、電子計算機の主記
憶装置の試験を行う方式において、中央処理装置の命令
に応じて通常モードと診断モードとを規定する診断モー
ドレジスタと、診断モード時に主記憶装置を一定容量単
位のメモリブロックに分け、中央処理装置からのアクセ
ス要求に応じて各メモリブロックに対し各メモリブロッ
クの先頭からの相対アドレスで同時にアクセスを行うメ
モリアクセス制御回路と、診断モード時に主記憶装置の
出力データをデータバスから分岐させる切換え回路と、 中央処理装置から与えられる比較データを保持する比較
レジスタと、 前記切換え回路から分岐した主記憶装置の出力データと
前記比較レジスタの比較データとを比較する比較回路と
、 前記比較回路で不一致があった場合にその旨を保持する
エラーレジスタとを備えるようにしている。
憶装置の試験を行う方式において、中央処理装置の命令
に応じて通常モードと診断モードとを規定する診断モー
ドレジスタと、診断モード時に主記憶装置を一定容量単
位のメモリブロックに分け、中央処理装置からのアクセ
ス要求に応じて各メモリブロックに対し各メモリブロッ
クの先頭からの相対アドレスで同時にアクセスを行うメ
モリアクセス制御回路と、診断モード時に主記憶装置の
出力データをデータバスから分岐させる切換え回路と、 中央処理装置から与えられる比較データを保持する比較
レジスタと、 前記切換え回路から分岐した主記憶装置の出力データと
前記比較レジスタの比較データとを比較する比較回路と
、 前記比較回路で不一致があった場合にその旨を保持する
エラーレジスタとを備えるようにしている。
本発明の主記憶装置の試験方式にあっては、診断モード
レジスタが中央処理装置の命令に応じて通常モードと診
断モードとを規定し、メモリアクセス制御回路が診断モ
ード時に主記憶装置を一定容量単位のメモリブロックに
分け、中央処理装置からのアクセス要求に応じて各メモ
リブロックに対し各メモリブロックの先頭からの相対ア
ドレスで同時にアクセスを行い、切換え回路が診断モー
ド時に主記憶装置の出力データをデータバスから分岐さ
せ、比較レジスタが中央処理装置から与えられる比較デ
ータを保持し、比較回路が前記切換え回路から分岐した
主記憶装置の出力データと前記比較レジスタの比較デー
タとを比較し、エラーレジスタが前記比較回路で不一致
があった場合にその旨を保持する。
レジスタが中央処理装置の命令に応じて通常モードと診
断モードとを規定し、メモリアクセス制御回路が診断モ
ード時に主記憶装置を一定容量単位のメモリブロックに
分け、中央処理装置からのアクセス要求に応じて各メモ
リブロックに対し各メモリブロックの先頭からの相対ア
ドレスで同時にアクセスを行い、切換え回路が診断モー
ド時に主記憶装置の出力データをデータバスから分岐さ
せ、比較レジスタが中央処理装置から与えられる比較デ
ータを保持し、比較回路が前記切換え回路から分岐した
主記憶装置の出力データと前記比較レジスタの比較デー
タとを比較し、エラーレジスタが前記比較回路で不一致
があった場合にその旨を保持する。
（実施例〕
以下、本発明の実施例につき図面を参照して説明する。
第１図は本発明の主記憶装置の試験方式の一実施例を示
す構成図であり、電子計算機のうち本発明に関係する部
分のみを示しである。
す構成図であり、電子計算機のうち本発明に関係する部
分のみを示しである。
第１図において、１は電子計算機の中央処理装置、２は
主記憶装置（メモリ）であり、その他に、本発明の試験
方式を実施するため、診断モードレジスタ３とメモリア
クセス制御回路４と切換え回路５と比較レジスタ６と比
較回路７とエラーレジスタ８とが設けられている。なお
、各部のＲｆａは次の通りである。
主記憶装置（メモリ）であり、その他に、本発明の試験
方式を実施するため、診断モードレジスタ３とメモリア
クセス制御回路４と切換え回路５と比較レジスタ６と比
較回路７とエラーレジスタ８とが設けられている。なお
、各部のＲｆａは次の通りである。
診断モードレジスタ３；中央処理装置１の命令に基づき
Ｉ１０ボートからモードを設定する信号を受け、通常モ
ードと診断モードとを規定する機能。
Ｉ１０ボートからモードを設定する信号を受け、通常モ
ードと診断モードとを規定する機能。
メモリアクセス制御回路４；診断モードレジスタ３の状
態に応じ中央処理装置１からのアクセス要求に対して異
なる動作を行い、通常モードでは中央処理装置１から与
えられるアドレスに基づいて主記憶装置２の対応するア
ドレスに対してアクセスを行い、診断モードでは主記憶
装置２を一定容量単位のメモリブロックに分け、各メモ
リブロックに対し各メモリブロックの先頭からの相対ア
ドレスで同時にアクセスを行う機能。
態に応じ中央処理装置１からのアクセス要求に対して異
なる動作を行い、通常モードでは中央処理装置１から与
えられるアドレスに基づいて主記憶装置２の対応するア
ドレスに対してアクセスを行い、診断モードでは主記憶
装置２を一定容量単位のメモリブロックに分け、各メモ
リブロックに対し各メモリブロックの先頭からの相対ア
ドレスで同時にアクセスを行う機能。
切換え回路５；診断モードレジスタ３の状態に応じて異
なる動作を行い、通常モードでは主記憶装置２の入出力
データをデータバスと接続し、診断モードでは主記憶袋
Ｗ２の出力データをデータバスから分岐させて比較回路
７に与える機能。
なる動作を行い、通常モードでは主記憶装置２の入出力
データをデータバスと接続し、診断モードでは主記憶袋
Ｗ２の出力データをデータバスから分岐させて比較回路
７に与える機能。
比較レジスタ６；中央処理装置１のＩ１０ポートから与
えられる比較データを保持する機能。
えられる比較データを保持する機能。
比較回路７；切換え回路５から分岐した主記憶装置２の
出力データと比較レジスタ６に保持された比較データと
を比較して一致、不一致を判別する機能。
出力データと比較レジスタ６に保持された比較データと
を比較して一致、不一致を判別する機能。
エラーレジスタ８；比較回路７における比較で不一致が
あった場合にその旨を保持する機能。
あった場合にその旨を保持する機能。
以下、上記の実施例の動作を説明する。
電子計算機のシステム立ち上げ時、あるいはその他に主
記憶装置２の試験が必要となった場合、中央処理装置１
のＩ１０ボートから診断モードレジスタ３に対して診断
モードを設定する信号が与えられ、診断モードレジスタ
３は通常モードを示す状態から診断モードを示す状態に
変化する。メモリアクセス制御回路４は、通常モードの
場合は第２図に示すように中央処理装置１からのアクセ
ス要求に際し与えられるアドレスに対して主記憶’７１
ｊ２（メモリブロック２１〜２ｎ＞の対応するアドレス
部分に１対１でアクセスを行うが、診断モードの場合は
第３図に示すように一定容量単位（この実施例ではＩ
Ｍ ｂ ｙ ｔ ｅ ）のメモリブロック２１〜２ｎに
対して、各メモリブロック２１〜２ｎの先頭からの相対
アドレスで同時にアクセスを行えるようにする。
記憶装置２の試験が必要となった場合、中央処理装置１
のＩ１０ボートから診断モードレジスタ３に対して診断
モードを設定する信号が与えられ、診断モードレジスタ
３は通常モードを示す状態から診断モードを示す状態に
変化する。メモリアクセス制御回路４は、通常モードの
場合は第２図に示すように中央処理装置１からのアクセ
ス要求に際し与えられるアドレスに対して主記憶’７１
ｊ２（メモリブロック２１〜２ｎ＞の対応するアドレス
部分に１対１でアクセスを行うが、診断モードの場合は
第３図に示すように一定容量単位（この実施例ではＩ
Ｍ ｂ ｙ ｔ ｅ ）のメモリブロック２１〜２ｎに
対して、各メモリブロック２１〜２ｎの先頭からの相対
アドレスで同時にアクセスを行えるようにする。
この状態で中央処理装置１から主記憶装置２に対してテ
ストデータを書き込む要求が出され、メモリアクセス制
御回路４の動作により各メモリブロック２１〜２ｎに対
して書込みが行われる。第４図はアドレス０Ｈ（ｒＨ」
は１６進表示であることを示す、）にテストデータとし
て５５５５５５５５Ｈを書き込んだ状態を示しており、
１回の書込みの実行により各メモリブロック２１〜２ｎ
の先頭アドレスに５５５５５５５５Ｈが書き込まれる。
ストデータを書き込む要求が出され、メモリアクセス制
御回路４の動作により各メモリブロック２１〜２ｎに対
して書込みが行われる。第４図はアドレス０Ｈ（ｒＨ」
は１６進表示であることを示す、）にテストデータとし
て５５５５５５５５Ｈを書き込んだ状態を示しており、
１回の書込みの実行により各メモリブロック２１〜２ｎ
の先頭アドレスに５５５５５５５５Ｈが書き込まれる。
また、中央処理装置ＩのＩ１０ボートから比較レジスタ
６に対して比較データ、すなわち主記憶装置２のメモリ
ブロック２１〜２ｎに書き込んだテストデータが与えら
れ、比較レジスタ６に保持される。
６に対して比較データ、すなわち主記憶装置２のメモリ
ブロック２１〜２ｎに書き込んだテストデータが与えら
れ、比較レジスタ６に保持される。
次いで、中央処理装置１から主記憶装置２に対して既に
書き込んだテストデータを読み出す要求が出され、メモ
リアクセス制御回路４の動作により各メモリブロック２
１〜２ｎから読出しが行われる。主記憶装置２の出力デ
ータは切換え回路５を介して比較回路７へ導かれ、既に
比較レジスタ６に保持されている比較データと比較が行
われる。
書き込んだテストデータを読み出す要求が出され、メモ
リアクセス制御回路４の動作により各メモリブロック２
１〜２ｎから読出しが行われる。主記憶装置２の出力デ
ータは切換え回路５を介して比較回路７へ導かれ、既に
比較レジスタ６に保持されている比較データと比較が行
われる。
ここで、主記憶装置２の出力データは複数のメモリブロ
ック２１〜２ｎから同時に出力されることから、１ｂｙ
ｔｅのｂｉｔ数（例えば３２ｂｉｔ）、にメモリブロッ
ク数ｎを掛けた数だけ存在し、それらの各ｂｉｔにつき
比較回路７で比較が行われる。なお、通常モードにおい
て切換え回路５からデータバスに与えられる出力データ
は、各メモリブロック２１〜２ｎの出力データをワイア
ードオアしたものである。
ック２１〜２ｎから同時に出力されることから、１ｂｙ
ｔｅのｂｉｔ数（例えば３２ｂｉｔ）、にメモリブロッ
ク数ｎを掛けた数だけ存在し、それらの各ｂｉｔにつき
比較回路７で比較が行われる。なお、通常モードにおい
て切換え回路５からデータバスに与えられる出力データ
は、各メモリブロック２１〜２ｎの出力データをワイア
ードオアしたものである。
次いで、上記の比較の結果、不一致があるとエラーレジ
スタ８にその旨の情報が書き込まれ、その後に中央処理
装置１からＩ１０ボートを介して読み出され、主記憶装
置２に障害があるか否かが認識される。
スタ８にその旨の情報が書き込まれ、その後に中央処理
装置１からＩ１０ボートを介して読み出され、主記憶装
置２に障害があるか否かが認識される。
そして、上記の処理をメモリブロック２１〜２ｎ内の全
てのアドレス（上記の例では１Ｍｂｙｔｅ分）について
行うことにより、主記憶装置！ｆ２全体の試験が終了す
る。
てのアドレス（上記の例では１Ｍｂｙｔｅ分）について
行うことにより、主記憶装置！ｆ２全体の試験が終了す
る。
以上説明したように、本発明の主記憶装置の試験方式に
ありでは、診断モード時に主記憶装置を一定容量単位の
メモリブロックに分け、各メモリブロックに対し各メモ
リブロックの先頭からの相対アドレスで同時にアクセス
を行って試験を行うため、メモリブロックの分割数をｎ
とした場合、従来の全てのアドレスに順次アクセスする
場合と比較してアクセス回数が１／ｎとなり、試験に要
する時間を大幅に短縮できる効果がある。また、メモリ
容量が増加した場合、新たなメモリブロックとして設定
するようにすれば試験時間を一定に保つことができ、メ
モリ容量による試験時間の増加が起こらないという効果
もある。
ありでは、診断モード時に主記憶装置を一定容量単位の
メモリブロックに分け、各メモリブロックに対し各メモ
リブロックの先頭からの相対アドレスで同時にアクセス
を行って試験を行うため、メモリブロックの分割数をｎ
とした場合、従来の全てのアドレスに順次アクセスする
場合と比較してアクセス回数が１／ｎとなり、試験に要
する時間を大幅に短縮できる効果がある。また、メモリ
容量が増加した場合、新たなメモリブロックとして設定
するようにすれば試験時間を一定に保つことができ、メ
モリ容量による試験時間の増加が起こらないという効果
もある。
第１図は本発明の主記憶装置の試験方式の一実施例を示
す構成図、 第２図は第１図に示した実施例の通常モードにおけるア
ドレスと主記憶装置との対応図、第３図は第１図に示し
た実施例の診断モードにおけるアドレスと主記憶装置と
の対応図および、第４図は第１図に示した実施例の診断
モードにおけるテストデータの書込みの様子を示す図で
ある。 図において、 １・・・・・・・・・・・・・・・中央処理装置２・・
・・・・・・・・・・・・・主記憶装置（メモリ）２１
〜２ｎ・・・メモリブロック ３・・・・・・・・・・・・・・・診断モードレジスタ
４・・・・・・・・・・・・・・・メモリアクセス制御
回路５・・・・・・・・・・・・・・・切換え回路６・
・・・・・・・・・・・・・・比較レジスタ７・・・・
・・・・・・・・・・・比較回路８・・・・・・・・・
・・・・・・エラーレジスタ特許出願人 茨城日本電気
株式会社
す構成図、 第２図は第１図に示した実施例の通常モードにおけるア
ドレスと主記憶装置との対応図、第３図は第１図に示し
た実施例の診断モードにおけるアドレスと主記憶装置と
の対応図および、第４図は第１図に示した実施例の診断
モードにおけるテストデータの書込みの様子を示す図で
ある。 図において、 １・・・・・・・・・・・・・・・中央処理装置２・・
・・・・・・・・・・・・・主記憶装置（メモリ）２１
〜２ｎ・・・メモリブロック ３・・・・・・・・・・・・・・・診断モードレジスタ
４・・・・・・・・・・・・・・・メモリアクセス制御
回路５・・・・・・・・・・・・・・・切換え回路６・
・・・・・・・・・・・・・・比較レジスタ７・・・・
・・・・・・・・・・・比較回路８・・・・・・・・・
・・・・・・エラーレジスタ特許出願人 茨城日本電気
株式会社
Claims (1)
- 【特許請求の範囲】 電子計算機の主記憶装置の試験を行う方式において、 中央処理装置の命令に応じて通常モードと診断モードと
を規定する診断モードレジスタと、診断モード時に主記
憶装置を一定容量単位のメモリブロックに分け、中央処
理装置からのアクセス要求に応じて各メモリブロックに
対し各メモリブロックの先頭からの相対アドレスで同時
にアクセスを行うメモリアクセス制御回路と、 診断モード時に主記憶装置の出力データをデータバスか
ら分岐させる切換え回路と、 中央処理装置から与えられる比較データを保持する比較
レジスタと、 前記切換え回路から分岐した主記憶装置の出力データと
前記比較レジスタの比較データとを比較する比較回路と
、 前記比較回路で不一致があった場合にその旨を保持する
エラーレジスタとを備えたことを特徴とする主記憶装置
の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1086460A JPH02266450A (ja) | 1989-04-05 | 1989-04-05 | 主記憶装置の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1086460A JPH02266450A (ja) | 1989-04-05 | 1989-04-05 | 主記憶装置の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02266450A true JPH02266450A (ja) | 1990-10-31 |
Family
ID=13887563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1086460A Pending JPH02266450A (ja) | 1989-04-05 | 1989-04-05 | 主記憶装置の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02266450A (ja) |
-
1989
- 1989-04-05 JP JP1086460A patent/JPH02266450A/ja active Pending
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