JPH02264462A - Semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To obtain a memory device immune from deterioration in refresh by a method wherein an optical region inside a semiconductor substrate is shut off by the substrate and an insulating oxide film, and different bias potentials are applied to the semiconductor region and the substrate respectively. CONSTITUTION:An input protective circuit substrate 1b and a semiconductor substrate 1a are isolated from each other by an SiO2 film 11a, and moreover a second substrate bias VBB2 22 is applied to the P-type substrate 1b through the intermediary of an N<+> diffusion layer 12k. By this setup, while a substrate bias VBB1 21, which is a negative potential and comparatively low for reduction in current consumption, is applied to the semiconductor substrate 1a, a negative potential large enough to prevent injection due to the undershot input can be applied to the input protective circuit substrate 1b isolated by the SiO2 film 11a. By this constitution, a memory device can be obtained, which is low in power consumption, high in resistance to the undershot input, and immune from deterioration in refresh, without the modification of the transistor of an I/O transfer gate in size retaining the Vth or a high operational speed.

Description

【発明の詳細な説明】[Detailed description of the invention]

〔産業上の利用分野〕 この発明は、内部基板バイアス発生回路を内蔵した半導
体記憶装置において、半導体基板に与える基板バイアス
と、入力部、センスアンプのトランスファゲート部、メ
モリアレ４部の基板に与える基板バイアスが異なる半導
体記憶装置構造の形成に関するものである。 〔従来の技術〕 以下、従来の半導体装置の入力保護回路及びセンスアン
プ、メモリ七ル回路について項目を分けて説明する。 （Ａ）従来の半導体記憶装置の入力保護回路の囲路図を
第４図に示す。図において（１７）は外部入力、（１８
）は保護用抵抗、（１９）は保護用Ａ１ゲー））フンジ
スタ、（２０）は寄生的に形成されるｐｏｐ）フンジス
タで、コレクタには電源電圧Ｖｃｃ　（１５）、ベース
には半導体基板に印加される基板バイアスＶＢＢＩ（２
１）が印加される。（１６）はグランド電位Ｇ！ｉＤで
ある。第４図の回路を実際に半導体基板上に形成し、そ
の槓断面図を示したのが第５図である。第５図で（１５
）〜（１８）　、　　（２１）は第４図に示したものと
同等である。（１ｍ）はｐ−の半導体基板で、ｎ十拡散
領域（１２ｊ）を通じて、基板バイアスＷａｉｔ　（２
１）が印加されている＝　（ｌｉａ）〜（ｌｌｑ）　、
　（ｌｌｊ）はＴ３”ｔ−散領域（１２ｃ　）〜（１２
ｇ）を分離するための酸化膜ＳｉＯ２であり、また（１
４ａ）　、　（１４ｂ）は「拡散領域（以下ロウエルを
記す）であるｏｎ＋拡散領域（１２ｃ）　〜（１２ｑ）
はコラエル（１４ａ）、　（１４ｂ）を電源電圧Ｖｃａ
　（１５）に固定する。また（１３ａ）（１３ｂ）はＡ
１配線で酸化膜５ｉ０２　（ｌｌｃ）　（ｌｉｄ）と共
に、第４図の入力の保護用Ａ１ゲートフィールドトフン
ジスタ（１９）を構成している。通常、上記のように半
導体基板（ｌａ）にはグランド電位Ｇ　Ｎ　Ｄ　（１６
）に対し、負の基板バイアスＶＢＢＩ　（２１，）が印
加され、集積回路の高速化などが図られるようにしであ
る。入力保護回路の動作自体とこの発明とは関係ないの
で、ここでは省略する （Ｂ）第６図は従来の半導体記憶装置のセンスアンプ、
メモリセルアレイ回路の一部を示す回路図である。図に
おいて（３ｉ　ａ　）　＋　（３１ｂ　）はセンスアン
プ、（２ａ）（２ｃ）はビット線、（２ｂ）　、　　（
２ａ）は？７１線、ビット線（２ａ）、　　（２ａ）、
ビット線（２ｂ）、　　（２ｄ）の電位を出力アンプま
で伝達するためのＶＯ線（４ａ）及びめ線（４ｂ）はｒ
ｌｏ　）フンスフアゲ−）　（３ａ）、　（３ｂ）、　
（３ｃ）（３ｄ）を介してつながっている。Ｉｌｏ　）
フンスフアゲ−）　（３ａ）、　（３ｂ）　、　（３ｃ
）、　（３ｄ）のゲートにはビット線（３ａ）、　　（
３ｃ）及びビット線（３ｂ）、　　（３ｄ）による対を
選択するためのコラム（ｃｏｌｕｍｎ　％列ン選択信号
１（５ａ）、コラム選択信号２　（５ｂ）が入力され、
更に、ビット線（３ｇ）、　　（３ｃ）とメモリセルキ
ャノ（シタ（８ａ）（８ｂ）の間には、メモリセルトラ
ンスファゲート（７ａ）　＋　（７ｂ）が接続され、更
に、メモリセルトランスファゲート（７ａ）、　　（７
ｂ）のゲートにはメモリセルキャパシタ（８ａ　）　、
　　（８ｂ）のいずれかを選択するためのワード線１（
６）が接続されている。次に動作について説明する。通
常メモリセルキャパシタ（８ａ）のデータを読み出すと
き、ワード線１（６）が、ＬｏｗからＨｉｊｈ状態へと
立ち上がることで、メモリセルキャパシタ（８ａ）の蓄
積電荷がビット線（２ａ）に現われる。このときビット
線（２ｂ）側にもつながる（７ａ）。 （８ａ）の同じ構成のダミーメモリセル、トランスファ
ゲート、及びトランスファゲートのゲートにつながるダ
ミーワード線が立ち上がることでダミーセルのレベルも
「口線上に現われる。なおこのときはまたコラム選択信
号１　（５ａ）はＬｏｗ状態である。ビット、？ヲ］線
上にメモリセル（８ａ）及びダミーセルのレベルが現わ
れ、更に、センスアンプを活性化させることでビット、
ビットの電位Ｖべ〜は更に増幅されメモリセルのデータ
はＨｌｊｈあるいはＬｏｗ状態として、ビット線上に現
われる。仮にビット線のレベルが阻ｙｈであれば、ビッ
ト側はＬｏｗ状態となる。当然、逆の場合もある。この
ようにビット線（ｋ”／）線）の電位レベルが最終的に
確定した状態でコラム選択信号１　（５ａ）を立ち上げ
るとＬ１０トランスフアゲ−）　（３ａ）、　　（３ｂ
）を介してビット、ビットのレベルがＶＯ線（４ａ）、
力線（４ｂ）Ｋ伝達され、更にＩ１０線（４ａ）、Ｉｌ
ｏ　＃！　（＋ｂ）Ｏレベルが、更に続く、プリアンプ
、メインアンプそして、最終的な出力として外部に出て
行く。 （Ｃ）第９図は第６図のメモリセルキャパシタ（８ａ）
。 （８ｂ）、メモリセルトランスフアゲ−）　（７ａ）　
（７ｂ）、ワード線１（６）、ビット線（２ａ）、　（
２ａ）、ｒ７ゴ線（２ｂ）ｌ　　（２ｄ）について、半
導体基板（１ａ）上に形成した従来のデＶ−す形メモリ
セルの横断面図を示も図において（１ａ）はｐ型の半導
体基板、（１３）はＡ１ビット線、（１２ａ）、　（１
２ｂ）はｏ霊歌領域で、ポリシリコンで成るワード線（
１０ｂ）と共に第６図のメモリセルトランスファゲート
（７ａ）　＋　　（７ｂ）を構成している。 （１０ａ）、　（１０ｃ）を隣接するトランスファゲー
トのワード線である。 第９図ではメモリセルキャパシタ（８）はポリシリコン
で形成されるｉ極（９）、更に酸化膜５ｉ０２　（１１
）、ｎ＋拡散領域（１２ｂ）で形成されるｎ”　−８１
０２−ポリシリコンなる構成のキャパシタンスによって
その働きを示す、第７図は第６図に示すＩｌｏ　）フン
スフアゲ−）　（３ａ）〜（３ｄ）の構成を示す横断面
図である。図においてｒｌＯｄ）はグー）　、（ｌ１ｇ
）は酸化膜８１０２、（１２ｈ）、　（１２１）はＤ十
拡散領域、（１ａ）は半導体基板である。 第７図に示すようにＩｌｏ、・トランスファゲート（３
ａ）〜（３ｄ）は半導体基板（１Ｂ）上に形成された酸
化ＩＩＩＩ　８１０２　（１１０、ｒｓ＋拡散領域（１
２ｈ）、　（１２１）グー）　（１０ｄ）より成る電界
効果形トツン′ジスタ（ｌＩｉＯＳトヲンジスタ）とな
っている。[Industrial Application Field] The present invention relates to a semiconductor memory device with a built-in internal substrate bias generation circuit, in which the substrate bias applied to the semiconductor substrate and the substrate bias applied to the input section, the transfer gate section of the sense amplifier, and the substrate of the memory array 4 section are applied. The present invention relates to the formation of semiconductor memory device structures with different biases. [Prior Art] Hereinafter, an input protection circuit, a sense amplifier, and a memory circuit of a conventional semiconductor device will be explained separately. (A) A circuit diagram of an input protection circuit of a conventional semiconductor memory device is shown in FIG. In the figure, (17) is an external input, (18
) is a protective resistor, (19) is a protective A1 game)) fungistor, (20) is a parasitically formed pop) fungistor, the collector is the power supply voltage Vcc (15), and the base is the voltage applied to the semiconductor substrate. The substrate bias VBBI (2
1) is applied. (16) is the ground potential G! It is iD. The circuit shown in FIG. 4 was actually formed on a semiconductor substrate, and FIG. 5 shows a cross-sectional view of the circuit. In Figure 5 (15
) to (18) and (21) are equivalent to those shown in FIG. (1m) is a p- semiconductor substrate, and the substrate bias Wait (2
1) is applied = (lia) ~ (llq),
(llj) is T3''t-dispersed region (12c) ~ (12
g) is an oxide film SiO2 for separating (1
4a) and (14b) are "on+diffusion regions (12c) to (12q) which are diffusion regions (hereinafter referred to as rowels)"
is the power supply voltage Vca for Corael (14a) and (14b)
(15). Also, (13a) and (13b) are A
Together with the oxide film 5i02 (llc) (lid), one wiring constitutes the input protection A1 gate field transistor (19) shown in FIG. Normally, as mentioned above, the semiconductor substrate (la) has a ground potential GND (16
), a negative substrate bias VBBI (21,) is applied to increase the speed of the integrated circuit. The operation of the input protection circuit itself is not related to this invention, so it will be omitted here. (B) FIG. 6 shows a sense amplifier of a conventional semiconductor memory device.
FIG. 2 is a circuit diagram showing part of a memory cell array circuit. In the figure, (3ia) + (31b) is a sense amplifier, (2a) (2c) are bit lines, (2b), (
What about 2a)? 71 line, bit line (2a), (2a),
The VO line (4a) and wire (4b) for transmitting the potential of the bit lines (2b) and (2d) to the output amplifier are r
(lo) Hunsfuage-) (3a), (3b),
They are connected via (3c) and (3d). Ilo)
(3a), (3b), (3c
), (3d) have bit lines (3a), (
Column selection signal 1 (5a) and column selection signal 2 (5b) for selecting a pair by bit lines (3c) and bit lines (3b) and (3d) are input,
Furthermore, memory cell transfer gates (7a) + (7b) are connected between the bit lines (3g) and (3c) and the memory cell capacitors (8a and 8b), and furthermore, the memory cell transfer gates ( 7a), (7
The gate of b) has a memory cell capacitor (8a),
(8b) Word line 1 (
6) is connected. Next, the operation will be explained. Normally, when reading data from the memory cell capacitor (8a), the word line 1 (6) rises from a Low state to a Hijh state, so that the accumulated charge in the memory cell capacitor (8a) appears on the bit line (2a). At this time, it is also connected to the bit line (2b) side (7a). When the dummy memory cell with the same configuration as in (8a), the transfer gate, and the dummy word line connected to the gate of the transfer gate rise, the level of the dummy cell also appears on the line.In addition, at this time, the column selection signal 1 (5a) is in a Low state.The levels of the memory cell (8a) and dummy cell appear on the bit, ?w] line, and further, by activating the sense amplifier, the bit,
The bit potential Vbe~ is further amplified and the data of the memory cell appears on the bit line as Hljh or Low state. If the level of the bit line is yh, the bit side becomes a Low state. Of course, the opposite is also true. In this way, when the column selection signal 1 (5a) is raised with the potential level of the bit line (k''/) line) finally determined, the L10 transfer gate (3a), (3b
) through the bit, the level of the bit is VO line (4a),
Line of force (4b) K is transmitted, and further I10 line (4a), Il
o#! The (+b) O level continues through the preamplifier, main amplifier, and finally goes out to the outside as the output. (C) Figure 9 shows the memory cell capacitor (8a) in Figure 6.
. (8b), memory cell transfer) (7a)
(7b), word line 1 (6), bit line (2a), (
2a), r7 line (2b) l (2d) shows a cross-sectional view of a conventional V-shaped memory cell formed on a semiconductor substrate (1a). In the figure, (1a) is a p-type semiconductor. board, (13) is the A1 bit line, (12a), (1
2b) is the o-reika area, and the word line made of polysilicon (
Together with 10b), they constitute the memory cell transfer gate (7a) + (7b) in FIG. (10a) and (10c) are word lines of adjacent transfer gates. In FIG. 9, the memory cell capacitor (8) has an i-pole (9) formed of polysilicon, and an oxide film 5i02 (11
), n”-81 formed by n+ diffusion region (12b)
FIG. 7 is a cross-sectional view showing the structure of FIG. 6 (3a) to (3d). In the figure, rlOd) is Goo), (l1g
) is an oxide film 8102, (12h) is a D1 diffusion region, and (1a) is a semiconductor substrate. As shown in FIG. 7, Ilo, transfer gate (3
a) to (3d) are III oxide 8102 (110, rs+ diffusion regions (1) formed on a semiconductor substrate (1B)).
2h), (121)) and (10d).

【発明が解決しようとする課題】[Problem to be solved by the invention]

以下、従来の技術で述べた項目別に述べる。 （Ａ）入力保護回路について 従来の入力保護回路は第５図のように構成されているの
で、ｐ型の半導体基板（１ａ）に印加されている基板バ
イアスＶＢＢ１（２１）を例えば−１ｖとしたときに、
外部入力（１７）に印加される信号のアンダシュートが
−１（Ｖ）−Ｖｒ〜）、（ただし、Ｖｆはｒ十拡散領域
（１２ｅ）とｐ型の半導体基板（１ａ）で形成されるｐ
ｎダイオードの順方向ターンオン電圧とする）を越えた
とき、半導体基板（１ａ）からｎ十拡散領域（１２ｅ）
を介して、更に外部入力（１７）側へと電流が流れ、そ
の方向とは逆向きに、半導体基板（ｌａ　）側へと電子
の注入が発生する。こうして半導体基板（１ａ）へと注
入された電子は第９図に示すようなメモリセルキャパシ
タ（８）領域へと拡散して行き、メモリセルキャパシタ
（８）に蓄積された情報を破壊したりする問題がある。 更にこのような問題に対処するために、基板バイアスＶ
ｅｓｌ（２１）のレベルを負側に大きくすることも考え
られるが、このとき半導体基板（１８）上に形成される
回路ノードのｒ十拡散領域（１２ｂ）とｐ型の半導体基
板（ｌａ）によって構成される寄生ＩＸＩダイケートの
逆方向リーク電流が大きくなり、ひいては、半導体集積
回路のスタンドバイ時や、動作時の電源電流を大きくす
るなどの問題を生ずる。 （Ｂ）センスアンプ、メモリセルアレイ回路について第
６図において、ビットＭｌ　（２ａ）、　（２ａ）及び
？７１線（２ｂ）、　（２ａ）電位をＶＯ線（４ａ）、
０勺線（４ｂ）に伝えるｖｏ　トランスフアゲ−）　＜
３ａ）　＋　（３ｂ）　＋　（３ｃ）　１（３ｄ）のし
きい値電圧ｖｔｈにアンバランスがあると、すなわちビ
ット線（３ａ）、　　（３ｃ）、ビット線（３ｂ）、　
　（３ｄ）につながる例えばＩｌｏ　）フンスフアゲー
ト（３ａ）　、　（３ｂ）のしきい値電圧ｖｔｈにアン
バランスがあった場合、更にその上、センスアンプ（３
１ａ）の動作が完全に終了して、ビット線（３ａ）、　
　（３ｃ）、ビット線（３ｂ）　。 （３ｄ）のレベルが確定していない状顔で、コラム選択
信号１　（５ｍ）が立ち上がるとビット線（３ａ）、　
　（３ａ）？７１線（３ｂ）　、　　（３ａ）のレベル
がＩ１０線（４ａ）、久’ｈｂ）に伝わる際、センスア
ンプ（３１ａ）、　（３１ｂ）の誤動作につながり、更
に、データの反転が起り、間違ったデータがＩ１０線（
４ａ）、面線（４ｂ）上に現われる。このような不良症
状を呈する半導体記憶装置について第８因は基板バイア
スＶｅＢ＋　（２１）を負側に大きくして行く程電源電
圧Ｖｃａ　（１５）の下限方向の動作マージンが拡がる
ことを示している。これはＩＶＢＲＩ　Ｉを大きくする
ことで第７図のように構成されている工１０トランスフ
ァゲートのしきい値電圧ｖｔｈが大きくなり、（基板バ
イアス変調効果）、ビット１ｍ　（３ａ）、　　（３ｃ
）、？ヲ］線（３ｂ）　、　　（３ｄ）と、■１０線（
４ａ）、め線（４ｂ）とをつなぐタイミングが遅れるこ
とでセンスアンプ（３１ａｅ　＋　（３１ｂ）が正常動
作ビット線（３ａ）　（３ｃ）、ビット＃ｉ　（３ｂ）
　（３ｄ）のレベルが正しく確定してから、そのデータ
をンＯ１ｍ　（４ａ）列線（４ｂ）に伝えることが可能
になったための効果であるうしかし、このように基板バ
イアスＶ＋ｕｓ＋　（２１）を負側に大きくすることは
先に述べたように１回路の各ノードで形成される寄生Ｉ
ＸＩダイオードの逆方向リーク電流を大きくし、電源電
流の増大、メモリセルキャパシタ（８ａ）、　　（８ｂ
）の蓄積電荷の保持時間（リフレッシュ時間）の減少を
来たしてしまう問題点がある。また、第７図のＩｌｏ　
）フンスフアゲートのグー）（１０ｄ）の長さを大きく
したりしてに１０　）ランスファゲートしきい値電圧Ｖ
ｔｈを上げるなどの方法もあるが、弊害として、外部か
らのデータ書き込みに要する時間が増大し、正常に書き
込みができなくなったりするなどの問題点があった。 （Ｃ）従来のプレーナ形メモリセルについて。第９図に
おいてｐ型の半導体基板（ｌａ）に印加される基板バイ
アスＶａｓｔ　（２１）が負側に大きい場合、メモリセ
ルキャパシタ（８）領域の部分に形成されるｎ十拡散領
域１（１２ｂ）とｐ型の半導体基板（ｌａ）の寄生ｐｎ
ダイオードのｐ側に負の電圧が掛かることになりよって
メモリセルキャパシタ（８）に蓄積された電荷が消失し
、メモリセルキャバＶり（８）の蓄積電荷の保持時間（
リフレッシュ時間）の減少につながるなどの問題点があ
った。 この発明は上記のような問題点を解決するためになされ
たもので下記の事項を達成できる半導体記憶装置を得る
ことを目的とする。 （Ａ）入力保護回路については、 外部入力のアンダシュートが大きい場合でも、消費電流
をそれほど大きくすることなく、電子のインジェクショ
ンを防止できること。 （Ｂ）センスアンプ、メモリセルアレイ回路については Ｌｌｏ　）ランスファゲートのしきい値電圧ｖｔｈのパ
フツキがあってもトランジスタサイズの変更をすること
なしに正常のデータ読み出し、書き込みのできること。 （Ｃ）プレーナ型メモリセルについてはメモリセルのリ
フレッシュ時間の減少を防止できること。 ［課題を解決するための手段〕 この発明に係る半導体記憶装置は、入力のアンダークニ
ートによる電子のインジェクション防止Ｉ１０　）フン
スフアゲートのしきい値電圧ｖｔｈの／＜２７１ＰＫ！
る誤動作、メモリセルキャパシタノリフレッシュ時間の
減少防止を達成するために、複数の基板バイアスを半導
体基板の各々の領域にそれぞれ印加するようにしたもの
である。 〔作用〕 この発明に係る半導体記憶装置は、入力のアンダシュー
トによ゛る電子のインジェクション、カドランスファゲ
ートのしきい値電圧ｖｔｈのバフツキによる誤動作、メ
モリセルキヤバＶりのリフレッシュ時間の減少防止を達
成できる。 〔実施例〕 以下、この発明に係る半導体集積回路装置の一実施例を
図について説明する。第１図は入力保護回路の構成を示
す横断面図、第２図はＩｌｏ　）フンスフアゲートの構
成を示す横断面図、第３図はブレーナ形メモリセルの構
成を示す横断面図である。 図において（ｌａ）　、　（１１）　、　（ｌｌａ）〜
（ｌｌｆ）　、　（１２ｄ）　〜（１２ｊ）　、　（１
３ａ）　、　（１３ｂ）　、　（１４ａ）　、　（１４
ｂ）　、　（１５）　〜（１８）は第４図及び第５図の
従来例に示したものと同等である。（１ｂ）は基板、（
１２ａ　）　〜（１２ｃ　）　、　（１２ｋ）　〜（１
２＋ｎ）はり十拡散領域、（２２）は基板バイア　”　
ＶＢＢ！、（４０）は酸化膜ＳｉＯ２である。第１図の
回路が従来例の第５図と相違する点は、入力保護回路の
基板（１ｂ）と半導体基板（ｌａ）とを酸化Ｍ！　５ｉ
Ｏｚ（ｌｌａ）で分離し、更１１Ｃ−ｐｍｆ）基板（ｌ
ｂ）にはり÷拡散領域（１２ｋ）を介して第２の基板バ
イアスＶＢＦ＋２　（２２）を印加したことが特徴であ
る。これによって半導体基板（ｌａ　）には、消１Ｉｔ
ＩＥ流低減のため比較的小さい負電位の基板バイアスＶ
ＢＢＩ　（２１）を印加しておき、さらに、酸化膜５１
ｏ２（ｌｌａ）によって分離した入力保護回路部の基板
（Ｉｂ）には入力のアンダシュートによるインジェクシ
ョンが起こらない程度の大きい負電位を印加することが
できる。 こういう構成をとることで従来のように半導体基板全体
の基板バイアスを大きくし、消費電流の増大を招くとい
う問題がなくなる。 また第２図においてもＴＪ’Ｏ）フンスフアゲート部の
基板（ｌｂ）とその他の半導体基板（１ａ）を酸化膜ｓ
ｔａｇ　（４０）で分離し半導体基板（１ａ）に与える
基板バイアスＶＢ！１１　（２１）と、基板（ｌｂ）Ｋ
ａ別Ｍ統（Ｆｌ［／（イアスＶａｓｔ　（２２）を印加
しているのが特徴でＬｌｏ　）フンスフアゲートのトラ
ンジスタのしきい値電圧ｖｔｈのバフツキなども、基板
（Ｉｂ）のみの基板バイアスｌｎｕ　（２２）を任意に
調整してやる仁とで、Ｌ１０トツンスファゲートのトラ
ンジスタのゲート長、ゲート幅などのパラメータを変更
することなく、基板バイアス変調効果で、データの読み
出し、書き込みの際の誤動作を防止できる。 第３因はメモリセル部の基板（１ｂ）と半導体基板（ｌ
ａ）を酸化膜８１０２　（４０）で分離し、上記同様基
板バイア　スＶＲＢＩ　（２１）、基板バイアス’ｊＢ
Ｂｚ　（２２＞の２系統を印加できるようにしたもので
ある。この場合、高速化などのために、周辺回路部の回
路ノードの接合容量を小さくするため基板バイアスＶＢ
８１　（２１）、基板バイアスＶＢＢ２　（２２）はで
きるだけ負に大きくしないが、メモリセル部については
その影響で寄生ダイオードの逆方向リーク、リフレッシ
ュ時間の低下へもつながるが、この発明によれば、メモ
リセル部のみ、基板バイアスＶＢＢＳ　（２１）　、基
板バイアスＶａａｚ　（２２）を小さくできるので、リ
フレッシュの低下などの問題は解消できる。 なお、上記実施例では絶縁膜として酸化膜ＳｉＯ２を使
用するものを示したが、絶＆！膜としてＳｉ３Ｎ４ある
いは高抵抗ポリシリコンであっても同様の効果を奏する
。 〔発明の効果］ 以上のように、この発明によれば内部基板バイアス発生
回路を備えた半導体記憶装置において、低消費電力、か
つ入力のアンダシュートに強い、あるいはし′０トヲン
ス７アゲートのトヲンジスタの寸法を変更することなく
、その、しきい値電圧Ｖｔｈ、あるいは高速化を維持し
つつ、リフレッシュの低下しない半導体記憶装置を実現
できる。Hereinafter, each item described in the related art will be described. (A) Regarding the input protection circuit Since the conventional input protection circuit is configured as shown in Fig. 5, the substrate bias VBB1 (21) applied to the p-type semiconductor substrate (1a) is set to, for example, -1V. sometimes,
The undershoot of the signal applied to the external input (17) is -1 (V) - Vr ~), (where Vf is r + p formed by the diffusion region (12e) and the p-type semiconductor substrate (1a)
n+ diffusion region (12e) from the semiconductor substrate (1a).
A current further flows to the external input (17) side through the current, and electrons are injected into the semiconductor substrate (la) side in the opposite direction. The electrons thus injected into the semiconductor substrate (1a) diffuse into the memory cell capacitor (8) region as shown in FIG. 9, destroying the information stored in the memory cell capacitor (8). There's a problem. Furthermore, in order to deal with such problems, the substrate bias V
It is also possible to increase the level of esl (21) to the negative side, but in this case, the r1 diffusion region (12b) of the circuit node formed on the semiconductor substrate (18) and the p-type semiconductor substrate (la) The reverse leakage current of the parasitic IXI dicate increases, which in turn causes problems such as increasing the power supply current during standby or operation of the semiconductor integrated circuit. (B) Sense amplifier and memory cell array circuit In FIG. 6, bits Ml (2a), (2a) and ? 71 line (2b), (2a) potential to VO line (4a),
VO transfer to the 0 line (4b) <
3a) + (3b) + (3c) If there is an imbalance in the threshold voltage vth of 1 (3d), that is, bit lines (3a), (3c), bit lines (3b),
For example, if there is an imbalance in the threshold voltage vth of the sense amplifier (3a) and (3b) connected to (3d),
After the operation of 1a) is completely completed, the bit line (3a),
(3c), bit line (3b). When the column selection signal 1 (5m) rises while the level of bit line (3d) is not determined, bit line (3a)
(3a)? When the level of the 71 line (3b), (3a) is transmitted to the I10 line (4a), (31b), it will lead to malfunction of the sense amplifier (31a), (31b), and furthermore, data will be inverted, causing incorrect The data is on the I10 line (
4a), appears on the surface line (4b). Regarding the semiconductor memory device exhibiting such defective symptoms, the eighth factor indicates that as the substrate bias VeB+ (21) is increased to the negative side, the operating margin in the lower limit direction of the power supply voltage Vca (15) becomes wider. This is because by increasing IVBRI I, the threshold voltage vth of the transfer gate configured as shown in FIG.
),? wo] lines (3b), (3d) and ■10 line (
4a), bit line (4b) is delayed, so the sense amplifier (31ae + (31b)) does not operate normally. Bit line (3a) (3c), bit #i (3b)
This effect is due to the fact that after the level of (3d) is correctly determined, it is possible to transmit that data to the column line (4a) (4b).However, in this way, the substrate bias V+us+ (21) As mentioned earlier, increasing the negative side reduces the parasitic I formed at each node of one circuit.
Increasing the reverse leakage current of the XI diode, increasing the power supply current, memory cell capacitor (8a), (8b
) has the problem of reducing the retention time (refresh time) of the accumulated charges. Also, Ilo in Figure 7
) Transfer gate threshold voltage V by increasing the length of (10d)
Although there are methods such as increasing th, the disadvantage is that the time required to write data from the outside increases, making it impossible to write data normally. (C) Regarding conventional planar memory cells. In FIG. 9, when the substrate bias Vast (21) applied to the p-type semiconductor substrate (la) is large in the negative side, the n+ diffusion region 1 (12b) formed in the memory cell capacitor (8) region and the parasitic pn of the p-type semiconductor substrate (la)
As a negative voltage is applied to the p-side of the diode, the charge accumulated in the memory cell capacitor (8) disappears, and the retention time of the accumulated charge in the memory cell capacitor (8) increases (
There were problems such as a decrease in refresh time (refresh time). The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to obtain a semiconductor memory device that can achieve the following matters. (A) Regarding the input protection circuit, it must be able to prevent electron injection without significantly increasing current consumption even when the undershoot of the external input is large. (B) Regarding the sense amplifier and memory cell array circuit, Llo) Even if there is a fluctuation in the threshold voltage vth of the transfer gate, normal data reading and writing can be performed without changing the transistor size. (C) For planar memory cells, it is possible to prevent a decrease in memory cell refresh time. [Means for Solving the Problems] A semiconductor memory device according to the present invention prevents electron injection due to input undercoating.
In order to prevent malfunctions and decreases in memory cell capacitor refresh time, a plurality of substrate biases are applied to each region of the semiconductor substrate. [Operation] The semiconductor memory device according to the present invention can prevent electron injection due to input undershoot, malfunctions due to buffing of the threshold voltage vth of the quadratic transfer gate, and reduction in refresh time due to memory cell cap Vth. . [Embodiment] Hereinafter, an embodiment of a semiconductor integrated circuit device according to the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view showing the structure of an input protection circuit, FIG. 2 is a cross-sectional view showing the structure of an Ilo) chain gate, and FIG. 3 is a cross-sectional view showing the structure of a Brainer type memory cell. In the figure (la), (11), (lla)~
(llf) , (12d) ~ (12j) , (1
3a), (13b), (14a), (14
b), (15) to (18) are equivalent to those shown in the conventional example of FIGS. 4 and 5. (1b) is the substrate, (
12a) ~(12c), (12k) ~(1
2+n) beam diffusion area, (22) is substrate via ”
VBB! , (40) is an oxide film SiO2. The circuit of FIG. 1 is different from the conventional example shown in FIG. 5 in that the substrate (1b) of the input protection circuit and the semiconductor substrate (la) are oxidized by M! 5i
Oz (lla) and further 11C-pmf) substrate (l
b) is characterized in that a second substrate bias VBF+2 (22) is applied via the beam/diffusion region (12k). As a result, the semiconductor substrate (la) has 1It
Relatively small negative potential substrate bias V to reduce IE current
BBI (21) is applied, and then the oxide film 51 is
A negative potential large enough to prevent injection due to input undershoot can be applied to the substrate (Ib) of the input protection circuit separated by o2 (lla). By adopting this configuration, the conventional problem of increasing the substrate bias of the entire semiconductor substrate and causing an increase in current consumption is eliminated. In addition, in FIG.
Substrate bias VB applied to the semiconductor substrate (1a) separated by tag (40)! 11 (21) and substrate (lb) K
The buffiness of the threshold voltage vth of the transistor in the a-separate M system (Fl[/(Ias Vast (22) is applied, Llo), etc., is also caused by the substrate bias lnu of the substrate (Ib) only. (22) can be arbitrarily adjusted to prevent malfunctions during data reading and writing using the substrate bias modulation effect without changing parameters such as the gate length and gate width of the L10 transfer gate transistor. The third factor is the difference between the substrate (1b) and the semiconductor substrate (l) of the memory cell section.
a) is separated by an oxide film 8102 (40), and the substrate bias VRBI (21) and substrate bias 'jB are set as above.
Bz (22>) can be applied to two systems.In this case, in order to increase the speed, etc., the substrate bias VB is applied to reduce the junction capacitance of the circuit node in the peripheral circuit section.
81 (21), the substrate bias VBB2 (22) should not be made as negative as possible, but in the memory cell section, this may lead to reverse leakage of parasitic diodes and a reduction in refresh time. Since the substrate bias VBBS (21) and the substrate bias Vaaz (22) can be reduced only in the cell portion, problems such as a decrease in refresh rate can be solved. Incidentally, in the above embodiment, an oxide film SiO2 is used as the insulating film, but it is not necessary! Similar effects can be obtained even if the film is Si3N4 or high-resistance polysilicon. [Effects of the Invention] As described above, according to the present invention, in a semiconductor memory device equipped with an internal substrate bias generation circuit, a semiconductor memory device with low power consumption and strong resistance to input undershoot, or a transistor of 0 to 7 agate It is possible to realize a semiconductor memory device in which the refresh performance does not deteriorate while maintaining the threshold voltage Vth or the increase in speed without changing the dimensions.

【図面の簡単な説明】[Brief explanation of drawings]

第１図ないし第３図はこの発明に係る半導体集積回路装
置の半導体記憶装置の一実施例に関するもので、第１図
は入力保護回路の構成を示す横断面図、第２図はＩｌｏ
　）フンスフアゲートの構成を示す横断面図、第３図は
デＶ−す形メモリセルの構成を示す横断面図である。第
４図ないし第９図は従来の半導体記憶装置に係るもので
、第４図は入力保護回路の回路図、第５図は第４図の回
路を構成した半導体基板の横断面図、第６図はセンスア
ンプ、メモリセルアレイ回路の一部を示す回路図、第７
図はＩｌｏ　）フンスフアゲートの構成を示す横断面図
、第８図は基板バイアスＶＢＢＩと電源電圧Ｖｃｃとの
関係を示すグラフ、第９図はブレーナ形メモリセルの横
断面図である。 図において、（１ａ）は半導体基板、（１ｂ）は基板、
（１１）　、　（ｌｌａ）〜（ｌｉ）　、　（４０）は
酸化膜５ｉ０２、（１２ａ　）　〜（１２ｍ）はｔ拡散
領域、（１３ａ）　、　（１３ｂ）はＡ１配線、（１４
ａ）。 （１４ｂ）はＤ−拡散領域、（１５）は電源電圧Ｖｃｃ
、（１６）はグランド電位ＧＮＤ、（１７）は外部入力
、（１８）は保護用抵抗、（２１）は基板バイアスマＢ
ＲＩ　、　（２２）は基板バイアスＶＢＢ　２である。 なお、図中、同一符号は同一、又は相当部分を示す。1 to 3 relate to an embodiment of a semiconductor memory device of a semiconductor integrated circuit device according to the present invention, in which FIG. 1 is a cross-sectional view showing the configuration of an input protection circuit, and FIG.
) FIG. 3 is a cross-sectional view showing the structure of a square gate, and FIG. 3 is a cross-sectional view showing the structure of a V-shaped memory cell. 4 to 9 relate to a conventional semiconductor memory device, in which FIG. 4 is a circuit diagram of an input protection circuit, FIG. 5 is a cross-sectional view of a semiconductor substrate constituting the circuit of FIG. 4, and FIG. The figure is a circuit diagram showing part of the sense amplifier and memory cell array circuit.
FIG. 8 is a graph showing the relationship between substrate bias VBBI and power supply voltage Vcc, and FIG. 9 is a cross-sectional view of a Brainer type memory cell. In the figure, (1a) is a semiconductor substrate, (1b) is a substrate,
(11), (lla) to (li), (40) are oxide film 5i02, (12a) to (12m) are t diffusion regions, (13a), (13b) are A1 wiring, (14
a). (14b) is the D-diffusion region, (15) is the power supply voltage Vcc
, (16) is the ground potential GND, (17) is the external input, (18) is the protective resistor, (21) is the substrate bias master B
RI, (22) is the substrate bias VBB2. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] （１）半導体集積回路装置において、上記装置を形成す
る半導体基板と上記半導体基板内の任意の半導体領域は
、上記半導体基板と、ＳｉＯ＿２なる絶縁酸化膜によつ
て電気的にしゃ断され、上記任意の半導体領域と上記半
導体基板には異なる電位のバイアス電位が印加されてい
ることを特徴とする半導体集積回路装置。(1) In a semiconductor integrated circuit device, the semiconductor substrate forming the device and any semiconductor region within the semiconductor substrate are electrically isolated from each other by the semiconductor substrate and an insulating oxide film made of SiO_2, A semiconductor integrated circuit device, wherein bias potentials of different potentials are applied to a semiconductor region and the semiconductor substrate.