JPH02264296A - Driving circuit for display device - Google Patents
Driving circuit for display deviceInfo
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は表示装置のための駆動回路に関し、特に、振幅
変調駆動方式によって階調表示を行うことができる表示
装置のための駆動回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a drive circuit for a display device, and more particularly to a drive circuit for a display device that can perform gradation display using an amplitude modulation drive method.
以下ではマトリクス型液晶表示装置を表示装置の例にと
って説明を行うが、本発明は他の種類の表示装置、例え
ばＥＬ（エレクトロルミネッセンス）表示装置、プラズ
マデイスプレィ等のための駆動回路にも適用可能である
。Although a matrix type liquid crystal display device will be explained below as an example of a display device, the present invention can also be applied to drive circuits for other types of display devices, such as EL (electroluminescence) display devices, plasma displays, etc. It is.
（従来の技術）
第５図に従来のマトリクス型液晶表示装置の−例を模式
的に示す。第８図のマトリクス型液晶表示装置は、絵素
電極を駆動するためのスイッチング素子としてＴ Ｆ
Ｔ （Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を
用いたものである。ＴＰＴ液晶パネルｌＯＯは、互いに
平行に配設されたｎ本（番号０〜ｎ−１）の走査電極１
０１と走査電極１０１に直交して互いに平行に配設され
たｍ本（番号０〜ｍ−１）の信号電極１０２とを備えて
いる。走査電極１０１と信号電極１０２との各交点に近
接して、絵素電極１０３を駆動するためのＴＦＴ１０４
が設けられている。１本の走査電極１０１に対応するｍ
個の絵素電極１０３によって１本の水平走査線が構成さ
れている。(Prior Art) FIG. 5 schematically shows an example of a conventional matrix type liquid crystal display device. The matrix type liquid crystal display device shown in FIG. 8 uses T F as a switching element for driving picture element electrodes.
T (Thin Film Transistor) is used. The TPT liquid crystal panel lOO has n scanning electrodes 1 (numbered from 0 to n-1) arranged parallel to each other.
01 and m signal electrodes 102 (numbered from 0 to m-1) arranged in parallel to each other and perpendicular to the scanning electrode 101. A TFT 104 for driving the picture element electrode 103 is provided near each intersection of the scanning electrode 101 and the signal electrode 102.
is provided. m corresponding to one scanning electrode 101
Each picture element electrode 103 constitutes one horizontal scanning line.
ＴＦＴ液晶パネル１００はソースドライバ２００及びゲ
ートドライバ３００を含む駆動回路によって駆動される
。ソースドライバ２００及びゲートドライバ３００はＴ
ＦＴパネル１００の信号電極１０２及び走査電極１０１
にそれぞれ接続されている。ソースドライバ２００は、
入力されるアナログ画像信号或は映像信号をサンプル、
ホールドし、信号電極１０２に供給する。他方、ゲート
ドライバ３００は走査電極１０１に順次に走査パルスを
出力する。ゲートドライバ３００及びソースドライバ２
００に入力されるクロック等の制御信号はコントロール
回路４００から与えられる。The TFT liquid crystal panel 100 is driven by a drive circuit including a source driver 200 and a gate driver 300. The source driver 200 and gate driver 300 are T
Signal electrode 102 and scanning electrode 101 of FT panel 100
are connected to each. The source driver 200 is
Sample the input analog image signal or video signal,
The signal is held and supplied to the signal electrode 102. On the other hand, the gate driver 300 sequentially outputs scan pulses to the scan electrodes 101. Gate driver 300 and source driver 2
A control signal such as a clock input to 00 is given from a control circuit 400.
第６図を参照してソースドライバ２００について詳細に
説明する。ソースドライバ２００は、シフトレジスタ２
１０１ サンプルホールド回路２２０及び出力バッファ
２３０を備えている。シフトレジスタ２１０では、コン
トロール回路４００から入力されるシフトパルスがシフ
トクロックに従ってシフトされ、ラインＢ１、Ｂ２、・
・・ Ｂｌ、・・・Ｂ、に順次にサンプリングパルスが
出力される。これに伴ってサンプルホールド回路２２０
のアナログスイッチＡＳＷＩ（１）、・−ＡＳＷＩ（ｉ
）、・・・Ａ Ｓ Ｗ １ （ｍ）が順次に導通状態に
なり、サンプリングコンデンサ２２１が入力アナログ画
像信号の瞬時振幅ｖ （１，ｊ）にまで順次に充電され
る。ここで、■（１，ｊ）は、ＴＰＴパネル１００の１
番目の信号電極と１番目の走査電極との交点に対応する
絵素電極１０３に書き込まれるべきアナログ画像信号の
瞬時振幅である。このようにして１水平走査期間の画像
信号がサンプルホールド回路２２０によってサンプリン
グされた後、出力用パルスＯＥが入力され、画像信号が
サンプリングコンデンサ２２１からホールドコンデンサ
２２２に移される。ホールドコンデンサ２２２によって
保持された画像信号は出力バッファ２３０を介して信号
電極１０２に出力される。The source driver 200 will be explained in detail with reference to FIG. The source driver 200 includes a shift register 2
101 includes a sample hold circuit 220 and an output buffer 230. In the shift register 210, the shift pulse input from the control circuit 400 is shifted according to the shift clock, and the shift pulses are shifted to lines B1, B2, .
. . . Sampling pulses are sequentially output to Bl, . . . B. Along with this, the sample hold circuit 220
analog switches ASWI(1), -ASWI(i
), . . . A S W 1 (m) sequentially become conductive, and the sampling capacitor 221 is sequentially charged to the instantaneous amplitude v (1, j) of the input analog image signal. Here, ■(1,j) is 1 of the TPT panel 100
This is the instantaneous amplitude of the analog image signal to be written to the picture element electrode 103 corresponding to the intersection of the th signal electrode and the first scanning electrode. After the image signal for one horizontal scanning period is sampled by the sample and hold circuit 220 in this manner, the output pulse OE is input, and the image signal is transferred from the sampling capacitor 221 to the hold capacitor 222. The image signal held by the hold capacitor 222 is output to the signal electrode 102 via the output buffer 230.
第７図にソースドライバ２００に於ける入出力信号の波
形の概略を示す。第７図に於いて、Ｖ（Ｃ９ＰＬ（１）
）、ｖ（ＣＭ（ｉ））及びｖｓ（ｔ）は、１番目のサン
プリングコンデンサ２２１の電圧、１番目のホールドコ
ンデンサ２２２の電圧及び１番目の出力バッファ２３０
の出力電圧をそれぞれ示している。FIG. 7 schematically shows waveforms of input and output signals in the source driver 200. In Figure 7, V(C9PL(1)
), v(CM(i)) and vs(t) are the voltage of the first sampling capacitor 221, the voltage of the first hold capacitor 222, and the first output buffer 230.
shows the output voltage of each.
（発明が解決しようとする課題）
上述したようないわゆるアナログ画像信号サンプリング
方式の駆動回路には、ＴＰＴ液晶パネル１００等の表示
パネルの大容量化、高精細化を進める上で次のようない
くつかの問題があることが明らかになっている。(Problems to be Solved by the Invention) The drive circuit of the so-called analog image signal sampling method as described above has the following problems in order to increase the capacity and increase the definition of display panels such as the TPT liquid crystal panel 100. It has become clear that there is a problem.
（１）アナログ画像信号の振幅をサンプリングする駆動
回路では、サンプリングされる画像信号振幅Ｖ（１，ｊ
）の精度は、アナログスイッチＡＳＷＩ（＋）の導通時
のオン抵抗ＲＯＮとサンプリングコンデンサ２２１の容
量Ｃ３ＰＬとで定まる時定数によって決定されるので、
サンプリングによって画像信号の周波数帯域が狭められ
ることのないように上記時定数を選択する必要がある。(1) In a drive circuit that samples the amplitude of an analog image signal, the sampled image signal amplitude V(1,j
) is determined by the time constant determined by the on-resistance RON when the analog switch ASWI(+) is turned on and the capacitance C3PL of the sampling capacitor 221.
It is necessary to select the above-mentioned time constant so that the frequency band of the image signal is not narrowed by sampling.
即ち、入力アナログ画像信号の周波数特性に於いて信号
レベルが３ｄＢ低下する周波数をｆ （−３ｄＢ） Ｈ
ｚとすれば、次式の条件が満足されなければならない。In other words, the frequency at which the signal level decreases by 3 dB in the frequency characteristics of the input analog image signal is f (-3 dB) H
If z, then the following condition must be satisfied.
２、２ｘ ＲｏｓＸ ＣＳＰＬ
ところで、表示パネル（ＴＦＴ液晶パネル１００）の大
容量化、高精細化に伴って入力画像信号の周波数帯域は
広くなりつつあり、従って高速のサンプリングが要求さ
れ、上式を満たすために低ＲＯＭ及び小Ｃ３ＰＬが要求
される。2, 2x RosX CSPL By the way, as the display panel (TFT liquid crystal panel 100) becomes larger in capacity and has higher definition, the frequency band of the input image signal is becoming wider. Therefore, high-speed sampling is required, and the above formula is satisfied. Therefore, low ROM and small C3PL are required.
トコ口が、ｏＥパルスによってサンプリングコンデンサ
２２１の電荷がホールドコンデンサ２２２に配分される
ことにより、容ｊｌ ＣＨのホールドコンデンサ２２２
の電圧は、
Ｃ５ｐＬ（ｉ）
＜ ｖ （ｉ、Ｄ
となり、 Ｃｌ４（ｉ）＜＜Ｃ５ｐｔ（ｉ）のとき、
ｖ （Ｃｎ（ｉ））＋ ｖ （１，ｊ）である。従っ
て、サンプリングコンデンサ２２１からホールドコンデ
ンサ２２２への電荷配分による振幅減衰を極力小さくす
るためには、容ｆｉｃｓｐＬの小容量化には限界がある
。また、オン抵抗ＲＯＭ並びに容量ＣＳＰＬ及びＣＨの
製造上のばらつきに起因する入出力直線性の劣化や不揃
いを抑制するためにも、容量ＣＳＰＬをあまり小さくす
ることはできない。このようにサンプリングコンデンサ
２２１の小容量化には限界があり、入力画像信号の周波
数帯域を大幅に広げることは困難である。By distributing the charge of the sampling capacitor 221 to the hold capacitor 222 by the oE pulse, the hold capacitor 222 of the capacity jl CH
The voltage of C5pL(i) < v (i, D, and when Cl4(i)<<C5pt(i),
v(Cn(i))+v(1,j). Therefore, in order to minimize the amplitude attenuation due to charge distribution from the sampling capacitor 221 to the hold capacitor 222, there is a limit to how small the capacitance ficspL can be. Furthermore, in order to suppress deterioration and irregularities in input/output linearity due to manufacturing variations in the on-resistance ROM and the capacitances CSPL and CH, the capacitance CSPL cannot be made too small. As described above, there is a limit to reducing the capacitance of the sampling capacitor 221, and it is difficult to significantly widen the frequency band of the input image signal.
このことが表示パネルの大容量化の妨げとなっていた。This has been an obstacle to increasing the capacity of display panels.
（２）アナログ画像信号は、第９図に示すようにパスラ
インを介してソースドライバ２００に供給されるが、表
示パネルの大容量化、高精細化に伴って画像信号の周波
数帯域が広くなると共にパスラインの配線容量が大きく
なる。従って画像信号を供給する回路の側で広帯域電力
増幅器が必要とされ、コストアップ等の要因となる。(2) The analog image signal is supplied to the source driver 200 via a pass line as shown in FIG. 9, but the frequency band of the image signal becomes wider as display panels become larger in capacity and higher in definition. At the same time, the wiring capacitance of the pass line increases. Therefore, a wideband power amplifier is required on the side of the circuit that supplies the image signal, which causes an increase in costs.
（３）Ｒ，Ｇ及びＢビデオ信号を必要とするカラー画像
表示に於けるように複数のアナログ画像信号供給用パス
ラインが設けられる場合には、表示パネルの大、容量化
、高精細化に伴い、上述の広帯域電力増幅器に対して、
複数の画像信号間に位相差がなく、しかも振幅特性及び
周波数特性にばらつきの生じない極めて高い品質が要求
される。(3) When multiple path lines are provided for supplying analog image signals, such as in color image display requiring R, G, and B video signals, it is necessary to increase the size, capacity, and resolution of the display panel. Accordingly, for the above-mentioned wideband power amplifier,
Extremely high quality is required, with no phase difference between a plurality of image signals and with no variations in amplitude and frequency characteristics.
（４）マ） ＩＪクス型表示装置に於ける駆動回路では
、ＣＲＴへの表示の場合とは異なり、クロックに従って
アナログ画像信号をサンプリングし、マトリクス状に配
列された絵素に表示を行うのであるが、パスラインに於
ける遅延を含む駆動回路内の遅延が避けられないことか
ら、アナログ画像信号に対するサンプリング位置の精度
を確保することが非常に困難である。特に、画像信号と
表示絵素のアドレスとの間の関係が明確に定まりている
コンビニータグラフィックスをマトリクス型表示装置に
表示する場合には、原理的にはコンビ二一夕で作成され
た画像を完全に表示パネル上に再現できるはずであるに
も拘らず、駆動システム内で生じる遅延及び周波数特性
の劣化に起因する画像の表示位置のずれ、画像のにじみ
等は、従来のアナログ画像信号サンプリング方式の駆動
回路では避けることができない。(4) Ma) Unlike the case of display on a CRT, the drive circuit in an IJ type display device samples an analog image signal according to a clock and displays it on picture elements arranged in a matrix. However, since delays in the drive circuit, including delays in the pass lines, are unavoidable, it is very difficult to ensure the accuracy of the sampling position for the analog image signal. In particular, when displaying combinatorial graphics in which the relationship between image signals and display pixel addresses is clearly determined on a matrix display device, in principle the image created by combinatorial graphics is Although it should be possible to completely reproduce the image on the display panel, the shift in the display position of the image and the blurring of the image due to delays and deterioration of frequency characteristics that occur within the drive system cannot be achieved using conventional analog image signal sampling. This cannot be avoided in the drive circuit of this method.
本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、上述したアナログ画像信号サ
ンプリング方式の表示システムの欠点を解消することが
できる表示装置のための駆動回路を提供することにある
。The present invention was made in view of the current situation, and
The object thereof is to provide a drive circuit for a display device that can eliminate the drawbacks of the above-mentioned analog image signal sampling type display system.
（課題を解決するための手段）
本発明の表示装置のための駆動回路は、並行する複数の
信号電極が設けられた表示ユニットを有する駆動回路で
あって、デジタル画像信号を所定の複数レベルの直流電
圧信号の何れかに変換し、該直流電圧信号を該信号電極
に送出する信号電極駆動手段を備えており、そのことに
より上記目的が達成される。(Means for Solving the Problems) A drive circuit for a display device of the present invention is a drive circuit having a display unit provided with a plurality of parallel signal electrodes, and which converts digital image signals into predetermined levels. A signal electrode driving means is provided for converting the DC voltage signal into any one of the DC voltage signals and sending the DC voltage signal to the signal electrode, thereby achieving the above object.
また、本発明の表示装置のための駆動回路に於いては、
前記信号電極駆動手段が、前記入力デジタル画像信号が
格納されるデジタル画像信号記憶回路、該デジタル画像
信号記憶回路に格納されたデジタル画像信号の情報をデ
コードするデータデコーダ回路、レベルが異なった複数
の直流電圧信号を出力する直流電圧信号出力手段、及び
該データデコーダ回路の出力に応じて該複数の直流電圧
信号の何れかを選択的に該信号電極に送出する選択手段
を備えるようにしてもよい。Furthermore, in the drive circuit for the display device of the present invention,
The signal electrode driving means includes a digital image signal storage circuit in which the input digital image signal is stored, a data decoder circuit that decodes information of the digital image signal stored in the digital image signal storage circuit, and a plurality of signals having different levels. It may also include a DC voltage signal output means for outputting a DC voltage signal, and a selection means for selectively sending out any one of the plurality of DC voltage signals to the signal electrode according to the output of the data decoder circuit. .
また、前記デジタル画像信号記憶回路は少なくとも１水
平走査分の前記入力デジタル画像信号を格納することも
できる。Further, the digital image signal storage circuit can also store the input digital image signal for at least one horizontal scan.
（実施例） 本発明を実施例について以下に説明する。(Example) The invention will now be described with reference to examples.
第１図に本発明の一実施例を用いたマトリクス型液晶表
示装置の一例を模式的に示す。ＴＰＴ液晶パネル１００
上に表示を行うための駆動回路は、ソースドライバ２、
ゲートドライバ３００及びコントロール回路４を備えて
いる。ゲートドライバ３００は第５図に示した従来のも
のと実質的に同様の構成を有している。ソースドライバ
２は、入力されるデジタル画像信号又は映像信号をデジ
タル−アナログ変換して振幅変調されたアナログ信号を
得て、そのアナログ信号をＴＦＴ液晶パネル１００の信
号電極１０２に送出するものであり、アップダウンカウ
ンタ及びデコーダ回路２０． デジタルデータメモリ
３０、データデコーダ回路４０、レベルシフタ回路６０
並びにＤ／Ａ変換出力回路５０を備えている。ソースド
ライバ２の動作に必要な各種信号は、コントロール回路
４から供給される。FIG. 1 schematically shows an example of a matrix type liquid crystal display device using an embodiment of the present invention. TPT liquid crystal panel 100
The drive circuit for displaying on the top includes a source driver 2,
It includes a gate driver 300 and a control circuit 4. Gate driver 300 has substantially the same configuration as the conventional one shown in FIG. The source driver 2 performs digital-to-analog conversion of the input digital image signal or video signal to obtain an amplitude-modulated analog signal, and sends the analog signal to the signal electrode 102 of the TFT liquid crystal panel 100. Up-down counter and decoder circuit 20. Digital data memory 30, data decoder circuit 40, level shifter circuit 60
It also includes a D/A conversion output circuit 50. Various signals necessary for the operation of the source driver 2 are supplied from the control circuit 4.
第２図にソースドライバ２をより詳細に示す。FIG. 2 shows the source driver 2 in more detail.
第２図に示す例はカラー表示を行うためのものであり、
Ｒ，Ｇ及びＢ画像信号がそれぞれ４ビツトのデータＲ１
１＝Ｒ３、Ｇａ−Ｇ３、及びＢｌｌ〜Ｂ３で表現されて
いる。アップダウンカウンタ及びデコーダ回路２０は、
アップダウンカウンタ２１とデコーダ２２とを有してい
る。アップダウンカウンタ２１には、増加方向のカウン
ト又は減少方向のカウントを指定するためのＵ／Ｄ信号
並びにカウント動作をさせるためのクロックＣＫが入力
されている。アップダウンカウンタ２１の出力はデコー
ダ２２によってデコードされる。アップダウンカウンタ
及ヒデコーダ回路２ｏをシフトレジスタで構成すること
も可能である。The example shown in Figure 2 is for color display;
R, G, and B image signals are each 4-bit data R1
1=R3, Ga-G3, and Bll to B3. The up/down counter and decoder circuit 20 includes:
It has an up/down counter 21 and a decoder 22. The up/down counter 21 receives a U/D signal for designating an increasing or decreasing count, and a clock CK for performing a counting operation. The output of the up/down counter 21 is decoded by a decoder 22. It is also possible to configure the up/down counter and decoder circuit 2o with a shift register.
入力されるデジタル画像信号に含まれるＲ信号（Ｒａ〜
Ｒｓ）、Ｇ信号（Ｇ６−Ｇ３）及びＢ信号（８８〜Ｂ３
）は、−旦、ラッチ３１．３２及び３３にそれぞれラッ
チされた後、デコーダ２２の出力に従って、デジタルデ
ータメモリ３ｏを構成するＲメモリ３４、Ｇメモリ３５
及びＢメモリ３６内の対応する記憶ユニットにそれぞれ
格納される。R signal (Ra~
Rs), G signal (G6-G3) and B signal (88-B3
) are latched by the latches 31, 32 and 33, respectively, and then the R memory 34 and the G memory 35 forming the digital data memory 3o are output according to the output of the decoder 22.
and stored in corresponding storage units in the B memory 36, respectively.
１水平走査期間に亙るデジタル画像信号がデジタルデー
タメモリ３０に格納された後、ラッチストローブ信号Ｌ
Ｓの入力により、デジタルデータメモリ３０内のデータ
がデータデコーダ回路４０に並列に与えられる。データ
デコーダ回路４０の出力はレベルシフタ６０を介してＤ
／Ａ変換出力回路５０に与えられる。Ｄ／Ａ変換出力回
路５０には、それぞれレベルが異なっている（１６段階
）の直流電圧信号Ｖａ〜ＶＩ５が直流電圧発生回路（不
図示）から与えられている。本実施例では、電圧信号の
レベルは信号Ｖ１６から信号ｖｌ！Ｉに向かって順に高
くなるようにされている。After the digital image signals for one horizontal scanning period are stored in the digital data memory 30, the latch strobe signal L
The input of S provides the data in the digital data memory 30 to the data decoder circuit 40 in parallel. The output of the data decoder circuit 40 is passed through the level shifter 60 to
/A conversion output circuit 50. The D/A conversion output circuit 50 is supplied with DC voltage signals Va to VI5 having different levels (16 levels) from a DC voltage generation circuit (not shown). In this embodiment, the voltage signal levels range from signal V16 to signal vl! It is made to become higher in order toward I.
データデコーダ回路４０とＤ／Ａ変換出力回路５０との
間のＲ信号を処理する系のブロック図を第３図に示す。A block diagram of a system for processing the R signal between the data decoder circuit 40 and the D/A conversion output circuit 50 is shown in FIG.
データデコーダ回路４０には、Ｒメモリ３４からＲ信号
Ｒｅ（１）〜Ｒ３（ｉ）が入力される４ビツトのラッチ
回路４１、及びデコーダ４２が設けられている。Ｒ信号
Ｒａ（ｉ）〜Ｒｓ（ｉ）はラッチストローブ信号ＬＳに
応じてラッチ回路４１にラッチされ、デコーダ４２によ
ってデコードされる。デコーダ４２の各反転出力端子０
−１５の出力はＲｉ号Ｒｅ（ｉ）〜Ｒ３（ｉ）の内容に
応じてその内の１個がＬレベルとなり、他はＨレベルと
なり（例えば、出力端子３がＬレベルとなる）、レベル
シフタ回路６０中のレベルシフタ６１１１〜６１１５に
よってそれぞれレベル変換される。１本実施例の場合、
アップダウンカウンタ回路２０． デジタルデータメ
モリ３０及びデータデコーダ回路４ｏは、ＶＣＣ＝ ５
Ｖ、 Ｖｓｓ＝ ＯＶの電源電圧で動作する論理回
路であるが、ＴＰＴ液晶パネル１００等の表示パネルを
駆動するためには、通常、論理回路の電源電圧より高い
電圧が必要とされるので、上述のようなレベル変換が必
要となる。The data decoder circuit 40 is provided with a 4-bit latch circuit 41 to which R signals Re(1) to R3(i) are input from the R memory 34, and a decoder 42. R signals Ra(i) to Rs(i) are latched by the latch circuit 41 according to the latch strobe signal LS, and decoded by the decoder 42. Each inverted output terminal 0 of the decoder 42
Depending on the contents of Ri No. Re(i) to R3(i), one of the outputs of -15 becomes L level, the others become H level (for example, output terminal 3 becomes L level), and the level shifter Level shifters 6111 to 6115 in circuit 60 perform level conversion, respectively. In the case of one embodiment,
Up/down counter circuit 20. The digital data memory 30 and the data decoder circuit 4o have VCC=5.
Although this is a logic circuit that operates with a power supply voltage of V, Vss = OV, in order to drive a display panel such as the TPT liquid crystal panel 100, a voltage higher than the power supply voltage of the logic circuit is normally required. A level conversion like this is required.
Ｄ／Ａ変換出力回路５０では、与えられている直流電圧
信号Ｖｇ〜ＶＩ５と出力端との間にアナログゲー）ＡＧ
ｓ〜ＡＧ、５がそれぞれ設けられている。In the D/A conversion output circuit 50, an analog game (AG) is connected between the applied DC voltage signals Vg to VI5 and the output terminal.
s to AG, 5 are provided, respectively.
アナログゲー）ＡＧ９〜ＡＧ、６には、レベルシフタ６
１ｆ１〜６１１５の反転出力がそれぞれ印加されており
、この印加電圧がＨレベルの時に導通状態となる。デコ
ーダ４２の例えば端子３の出力がＬレベルであると、レ
ベルシフタ６１３の出力がＨレベルとなり、アナログゲ
ートＡＧ３が導通し、４番目のレベルを有する直流電圧
信号■３がＲ信号として信号電極１０２に送出される。Analog game) AG9 to AG, 6 has level shifter 6
Inverted outputs of 1f1 to 1f1 to 6115 are applied, respectively, and the transistors become conductive when the applied voltages are at H level. For example, when the output of the terminal 3 of the decoder 42 is at the L level, the output of the level shifter 613 becomes the H level, the analog gate AG3 becomes conductive, and the DC voltage signal 3 having the fourth level is sent to the signal electrode 102 as an R signal. Sent out.
各信号電極１０２に対応するデコーダ回路４０、レベル
シフタ回路６０及びＤ／Ａ変換出力回路５０の各部分が
、並行して上述したように動作する。Each portion of the decoder circuit 40, level shifter circuit 60, and D/A conversion output circuit 50 corresponding to each signal electrode 102 operates in parallel as described above.
第４図に上述の表示駆動タイミングの概略を示す。第４
図に示す例では、Ｒ信号、Ｇ信号及びＢ信号として、１
番目の水平走査に於いては直流電圧信号ｖ３、ｖ５及び
ｖ６が、Ｊ＋１番目の水平走査に於いては直流電圧信号
ＶＩＢ％ ＶＩ２及びＶ１４がそれぞれ選択されている
。本実施例では画像信号のＤ／Ａ変換に要する時間は実
質的にはデコーダ４２によるデコードのための時間だけ
となる。従って、Ｄ／Ａ変換に要する時間はきわめて短
い。また、本実施例のように、デジタルデータメモリ３
０が１水平走査分の画像信号を格納する場合には、画像
信号が入力された水平走査期間の次の水平走査期間をフ
ルに利用してＤ／Ａ変換すればよい。FIG. 4 shows an outline of the above-mentioned display drive timing. Fourth
In the example shown in the figure, 1
In the th horizontal scan, the DC voltage signals v3, v5, and v6 are selected, and in the J+1th horizontal scan, the DC voltage signals VIB% VI2 and V14 are selected, respectively. In this embodiment, the time required for D/A conversion of the image signal is substantially only the time required for decoding by the decoder 42. Therefore, the time required for D/A conversion is extremely short. In addition, as in this embodiment, the digital data memory 3
In the case where an image signal corresponding to one horizontal scan of 0 is stored, D/A conversion may be performed by fully utilizing the horizontal scanning period following the horizontal scanning period in which the image signal was input.
従って、入力画像信号のデジタルデータメモリ３０への
格納は高速に行う必要゛があるが、Ｄ／Ａ変換は比較的
低速で行うことができる。Therefore, although it is necessary to store the input image signal in the digital data memory 30 at high speed, D/A conversion can be performed at relatively low speed.
また、ＴＰＴ液晶パネル１００等の表示パネルは、印加
される電圧に直流成分が含まれていると劣化が早まるの
で、表示パネルに印加される電圧信号Ｖ、〜ＶＩＳは、
所定水平走査期間が経過する毎に極性が交互に変化する
ようにして劣化を防止するようにしてもよい。In addition, a display panel such as the TPT liquid crystal panel 100 will deteriorate more quickly if the applied voltage contains a DC component, so the voltage signal V, ~VIS applied to the display panel is
The polarity may be alternately changed every time a predetermined horizontal scanning period elapses to prevent deterioration.
（発明の効果）
本発明によれば、従来のアナログ画像信号サンプリング
方式の駆動回路の様々な課題を解決することができる表
示装置のための駆動回路が提供される。(Effects of the Invention) According to the present invention, there is provided a drive circuit for a display device that can solve various problems of conventional analog image signal sampling type drive circuits.
本発明の駆動回路では、デジタル化された画像信号が記
憶され、転送される。従って、アナログ画像信号サンプ
リング方式の駆動回路で問題となっていたサンプリング
時定数に起因する画像信号の周波数特性の劣化を回避す
ることができる。また、サンプリングコンデンサとホー
ルドコンデンサとの間での電荷配分による振幅減衰も生
じない。In the drive circuit of the present invention, digitized image signals are stored and transferred. Therefore, it is possible to avoid deterioration of the frequency characteristics of the image signal due to the sampling time constant, which has been a problem in drive circuits using the analog image signal sampling method. Further, amplitude attenuation due to charge distribution between the sampling capacitor and the hold capacitor does not occur.
更に、駆動回路の構成要素の回路定数のばらつきによる
遅延時間等のばらつきも生じない。Furthermore, variations in delay time and the like due to variations in circuit constants of the components of the drive circuit do not occur.
本発明の駆動回路は処理の大半をデジタル信号に対して
行う。このため、回路内の各部の動作を確実に同期させ
ることができ局。従って、回路内で生じる遅延等による
画像の表示位置のずれ、画像のにじみ等を抑制すること
が可能となり、画像の表示精度及び表示品位が大幅に向
上する。このことは、特に、高精細画像情報の忠実な表
示に大きな効果を発揮するので、コンビコータグラフィ
ックスの表示も正確に行われる。The drive circuit of the present invention performs most of its processing on digital signals. Therefore, the operations of each part in the circuit can be reliably synchronized. Therefore, it becomes possible to suppress the shift in the display position of the image, the blurring of the image, etc. due to delays occurring in the circuit, and the display accuracy and display quality of the image are significantly improved. This is particularly effective in faithfully displaying high-definition image information, so that combicoater graphics can also be displayed accurately.
本発明の駆動回路は、表示パネルの大容量化には、基本
的に、入力デジタル画像信号を記憶する記憶回路を構成
する論理回路の高速化によって対処することができる。The drive circuit of the present invention can basically cope with the increase in the capacity of the display panel by increasing the speed of the logic circuit that constitutes the storage circuit that stores the input digital image signal.
本発明の駆動回路の画像信号記憶回路は少なくと６１水
平走査分の画像信号を記憶することができるので、記憶
されたデジタル画像信号のＤ／Ａ変換は、次の水平走査
期間を利用して比較的低速で行うことができる。このこ
とは、駆動回路のコストダウンに資すると共に、表示精
度等の向上にも寄与する。Since the image signal storage circuit of the drive circuit of the present invention can store image signals for at least 61 horizontal scans, D/A conversion of the stored digital image signal is performed using the next horizontal scan period. This can be done relatively slowly. This not only contributes to reducing the cost of the drive circuit, but also contributes to improving display accuracy and the like.
４、 の な！ 日
第１図は本発明の一実施例を用いたマトリクス型液晶表
示装置の概略ブロック図、第２図はその実施例のソース
ドライバのブロック図、第３図はその実施例のデータデ
コーダ回路、レベルシフタ及びＤ／Ａ比較変換出力回路
の要部を示す図、第４図はその実施例の動作を示すタイ
ミングチャート、第５図は従来の駆動回路を用いたマト
リクス型液晶表示装置の一例の概略ブロック図、第６図
は第５図の表示装置のソースドライバの回路図、第７図
は第６図のソースドライバの動作を示すタイミングチャ
、−トである。4. Don't worry! 1 is a schematic block diagram of a matrix type liquid crystal display device using an embodiment of the present invention, FIG. 2 is a block diagram of a source driver of the embodiment, and FIG. 3 is a data decoder circuit of the embodiment. A diagram showing the main parts of a level shifter and a D/A comparison conversion output circuit, FIG. 4 is a timing chart showing the operation of the embodiment, and FIG. 5 is an outline of an example of a matrix type liquid crystal display device using a conventional drive circuit. 6 is a block diagram of the source driver of the display device of FIG. 5, and FIG. 7 is a timing chart showing the operation of the source driver of FIG. 6.
２・・・ソースドライバ、２ｏ・・・アップダウンカウ
ンタ及びデコーダ回路、２１・・・アップダウンカウン
タ、２２・・・デコーダ、３ｏ・・・デジタルデータメ
モリ、３１〜３３・・・ラッチ、３４・・・Ｒメモリ、
３５・・・Ｇメモリ、３６・・・Ｂメモ１ハ ３４１
・・・記憶ユニット、４０・・・Ｄ／Ａ比較変換出力回
路、４１・・・ラッチ回路、４２・・・デコーダ、６０
・・・レベルシフタ回路、６１ｅ〜６１１ｓ・・・レベ
ルシフタ、ｌＯＯ・・・ＴＰＴ液晶パネル、１０１・・
・走査電極、１０２・・・信号電極、１０３・・・絵素
電極、１０４・・・Ｔ Ｆ Ｔ。2... Source driver, 2o... Up/down counter and decoder circuit, 21... Up/down counter, 22... Decoder, 3o... Digital data memory, 31-33... Latch, 34...・・R memory,
35...G memory, 36...B memo 1c 341
...Storage unit, 40...D/A comparison conversion output circuit, 41...Latch circuit, 42...Decoder, 60
...Level shifter circuit, 61e-611s...Level shifter, lOO...TPT liquid crystal panel, 101...
- Scanning electrode, 102... Signal electrode, 103... Picture element electrode, 104... T F T.
３００・・・ゲートドライバ、ＡＧａ〜Ａ Ｇ １１５
・・・アナログゲート。300...Gate driver, AGa~AG115
...analog gate.
以 上that's all
Claims (1)
を有する表示装置のための駆動回路であって、 デジタル画像信号を所定の複数レベルの直流電圧信号の
何れかに変換し、該直流電圧信号を該信号電極に送出す
る信号電極駆動手段を備えている表示装置のための駆動
回路。 ２、前記信号電極駆動手段が、 前記入力デジタル画像信号が格納されるデジタル画像信
号記憶回路、 該デジタル画像信号記憶回路に格納されたデジタル画像
信号の情報をデコードするデータデコーダ回路、 レベルが異なった複数の直流電圧信号を出力する直流電
圧信号出力手段、及び 該データデコーダ回路の出力に応じて該複数の直流電圧
信号の何れかを選択的に該信号電極に送出する選択手段 を備えている請求項１に記載の表示装置のための駆動回
路。 ３、前記デジタル画像信号記憶回路が少なくとも１水平
走査分の前記入力デジタル画像信号を格納する請求項２
に記載の表示装置のための駆動回路。[Claims] 1. A drive circuit for a display device having a display unit provided with a plurality of parallel signal electrodes, which converts a digital image signal into any one of a plurality of predetermined levels of DC voltage signals. and a signal electrode driving means for sending the DC voltage signal to the signal electrode. 2. The signal electrode driving means includes: a digital image signal storage circuit in which the input digital image signal is stored; a data decoder circuit that decodes information of the digital image signal stored in the digital image signal storage circuit; A claim comprising DC voltage signal output means for outputting a plurality of DC voltage signals, and selection means for selectively sending out any one of the plurality of DC voltage signals to the signal electrode according to the output of the data decoder circuit. A drive circuit for the display device according to item 1. 3. Claim 2, wherein the digital image signal storage circuit stores the input digital image signal for at least one horizontal scan.
A drive circuit for the display device described in .
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085526A JP2520169B2 (en) | 1989-04-04 | 1989-04-04 | Driving circuit for display device |
| EP90303540A EP0391655B1 (en) | 1989-04-04 | 1990-04-03 | A drive device for driving a matrix-type LCD apparatus |
| DE69020036T DE69020036T2 (en) | 1989-04-04 | 1990-04-03 | Control circuit for a matrix display device with liquid crystals. |
| KR1019900004631A KR940000254B1 (en) | 1989-04-04 | 1990-04-04 | Device for driving lcd apparatus of matrix type |
| US07/944,025 US5414443A (en) | 1989-04-04 | 1992-09-11 | Drive device for driving a matrix-type LCD apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085526A JP2520169B2 (en) | 1989-04-04 | 1989-04-04 | Driving circuit for display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264296A true JPH02264296A (en) | 1990-10-29 |
| JP2520169B2 JP2520169B2 (en) | 1996-07-31 |
Family
ID=13861341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085526A Expired - Lifetime JP2520169B2 (en) | 1989-04-04 | 1989-04-04 | Driving circuit for display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520169B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731264B2 (en) | 1994-09-30 | 2004-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit for display device |
| JP2009187024A (en) * | 2001-10-03 | 2009-08-20 | Nec Corp | Display device and semiconductor device |
Citations (1)
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| JPS61103199A (en) * | 1984-10-26 | 1986-05-21 | 旭硝子株式会社 | Image display unit |
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1989
- 1989-04-04 JP JP1085526A patent/JP2520169B2/en not_active Expired - Lifetime
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| US7432905B2 (en) | 1994-09-30 | 2008-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit for display device |
| JP2009187024A (en) * | 2001-10-03 | 2009-08-20 | Nec Corp | Display device and semiconductor device |
| US8035132B2 (en) | 2001-10-03 | 2011-10-11 | Nec Corporation | Display device and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2520169B2 (en) | 1996-07-31 |
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