JPH0226078A - Electronic interference device - Google Patents
Electronic interference deviceInfo
- Publication number
- JPH0226078A JPH0226078A JP17523988A JP17523988A JPH0226078A JP H0226078 A JPH0226078 A JP H0226078A JP 17523988 A JP17523988 A JP 17523988A JP 17523988 A JP17523988 A JP 17523988A JP H0226078 A JPH0226078 A JP H0226078A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gaas
- substrate
- superlattice
- vertical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 150000001875 compounds Chemical class 0.000 claims abstract description 11
- 239000000969 carrier Substances 0.000 claims description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 45
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract 1
- 238000000151 deposition Methods 0.000 abstract 1
- 238000007738 vacuum evaporation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 125000005842 heteroatom Chemical group 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 241000272522 Anas Species 0.000 description 1
- 101000960224 Clarkia breweri (Iso)eugenol O-methyltransferase Proteins 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 240000002329 Inga feuillei Species 0.000 description 1
- 229920006172 Tetrafluoroethylene propylene Polymers 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
- H01L29/158—Structures without potential periodicity in a direction perpendicular to a major surface of the substrate, i.e. vertical direction, e.g. lateral superlattices, lateral surface superlattices [LSS]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野１
本発明は、電子干渉素子に関し、特にトンネル効果を利
用したブレーナ型負性抵抗素子または電界効果トランジ
スタとして動作させるのに好適なる３端子素子に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Field of Application 1) The present invention relates to an electronic interference device, and particularly to a three-terminal device suitable for operating as a Brenna-type negative resistance device or a field effect transistor using the tunnel effect. It is something.
［従来の技術］
この種従来の電子干渉素子の動作原理は１９７０年、Ｅ
ｓａｋｉ らによって提案されたもので良く知られてい
る（Ｅｓａｋｉ ａｎｄ Ｔｓｕ、 Ｉ Ｂ Ｍ Ｊ、
Ｒｅｓ。[Prior art] The operating principle of this type of conventional electronic interference device was developed in 1970 by E.
It is well known as the one proposed by Esaki et al. (Esaki and Tsu, I B M J,
Res.
Ｄｅｖ＝１ｏｐ、１４ （１９７０） ６１）。Dev=1op, 14 (1970) 61).
その構造を第５図に示す。ここで、ＧａＡｓ層ｌとＡｕ
Ａｓ層２とが、それぞれ１〜５０ｎＩ１１の厚さで、ｎ
“−ＧａＡｓ基板３上に、数十層にわたって交互に積み
重ねられている。この積層構造は一般に超格子と呼ばれ
ている。この超格子に、電極４を介してｎ”−ＧａＡｓ
基板３と垂直方向に電流（電子）を流す・ようになって
いる。Its structure is shown in FIG. Here, GaAs layer l and Au
As layer 2 has a thickness of 1 to 50 nI11, respectively, and n
Several tens of layers are stacked alternately on the "-GaAs substrate 3. This laminated structure is generally called a superlattice. On this superlattice, the n"-GaAs
Current (electrons) is made to flow in a direction perpendicular to the substrate 3.
この超格子の伝導体のエネルギーバンド図を第６図に示
す。第６図において、縦軸方向はエネルギーレベルを表
わす。ＧａＡｓ層ｌ中の伝導帯の電子に対して、 Ａｎ
Ａｓ層２は障壁として働くが、このＡｎ Ａｓ層２の
厚みが薄い場合には、電子はトンネル効果により Ａｌ
１ Ａｓ層２を突き抜ける。この時、ＡｆＬＡｓ層２と
ＧａＡｓ層１との界面で電子が一部反射される。電子の
エネルギーが変化する（すなわち、電子の波長が変化す
る）とき、各々の界面における反射波の位相がそろって
強め合うと、電流が漬れなくなる（すなわち、電子がブ
ラッグ反射され、先に進めなくなる）。逆に、界面にお
ける反射が干渉し合うと、電流が流れる。すなわち、第
６図に示したように、ある電子エネルギーのところで電
流が流れなくなる禁制帯（エネルギーギャップ）と、電
流が流れるミニバンドとが形成される。The energy band diagram of this superlattice conductor is shown in FIG. In FIG. 6, the vertical axis direction represents the energy level. For the electrons in the conduction band in the GaAs layer l, An
The As layer 2 acts as a barrier, but if the thickness of the AnAs layer 2 is thin, electrons will be transferred to the Al due to the tunnel effect.
1 Penetrates the As layer 2. At this time, some of the electrons are reflected at the interface between the AfLAs layer 2 and the GaAs layer 1. When the energy of the electron changes (i.e., the wavelength of the electron changes), if the reflected waves at each interface align and strengthen each other, the current no longer dips (i.e., the electron is Bragg-reflected and moves forward. ). Conversely, when reflections at an interface interfere with each other, a current flows. That is, as shown in FIG. 6, a forbidden band (energy gap) in which current no longer flows at a certain electron energy and a mini-band in which current flows are formed.
この素子の電流と電圧とは、第７図に示すような関係に
あり、素子に対する印加電圧が低いときには電子のエネ
ルギーがミニバンド中にあり、電圧の増加とともに電流
が増える。電子が加速され、エネルギーが増加し、電子
が禁制帯にはりると、電流が流れなくなり、負性抵抗が
生ずる。この負性抵抗を利用して、発振器やスイッチを
構成する応用が考えられている。The current and voltage of this element have a relationship as shown in FIG. 7, and when the voltage applied to the element is low, the electron energy is in the mini band, and as the voltage increases, the current increases. When the electrons are accelerated, their energy increases, and they enter the forbidden band, current no longer flows and negative resistance occurs. Applications are being considered to utilize this negative resistance to construct oscillators and switches.
ＡｕＡｓ層２は、ＧａＡｓ層１中の電子に対してエネル
ギー障壁として働くが、 Ａｌ２ Ａｓ層２の厚みが薄
いので、電子はトンネル効果で突き抜ける。このため、
高速動作が期待される。The AuAs layer 2 acts as an energy barrier for the electrons in the GaAs layer 1, but since the Al2As layer 2 is thin, the electrons penetrate through it due to the tunnel effect. For this reason,
High-speed operation is expected.
［発明が解決しようとする課題］
しかしながら、この種の素子は縦型構造であるため、集
積化が難しく、さらにかかる素子が２端子素子であるた
めに、その電流・電圧特性は、外部から制御することが
できず、集積化して論理回路を作る上で問題であった。[Problems to be solved by the invention] However, since this type of element has a vertical structure, it is difficult to integrate it, and furthermore, since such an element is a two-terminal element, its current/voltage characteristics cannot be controlled externally. This was a problem when integrating them into logic circuits.
しかもまた、ＧａＡｓ層１およびＡｊＺ Ａｓ層２は、
数十層積み重ねても高々１１００ｎ程度で薄いので、ゲ
ート電極を付けることが難しかった。Moreover, the GaAs layer 1 and the AjZ As layer 2 are
Even if several tens of layers were stacked, the thickness was only about 1100 nm, making it difficult to attach a gate electrode.
そこで、本発明の目的は、従来の問題点を解消し、ブレ
ーナ化することによって集積化が容易であり、かつゲー
ト電極を設けて外部から制御することができるように適
切に構成配置した電子干渉素子を提供することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to solve the problems of the conventional electronic interference device, which can be easily integrated by forming a brainer, and which is appropriately configured and arranged so that it can be controlled from the outside by providing a gate electrode. The purpose is to provide devices.
［課題を解決するための手段］
このような目的を達成するために、本発明は、化合物半
導体からなる傾斜基板と、互いに異なる２種類の化合物
半導体を傾斜基板に垂直な縦縞状に交互に結晶成長させ
て形成した縦型超格子とを具え、傾斜基板に平行にキャ
リアを走らせるように構成したことを特徴とする。[Means for Solving the Problems] In order to achieve such an object, the present invention provides an inclined substrate made of a compound semiconductor, and two different types of compound semiconductors crystallized alternately in vertical stripes perpendicular to the inclined substrate. It is characterized by comprising a vertical superlattice formed by growth, and configured so that carriers run parallel to the inclined substrate.
［作 用］
本発明によれば化合物半導体の傾斜基板と、互いに異な
る２種類の化合物半導体を傾斜基板に垂直な縦縞状構造
に結晶成長させて形成した縦型超格子とを具え、傾斜基
板に平行にキャリアを走らせるように構成したので、従
来の素子とは違ってブレーナ型に集積化することが容易
となる。論理回路を作る上での問題は解消される。その
結果、ゲート電極を設けることができるようになったの
で、ゲート電圧を変えることによりこの素子の特性を制
御できる。したがって、従来の２端子動作とは異なり、
３端子動作が可能であり、論理回路を構成することもで
きる。[Function] According to the present invention, the present invention includes a tilted substrate of a compound semiconductor and a vertical superlattice formed by crystal-growing two different types of compound semiconductors into a vertical striped structure perpendicular to the tilted substrate. Since the structure is such that the carriers run in parallel, it is easy to integrate the device into a Brenna type, unlike conventional devices. Problems in creating logic circuits are solved. As a result, since a gate electrode can be provided, the characteristics of this device can be controlled by changing the gate voltage. Therefore, unlike conventional two-terminal operation,
Three-terminal operation is possible, and a logic circuit can also be configured.
［実施例１
以下、図面を参照して本発明の実施例を詳細に説明する
。[Embodiment 1] Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は、本発明の一実施例を示す断面図である。ここ
で、ｌＯはＡＪｌＡｓ層、１１はＧａＡｓ層であり、こ
れら層ｌＯおよび１１は、いずれも厚さがｌＯ〜５０ｎ
ｍで、幅は５〜２０ｎｍである。１２はＡＩｔ ＧａＡ
ｓ層であり、ドナーとしてＳｉを添加量ｎ〜１０１１０
ｌ８’添加したものであり、その厚さは５０〜１００
ｎｍである。１３は無添加のＧａＡｓ層である。１４は
ソース電極、１５はドレイン電極であり、金属を蒸着し
て熱処理するため、第１図に点線で示すように、ＧａＡ
ｓ層１３まで合金化されている。１６はゲートとして働
くショットキー電極である。１７は（１００）面から１
度傾いたＧａＡｓ絶縁基板、すなわち傾斜基板である。FIG. 1 is a sectional view showing one embodiment of the present invention. Here, IO is an AJlAs layer, 11 is a GaAs layer, and both of these layers IO and 11 have a thickness of IO~50n.
m, and the width is 5 to 20 nm. 12 is AIt GaA
s layer, and the amount of Si added as a donor is n ~ 10110
18' is added, and its thickness is 50 to 100
It is nm. 13 is an additive-free GaAs layer. Reference numeral 14 indicates a source electrode, and reference numeral 15 indicates a drain electrode. In order to evaporate metal and heat treat it, as shown by the dotted line in FIG.
Alloying is performed up to the s-layer 13. 16 is a Schottky electrode that serves as a gate. 17 is 1 from the (100) plane
It is a tilted GaAs insulating substrate, that is, a tilted substrate.
ＧａＡｓ絶縁基板１７が１度傾いているため、第１図に
示すように、周期１８ 、２ｎｍの間隔で１原子層ステ
ップの段差（約Ｑ、３ｎｍ）が生ずる。Since the GaAs insulating substrate 17 is tilted by 1 degree, as shown in FIG. 1, steps of one atomic layer step (approximately Q, 3 nm) occur with a period of 18 and an interval of 2 nm.
ここで、化合物半導体による傾斜基板１７上にＧａＡｓ
層１３を形成した後に、そのステップ状表面に、ｉＡｓ
Ａｓ層上０ａＡｓ層１１とを、交互に、かつ基板面に垂
直な縦縞状構造に結晶成長させて、縦型超格子、すなわ
ち表面超格子を形成する。Here, GaAs is deposited on the inclined substrate 17 made of a compound semiconductor.
After forming layer 13, iAs is applied to the stepped surface thereof.
The crystals of the As layer and the 0aAs layer 11 are grown alternately in a vertical striped structure perpendicular to the substrate surface to form a vertical superlattice, that is, a surface superlattice.
この縦型超格子構造は、Ｍｏｃｖｏ （有機金属エピタ
キシー）法やＭＢＥ （分子線エピタキシー）法などに
よって作製することができる。さらに、この縦型超格子
の表面にＡｕＧａＡｓ層１２を形成し、そのステップ状
表面にソース電極１４、ショットキー（ゲート電極）電
極１６およびドレイン電極１５を蒸着により形成する。This vertical superlattice structure can be produced by the Mocvo (organic metal epitaxy) method, the MBE (molecular beam epitaxy) method, or the like. Further, an AuGaAs layer 12 is formed on the surface of this vertical superlattice, and a source electrode 14, a Schottky (gate electrode) electrode 16, and a drain electrode 15 are formed on the stepped surface by vapor deposition.
以上により、傾斜基板１７上にＡｕＡｓ層１０層上０Ａ
ｓ層１１との縦型超格子を設けることで、ゲート端子を
有する３端子素子をプレーナ状に構成することができる
。As a result of the above, 0A
By providing a vertical superlattice with the s-layer 11, a three-terminal element having a gate terminal can be configured in a planar shape.
このプレーナ構造は、よく知られているＡＪＺＧａＡｓ
／ＧａＡｓ変調ドープ構造（）ＩＥＭＴ構造ともいう）
のへテロ界面に、 ／ＩＡｓ層１０とＧａＡｓ層１１と
からなる縦型超格子（表面超格子）を配置したものであ
る。 ＡｕＡｓ層ｌＯとＧａＡｓ１ｌｌは結晶成長の際
に、ＡＩＬＡｓ、ＧａＡｓの原料を交互に供給して、原
子層ステップ部分に２次元的にＡＩｌ、ＡｓまたはＧａ
Ａｓを付着させ５〜２０ｎａ＋の縞状の周期構造にして
縦型の超格子に構成したものであり、その周期は、Ｇａ
Ａｓ絶縁基板１７の傾斜角度により変えることができる
（Ｆｕｋｕｊａｎｄ ５ａｉｔｏ、＾ｐｐｌ、 Ｐｈｙ
Ｓ、 Ｌｅｔｔｓ、 ５１（１９８７）８２４参照）。This planar structure is similar to the well-known AJZGaAs
/GaAs modulation doped structure (also called IEMT structure)
A vertical superlattice (surface superlattice) consisting of a /IAs layer 10 and a GaAs layer 11 is arranged at the hetero interface of the . During crystal growth, the AuAs layer IO and GaAs layer 1ll are grown by alternately supplying raw materials of AILAs and GaAs to two-dimensionally form AIl, As or Ga in the atomic layer step part.
As is attached to the material, a striped periodic structure of 5 to 20 Na+ is formed into a vertical superlattice, and the period is that of Ga.
It can be changed by changing the inclination angle of the As insulating substrate 17 (Fukujand 5aito, ^ppl, Phys.
S. Letts, 51 (1987) 824).
なお、この構造は１回の結晶成長で作製することができ
るので、その場合には、リソグラフィー（露光、エツチ
ング）により加工した後、再び結晶成長を行う作製方法
を用いる場合よりも、汚染やダメージの影響が小さい利
点がある。Note that this structure can be fabricated by one-time crystal growth, so in that case, there is less contamination and damage than when using a fabrication method that involves processing by lithography (exposure, etching) and then growing the crystal again. It has the advantage that the influence of
第１図から明らかなように、本実施例の素子はプレーナ
型であるため、ショットキー電極１６を取り付けること
ができる。As is clear from FIG. 1, since the element of this embodiment is of a planar type, a Schottky electrode 16 can be attached thereto.
Ａｊ！ ＧａＡｓ層１２から供給されたキャリアとして
の電子は、ＡｕＡｓ層１０層上０ＡｆｌＧａＡｓ層１２
と比較して、バンドギャップの小さいＧａＡｓ層１１に
蓄えられるが、 ＡｌＡｓｌＡｓ層厚０場合には、電子
はこのｌＡｓ層ｌＯをトンネル効果で突鮒抜け、第６図
と同様にミニバンドを形成する。Aj! Electrons as carriers supplied from the GaAs layer 12 are transferred to the AflGaAs layer 12 on the AuAs layer 10
Compared to this, the electrons are stored in the GaAs layer 11, which has a small bandgap, but when the AlAslAs layer thickness is 0, electrons pass through this lAs layer 11 due to the tunnel effect and form a mini band as shown in Fig. 6. .
この構造のバンド図を第２図に示す。この場合、電子は
ＧａＡｓ絶縁基板１７と平行に走らせる。ここで、ソー
ス電極およびドレイン電極１４および１５のみを使用し
た２端子動作では、従来例について説明してように、ソ
ース・ドレイン間電圧を印加すると、負性抵抗が生ずる
。A band diagram of this structure is shown in FIG. In this case, the electrons are made to run parallel to the GaAs insulating substrate 17. Here, in the two-terminal operation using only the source and drain electrodes 14 and 15, negative resistance occurs when a source-drain voltage is applied, as described for the conventional example.
他方、ショットキー（ゲート）電極１６に正の電圧を印
加すると、 ＡｊＺ ＧａＡｓ層１２と、 へ２＾Ｓ層
１０およびＧａＡｓ層１１とのへテロ界面に電子が誘起
され、電子濃度が増加する。すなわち、第２図において
、フェルミ準位が上がる。このようにゲート電圧により
フェルミ準位の位置が制御できるため、３端子動作が可
能となる。例えば、ある一定のソース・ドレイン間電圧
のもとで、フェルミ準位が下のミニバンド中に存在する
ようにゲート電圧を印加して電流を流した状態のとき、
正電圧方向にゲート電圧を上げると、フェルミ準位が上
昇して禁制帯に入り、電流が流れなくなる。このように
ゲート電圧を変えることにより、第３図に示すように、
種々の電圧−電流特性が得られる。この結果、ゲート電
圧によってスイッチング動作が可能である。On the other hand, when a positive voltage is applied to the Schottky (gate) electrode 16, electrons are induced at the hetero interface between the AjZ GaAs layer 12, the 2^S layer 10, and the GaAs layer 11, and the electron concentration increases. That is, in FIG. 2, the Fermi level increases. Since the position of the Fermi level can be controlled by the gate voltage in this way, three-terminal operation is possible. For example, when a gate voltage is applied and current flows under a certain source-drain voltage so that the Fermi level exists in the lower mini-band,
When the gate voltage is increased in the positive direction, the Fermi level rises and enters the forbidden band, and current no longer flows. By changing the gate voltage in this way, as shown in Figure 3,
Various voltage-current characteristics can be obtained. As a result, switching operation is possible depending on the gate voltage.
ＡｌＡｓｌＡｓ層厚０場合には、電子はＡｕＡｓ層１０
層上０ネルすることができず、ＧａＡｓ層１３を流れる
が、この場合にも、 Ａｌ１Ａｓ層ｌＯと、ＧａＡｓ層
１１との電位の影響を受けるため、その影響によって反
射生じてミニバンドが形成される。従って％ ＡＡＡ
ｓ層１０が薄い場合と同様に、ゲート電圧で制御できる
負性抵抗が生ずる。When the AlAslAs layer thickness is 0, the electrons are transferred to the AuAs layer 10.
It cannot reach zero on the layer and flows through the GaAs layer 13, but in this case as well, it is affected by the potential between the Al1As layer IO and the GaAs layer 11, so reflection occurs due to that influence and a mini band is formed. Ru. Therefore %AAA
As in the case where the s-layer 10 is thin, a negative resistance occurs that can be controlled by the gate voltage.
以上、本発明素子を負性抵抗素子として利用する方法に
ついて説明したが、その他、本発明素子において、ソー
ス・ドレイン間電圧を一定にしておき、その間を流れる
電流をゲート電圧によって変えることにより、通常の電
界効果トランジスタ動作をする素子として機能させるこ
とも可能である。すなわち、ＡＪＩＧａＡｓ層１２が絶
縁層上２て働くため（Ｓｉドナーから放出される電子は
、 Ａ４Ａｓ層ｌＯおよびＧａＡｓＦｉｌｌに蓄えられ
、 Ａｌ２ ＧａＡｓ１２層は空乏化している） 、Ｍ
ＩＳ構造になり、正のゲート電圧を印加すると、電子が
Ａｌ１ Ａｓ層ｌＯおよびＧａＡｓ層１１に誘起される
。従って、ゲート電圧、ソース・ドレイン間電圧、およ
び動作電圧を適当に選択することによって、通常の電界
効果トランジスタとして動作させることが可能になる。The method of using the device of the present invention as a negative resistance device has been explained above, but in addition, in the device of the present invention, it is possible to normally use the device by keeping the voltage between the source and drain constant and changing the current flowing between them by changing the gate voltage. It is also possible to make it function as an element that operates as a field effect transistor. That is, since the AJI GaAs layer 12 works on the insulating layer 2 (electrons emitted from the Si donor are stored in the A4As layer 1O and GaAsFill, and the Al2GaAs layer 12 is depleted), M
When the IS structure is formed and a positive gate voltage is applied, electrons are induced in the Al1As layer 1O and the GaAs layer 11. Therefore, by appropriately selecting the gate voltage, source-drain voltage, and operating voltage, it is possible to operate the transistor as a normal field effect transistor.
第４図は、本発明の別の実施例を示す断面図である。こ
こで、 ＾ｊ２Ａｓ層１０およびＧａＡｓ層１１は十分
薄くしてミニバンドを形成するようにする。１８は無添
加のＡ１．ＧａＡｓ層であり、ゲート電極１６とＡＩｔ
Ａｓ層ｌＯおよびＧａＡｓ層１１との間の絶縁膜として
作用し、それによりＭＩＳ構造が形成される。ゲート電
極１６に正電圧を印加すると、電子がＡ１＾Ｓ１ｌ０お
よびＧａＡｓ層１１に誘起され、フェルミ準位の位置が
変わり、これまで説明してきたのと同様に、この構造で
も負性抵抗が生じる。この素子は、ゲート電圧によりソ
ース・ドレイン間電流を制御する通常の電界効果トラン
ジスタとして動作させることもできる。FIG. 4 is a sectional view showing another embodiment of the present invention. Here, the ^j2As layer 10 and the GaAs layer 11 are made sufficiently thin to form a mini band. 18 is additive-free A1. GaAs layer, gate electrode 16 and AIt
It acts as an insulating film between the As layer IO and the GaAs layer 11, thereby forming a MIS structure. When a positive voltage is applied to the gate electrode 16, electrons are induced in A1^S110 and the GaAs layer 11, and the position of the Fermi level changes, causing negative resistance in this structure as well, as described above. This device can also be operated as a normal field effect transistor in which the source-drain current is controlled by the gate voltage.
上述した本発明の実施例では、キャリアとして電子を用
いる場合について説明したが、本発明はこの例にのみ限
られるものではなく、Ｐ型不純物を用いて、正孔をキャ
リアとする構造であってもよいことは勿論である。In the above-described embodiments of the present invention, the case where electrons are used as carriers has been described, but the present invention is not limited to this example. Of course, this is a good thing.
以上の実施例では、Ａｌ１ Ａｓ／ ＧａＡｓによる縦
型超格子を例に挙げたが、八１１ ＧａＡｓ層 ＧａＡ
ｓ、 ＩｎＧａＡｓ／ＩｎＰ、Ｇａ１ｎＰ／ＧａＡｓ、
Ａ ＩＬ ＩｎＡｓ／ＩｎＧａ八ｓなど各１重のへｌ
−Ｖ族生導体やＺｎ５ｅ／ＧａＡｓ等のＩＩ−ＶＴ族
半導体材料を用いても本発明の電子干渉素子を実現する
ことができる。In the above embodiment, a vertical superlattice made of Al1As/GaAs was taken as an example, but 811 GaAs layer GaAs
s, InGaAs/InP, Ga1nP/GaAs,
A IL InAs/InGa 8s etc. 1 layer each
The electronic interference element of the present invention can also be realized using a -V group raw conductor or a II-VT group semiconductor material such as Zn5e/GaAs.
［発明の効果］
以上説明したように、本発明によれば化合物半導体の傾
斜基板と、互いに異なる２種類の化合物半導体を傾斜基
板に垂直な！ＩＩＭ状構造に結晶成長させて形成した縦
型超格子とを具え、傾斜基板に平行にキャリアを走らせ
るように構成したので、従来の素子とは違ってプレーナ
型に集積化することが容易となる。その結果、論理回路
を作る上での問題は解消される。ゲート電極を設けるこ
とができるようになったので、ゲート電圧を変えること
によりこの素子の特性を制御できる。したがって、従来
の２＠子動作とは異なり、３端子動作が可能であり、論
理回路を構成することもできるという利点がある。[Effects of the Invention] As explained above, according to the present invention, a tilted compound semiconductor substrate and two different types of compound semiconductors are placed perpendicularly to the tilted substrate! It has a vertical superlattice formed by crystal growth in an IIM-like structure, and is configured so that carriers run parallel to an inclined substrate, so unlike conventional devices, it can be easily integrated into a planar type. Become. As a result, problems in creating logic circuits are resolved. Now that a gate electrode can be provided, the characteristics of the device can be controlled by changing the gate voltage. Therefore, unlike the conventional 2@child operation, there is an advantage that 3-terminal operation is possible and a logic circuit can also be configured.
本発明素子は、３端子の負性抵抗素子として機能させる
ことができると共に、通常の電界効果トランジスタと同
様の動作を示す素子として用いることもできる。The device of the present invention can function as a three-terminal negative resistance device, and can also be used as a device that operates in the same way as a normal field effect transistor.
第１図は本発明の一実施例を示す断面図、￥Ｓ２図は第
１図に示した素子の伝導帯のエネルギーバンド図、
第３図は第１図に示した素子において、ゲート電圧をパ
ラメータとしたソース・ドレイン電流−電圧特性を示す
特性図、
第４図は本発明の他の実施例を示す断面図、第５図は従
来の電子干渉素子の一例を示す断面第６図はその伝導帯
のエネルギーバンド図、第７図は同じく電流−電圧特性
を示す特性図である。
１・・・ＧａＡｓ層、
２・＝Ａｊ！Ａｓ層、
３−−−ｎ”−ＧａＡｓ基板、
４・・・電極、
５ ・−ｎ”−ＧａＡｓ層、
１０− Ａｊ２Ａｓ層、
１ｌ−＝−ＧａＡｓ層、
１２・ＡｆＧａＡｓ層、
１３”−ＧａＡｓ層、
１４−・・ソース電極、
１５・・・ドレイン電極、
１６・・・ショットキー電極（ゲート電極）、１７−−
−ＧａＡｓ絶縁基板、
１８− ＡｊＬ ＧａＡｓ層。
伝３＃千の１キ】レギーンλ゛ンド図
第２図
ソース・トルイン銃シも一電りオー＋支を示すＶ日夜図
第３図Figure 1 is a cross-sectional view showing one embodiment of the present invention, Figure S2 is an energy band diagram of the conduction band of the element shown in Figure 1, and Figure 3 is the gate voltage of the element shown in Figure 1. FIG. 4 is a cross-sectional view showing another embodiment of the present invention. FIG. 5 is a cross-sectional view showing an example of a conventional electronic interference element. The energy band diagram of the conduction band, FIG. 7, is also a characteristic diagram showing the current-voltage characteristics. 1...GaAs layer, 2.=Aj! As layer, 3----n''-GaAs substrate, 4...electrode, 5--n''-GaAs layer, 10-Aj2As layer, 1l-=-GaAs layer, 12-AfGaAs layer, 13''-GaAs layer , 14-... Source electrode, 15... Drain electrode, 16... Schottky electrode (gate electrode), 17--
-GaAs insulating substrate, 18- AjL GaAs layer. Legend 3 #1,000 1 Ki] Regine λ゛nd diagram Figure 2 Source Truin gunshi also shows V day and night diagram Figure 3
Claims (1)
種類の化合物半導体を前記傾斜基板に垂直な縦縞状に交
互に結晶成長させて形成した縦型超格子とを具え、前記
傾斜基板に平行にキャリアを走らせるように構成したこ
とを特徴とする電子干渉素子。1) A tilted substrate made of a compound semiconductor and 2 different from each other.
A vertical superlattice formed by crystal-growing compound semiconductors of different types alternately in vertical stripes perpendicular to the tilted substrate, and configured so that carriers run parallel to the tilted substrate. interference element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17523988A JPH0226078A (en) | 1988-07-15 | 1988-07-15 | Electronic interference device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17523988A JPH0226078A (en) | 1988-07-15 | 1988-07-15 | Electronic interference device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0226078A true JPH0226078A (en) | 1990-01-29 |
Family
ID=15992694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17523988A Pending JPH0226078A (en) | 1988-07-15 | 1988-07-15 | Electronic interference device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0226078A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436468A (en) * | 1992-03-17 | 1995-07-25 | Fujitsu Limited | Ordered mixed crystal semiconductor superlattice device |
| US5523585A (en) * | 1993-11-17 | 1996-06-04 | Fujitsu Limited | Semiconductor device having a superlattice structure |
-
1988
- 1988-07-15 JP JP17523988A patent/JPH0226078A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436468A (en) * | 1992-03-17 | 1995-07-25 | Fujitsu Limited | Ordered mixed crystal semiconductor superlattice device |
| US5523585A (en) * | 1993-11-17 | 1996-06-04 | Fujitsu Limited | Semiconductor device having a superlattice structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6218677B1 (en) | III-V nitride resonant tunneling | |
| JP2512422B2 (en) | Semiconductor device | |
| US4353081A (en) | Graded bandgap rectifying semiconductor devices | |
| Bonnefoi et al. | Inverted base‐collector tunnel transistors | |
| US5047810A (en) | Optically controlled resonant tunneling electronic devices | |
| JPH0793266B2 (en) | Method for manufacturing semiconductor device | |
| US4691215A (en) | Hot electron unipolar transistor with two-dimensional degenerate electron gas base with continuously graded composition compound emitter | |
| US4959696A (en) | Three terminal tunneling device and method | |
| US5017973A (en) | Resonant tunneling device | |
| JP3000476B2 (en) | Semiconductor device | |
| JPS6354777A (en) | Resonance tunnel device | |
| JPH0740570B2 (en) | Resonance tunneling device | |
| JPS639388B2 (en) | ||
| JPH0226078A (en) | Electronic interference device | |
| US4786957A (en) | Negative differential resistance element | |
| JPS6154665A (en) | Semiconductor device and manufacture thereof | |
| JPS63160273A (en) | High-speed semiconductor device | |
| JPH04277680A (en) | Tunnel transistor and manufacture of the same | |
| KR100275499B1 (en) | Quantum resonant tunneling device having emitter sub-mesa array structure | |
| JPH08213640A (en) | Nitriding iii-v compound resonant tunneling diode | |
| JP2765607B2 (en) | Tunnel effect type semiconductor device | |
| JP2710783B2 (en) | Semiconductor device | |
| JPH06204457A (en) | Multiple quantum barrier schottky junction element | |
| JPH03196573A (en) | Semiconductor device | |
| JPS63155772A (en) | Field effect transistor |