JPH02260436A - Ccd register and its manufacture - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 8
- 230000004888 barrier function Effects 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000009825 accumulation Methods 0.000 claims description 2
- 230000008878 coupling Effects 0.000 abstract description 8
- 238000010168 coupling process Methods 0.000 abstract description 8
- 238000005859 coupling reaction Methods 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 7
- 238000003860 storage Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 27
- 229920005591 polysilicon Polymers 0.000 description 27
- 230000000694 effects Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
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- Solid State Image Pick-Up Elements (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ＣＣＤレジスタおよびその製造方法に係り、
特に２相駆動型ＣＣＤレジスタにおいて第１層転送電極
端子と第２層転送電極端子との間の結合容量を小さくす
るように改善したものおよびその製造方法に関する。[Detailed Description of the Invention] [Object of the Invention] (Field of Industrial Application) The present invention relates to a CCD register and a method for manufacturing the same.
In particular, the present invention relates to a two-phase drive type CCD register in which the coupling capacitance between a first layer transfer electrode terminal and a second layer transfer electrode terminal is reduced, and a manufacturing method thereof.
（従来の技術）
従来用いられている２相駆動型ＣＣＤレジスタの構造を
第４図および第５図を参照して説明する。(Prior Art) The structure of a conventionally used two-phase drive type CCD register will be explained with reference to FIGS. 4 and 5.
第５図は平面構造を、また第４図は第５図中のＡ−Ａ’
線に沿った断面構造をそれぞれ示したものである。Figure 5 shows the planar structure, and Figure 4 shows the A-A' in Figure 5.
The cross-sectional structures along the lines are shown respectively.
２相駆動型のＣＣＤレジスタにおいては、埋込みチャネ
ル構造が広く採用されている。また転送電極を形成する
ために、通常、２層ないしは３層のポリシリコン電極を
使用するがここでは２層のポリシリコン電極を採用した
ものにつき説明する。A buried channel structure is widely used in two-phase drive type CCD registers. Further, in order to form a transfer electrode, two or three layers of polysilicon electrodes are normally used, but here, a case using two layers of polysilicon electrodes will be explained.
一導電型半導体基板例えば、ｐ型シリコン基板１の所定
領域には埋込みチャネル２が形成されている。この埋込
みチャネル２にはｎ型不純物がドーピングされている。A buried channel 2 is formed in a predetermined region of a semiconductor substrate of one conductivity type, for example, a p-type silicon substrate 1. This buried channel 2 is doped with n-type impurities.
このようにして形成された半導体基板１の表面には、絶
縁膜６を介して第１層目のポリシリコン電極３−１〜３
−４が一定ピッチで配列され、さらにこれらの第１層目
のポリシリコン電極３−１〜３−４と端部が一部重なり
合う（オーバラップする）ように絶縁膜を介して第２層
目のポリシリコン電極４−１〜４−４か第１層目ポリシ
リコン電極間に配列されている。第１層ポリシリコン電
極の下の埋込み領域は電荷蓄積領域となる。On the surface of the semiconductor substrate 1 formed in this way, first layer polysilicon electrodes 3-1 to 3-3 are provided with an insulating film 6 interposed therebetween.
-4 are arranged at a constant pitch, and a second layer is formed through an insulating film so that the ends thereof partially overlap (overlap) the polysilicon electrodes 3-1 to 3-4 of the first layer. The polysilicon electrodes 4-1 to 4-4 are arranged between the first layer polysilicon electrodes. The buried region under the first layer polysilicon electrode becomes a charge storage region.
また、第１層目のポリシリコン電極３−１〜３−４をマ
スクとして例えば、ボロンをイオン注入することにより
ｎ の障壁領域（バリア領域）５−１〜５−４が埋込み
チャネル２内に自己整合的に形成されている。Further, by implanting boron ions, for example, using the first layer polysilicon electrodes 3-1 to 3-4 as a mask, n barrier regions (barrier regions) 5-1 to 5-4 are formed in the buried channel 2. It is formed in a self-consistent manner.
これらの第１層目及び第２層目のポリシリコン電極を被
うようにゲート並びに層間絶縁膜６が形成される。第１
層目のポリシリコン電極と第２層目のポリシリコン電極
すなわち、３−１と４−１．３−２と４−２．３−３と
４−３．３−４と４−４とはそれぞれ共通接続され、駆
動パルスが供給される。A gate and interlayer insulating film 6 are formed to cover the first and second layer polysilicon electrodes. 1st
The polysilicon electrode of the second layer and the polysilicon electrode of the second layer, that is, 3-1, 4-1, 3-2, 4-2, 3-3, 4-3, 3-4, and 4-4 are They are connected in common and supplied with driving pulses.
この際、第１相の駆動パルスは電極３−１゜４−１．３
−３．４−３に、第２相のパルスは電極３−２．４−２
．３−４．４−４にそれぞれ印加される。At this time, the first phase driving pulse is applied to the electrode 3-1°4-1.3
-3.4-3, the second phase pulse is applied to electrode 3-2.4-2
．． 3-4 and 4-4, respectively.
なお、電荷転送に関与しない部分すなわち、電荷の障壁
領域と蓄積領域以外の部分は第５図に示すように選択酸
化法の一種であるＬＯＧＯ８技術を用いて素子分離用の
フィールド領域８９となっている。そして、図示はされ
ていないが、電極３−１と４−１．３−２と４−２．３
−３と４−３．３−４と４−４とはそれぞれフィールド
領域９上で共通結線されている。Note that the portions not involved in charge transfer, that is, the portions other than the charge barrier region and the charge storage region, are made into field regions 89 for element isolation using LOGO8 technology, which is a type of selective oxidation method, as shown in FIG. There is. Although not shown, electrodes 3-1, 4-1.3-2 and 4-2.3
-3 and 4-3, 3-4 and 4-4 are commonly connected on the field area 9, respectively.
第６図は第５図のＢ−Ｂ’線で切断した部分の断面構造
を示した図である。フィールド領域８゜９の下層にはチ
ャネルストップ領域１０が設けられている。FIG. 6 is a diagram showing a cross-sectional structure taken along line BB' in FIG. 5. A channel stop region 10 is provided below the field region 8.9.
また、バリア領域５−２は第１層目のポリシリコン電極
３−１〜３−４をマスクとしてイオン注入により形成す
るため、第２層目のポリシリコン電極４−２の下全面に
入っている。Furthermore, since the barrier region 5-2 is formed by ion implantation using the first layer polysilicon electrodes 3-1 to 3-4 as a mask, the barrier region 5-2 enters the entire bottom surface of the second layer polysilicon electrode 4-2. There is.
なお、このような構造における電荷転送動作は周知であ
るためのその説明は省略する。Note that since the charge transfer operation in such a structure is well known, its explanation will be omitted.
（発明が解決しようとする課題）
以上説明した従来の構造では、障壁部を構成する第２層
目のポリシリコン電極とこの第２層目のポリシリコン電
極に対して逆相のパルスが印加される１層目のポリシリ
コン電極とのオーバラップが第５図にＷとして示される
埋込みチャネルの幅（転送方向と直交する方向の長さ）
以上にわたって形成されるため、外部端子からみた第１
層転送電極端子と第２層転送電極端子との間の結合容量
が不必要に大きくなるという問題点があった。(Problems to be Solved by the Invention) In the conventional structure described above, pulses of opposite phase are applied to the second layer polysilicon electrode constituting the barrier part and this second layer polysilicon electrode. The width of the buried channel (the length in the direction orthogonal to the transfer direction) is shown as W in Figure 5, and the overlap with the first layer polysilicon electrode is
The first
There is a problem in that the coupling capacitance between the layer transfer electrode terminal and the second layer transfer electrode terminal becomes unnecessarily large.
いま、隣接する２つの電極について考えると第１相電極
で０１、第２相電極で０２、障壁部でＣ３の容量を持っ
ているとすると、第１相側ドライバから見た負荷はＣ＋
２０３、第２相側ドライバから見た負荷はＣ２＋２０３
となる。これは第１相と第２相が逆相であるために起る
現象である。したがって、障壁部での容量を減少させる
ことがドライバの負担を減少させる上で重要となる。Now, considering two adjacent electrodes, if the first phase electrode has a capacitance of 01, the second phase electrode has a capacitance of 02, and the barrier part has a capacitance of C3, the load seen from the first phase side driver is C+
203, the load seen from the second phase side driver is C2 + 203
becomes. This phenomenon occurs because the first phase and the second phase are in opposite phases. Therefore, reducing the capacitance at the barrier portion is important in reducing the burden on the driver.
本発明は上記問題点を解消するためになされたもので、
転送電極間の結合容量を低減させた２相駆動ＣＣＤレジ
スタの製造方法を提供することを目的とする。The present invention was made to solve the above problems, and
It is an object of the present invention to provide a method of manufacturing a two-phase drive CCD register in which the coupling capacitance between transfer electrodes is reduced.
（課題を解決するための手段）
上記目的を達成するために本発明にかかるＣＣＤレジス
タは一導電型半導体基板の表面部に形成された逆導電型
の埋込みチャネル領域上に電荷転送方向に交互に隣接す
る第１層及び第２層の転送電極が絶縁膜を介してその一
部がオーバラップするように形成され、転送される電荷
の障壁領域と蓄積領域とが前記埋込みチャネル内に形成
された２層駆動のＣＣＤレジスタにおいて、第２層の転
送電極の前記障壁電極を画成する部分の幅が前記埋込み
チャネル領域の幅より狭く形成され、かつ前記第１層お
よび第２層の転送電極をマスクとして自己整合的に前記
埋込みチャネル内に形成された一導電型の障壁領域を備
えたことを特徴とする。 また、本発明にがかるＣＣＤ
レジスタの製造方法は一導電型半導体基板の表面部に逆
導電型の埋込みチャネル領域を形成する工程と、この埋
込みチャネル領域上に第１層の転送電極を絶縁膜を介し
て形成する工程と、この第１層の転送電極上でその一部
がオーバラップし、かつ前記第１層の転送電極間におけ
る幅が前記埋込みチャネル領域の幅より狭く形成された
第２層の転送電極を絶縁膜を介して形成する工程と、第
１層および第２層の転送電極をマスクとして自己整合的
に前記埋込みチャネル内に一導電型領域を形成する工程
とを備えたことを特徴とする。(Means for Solving the Problems) In order to achieve the above object, a CCD resistor according to the present invention is arranged such that a CCD resistor is arranged alternately in a charge transfer direction on a buried channel region of an opposite conductivity type formed on a surface portion of a semiconductor substrate of one conductivity type. Adjacent first and second layer transfer electrodes are formed so as to partially overlap with each other with an insulating film interposed therebetween, and a barrier region and an accumulation region for transferred charges are formed within the buried channel. In the two-layer drive CCD register, the width of the portion of the transfer electrode in the second layer defining the barrier electrode is formed to be narrower than the width of the buried channel region, and the transfer electrode in the first layer and the second layer is The method is characterized in that a barrier region of one conductivity type is formed in the buried channel in a self-aligned manner as a mask. Moreover, the CCD according to the present invention
A method for manufacturing a resistor includes a step of forming a buried channel region of an opposite conductivity type on a surface portion of a semiconductor substrate of one conductivity type, a step of forming a first layer transfer electrode on the buried channel region with an insulating film interposed therebetween, The second layer transfer electrodes, which partially overlap on the first layer transfer electrodes and whose width between the first layer transfer electrodes is narrower than the width of the buried channel region, are covered with an insulating film. and a step of forming a region of one conductivity type in the buried channel in a self-aligned manner using the transfer electrodes of the first layer and the second layer as masks.
（作 用）
転送電極に覆われていない埋込みチャネル部の電位はチ
ャネルストップ層を形成するように高濃度のイオンが打
ち込まれているため極めて小さく、実質的に零電位とな
る。このため転送電極に覆われた埋込みチャネルの領域
のみが電荷転送に寄与するチャネルとなる。(Function) The potential of the buried channel portion not covered by the transfer electrode is extremely small and becomes substantially zero potential because ions are implanted at a high concentration to form a channel stop layer. Therefore, only the region of the buried channel covered by the transfer electrode becomes a channel that contributes to charge transfer.
一方、一定量の電荷を転送するに際して２相駆動ＣＣＤ
レジスタの蓄積部は所定の電極幅のもとて一定のチャネ
ル幅（Ｗ）を確保しなければならないが、障壁部でのチ
ャネル幅は特に高速、多段の動作を問題にしないかぎり
同一幅Ｗを確保する必要はない。したがってこの障壁部
でのチャネル幅を不必要に大きくする必要はない。した
がって障壁領域を形成する第２層目の転送電極を埋込み
チャネル幅よりも小さく形成することが可能であり、こ
のことにより、転送電極間の結合容量を低減させ、ドラ
イバの負担を軽減させることができる。On the other hand, when transferring a certain amount of charge, a two-phase drive CCD
The storage part of the resistor must have a constant channel width (W) based on the predetermined electrode width, but the channel width in the barrier part should be the same width W unless high-speed, multi-stage operation is a problem. There is no need to secure it. Therefore, there is no need to unnecessarily increase the channel width in this barrier portion. Therefore, it is possible to form the second layer of transfer electrodes forming the barrier region smaller than the buried channel width, thereby reducing the coupling capacitance between the transfer electrodes and reducing the burden on the driver. can.
（実施例）
以下本発明の一実施例を図面を参照して詳細に説明する
。(Example) An example of the present invention will be described in detail below with reference to the drawings.
第１図は、本発明の製造方法に従って作成されたＣＣＤ
レジスタの平面構造を示す図である。FIG. 1 shows a CCD manufactured according to the manufacturing method of the present invention.
FIG. 3 is a diagram showing a planar structure of a register.
また第２図は、第１図のｃ−ｃ’線に沿って切断した部
分の断面構造を示したものである。一導電型半導体基板
例えば、ｐ型シリコン１１の表面にはｎ型の埋込みチャ
ネル１２が形成されている。Further, FIG. 2 shows a cross-sectional structure of a portion taken along line cc' in FIG. 1. An n-type buried channel 12 is formed on the surface of a semiconductor substrate of one conductivity type, for example, p-type silicon 11.
１３−１〜１３−４は第１層目の転送電極をなすポリシ
リコン電極であり埋込みチャネルの上方に絶縁膜を介し
て形成されている。また、１４−１〜１４−４は第２層
目の転送電極をなすポリシリコン電極であり、第１層ポ
リシリコン電極上および第１層ポリシリコン電極間に絶
縁膜を介して形成されている。また、１６はゲートなら
びに層間絶縁膜である。さらに１７．１８は、素子分離
のために選択酸化法の一種であるＬＯＧＯ８技術により
形成されたフィールド領域である。このフィールド領域
Ｘ７．１８の下層にはチャネルストップ領域１９．２０
が形成されている。Polysilicon electrodes 13-1 to 13-4 form the first layer transfer electrodes and are formed above the buried channel with an insulating film interposed therebetween. Further, 14-1 to 14-4 are polysilicon electrodes forming second layer transfer electrodes, which are formed on and between the first layer polysilicon electrodes with an insulating film interposed between them. . Further, 16 is a gate and an interlayer insulating film. Furthermore, 17 and 18 are field regions formed by LOGO8 technology, which is a type of selective oxidation method, for element isolation. A channel stop region 19.20 is located below this field region X7.18.
is formed.
第１層目及び第２層目のポリシリコン電極で覆われてい
ない領域２１−１〜２１−４．２２−１〜２２−４は第
１層目、第２層目のポリシリコン電極のバターニング後
にこれらをマスクにして自己整合的にイオン注入により
形成されたｎ のチャネルストップ領域であり、通常は
ボロンをイオン注入することにより形成される。電極１
３−１と１４−１．１３−２と１４−２．１３−３と１
４−３．１３−４と１４−４はそれぞれフィールド領域
１８上で共通結線されている（図示せず）。Areas 21-1 to 21-4 that are not covered by the first and second layer polysilicon electrodes are the areas covered by the first and second layer polysilicon electrodes. This is an n channel stop region formed by ion implantation in a self-aligned manner using these as a mask after etching, and is usually formed by implanting boron ions. Electrode 1
3-1 and 14-1.13-2 and 14-2.13-3 and 1
4-3.13-4 and 14-4 are each commonly connected on the field area 18 (not shown).
本発明では、２層駆動ＣＣＤレジスタに必要な障壁部の
電位段差を、第１層目のシリコン電極下のチャネル幅Ｗ
に対して狭く設定し、いわゆる、ナローチャネル効果に
よって段差設定を行なっている。ここでナローチャネル
効果とは、チャネル幅が狭くなることにより電極下の電
位の深さが浅くなる現象をいう。In the present invention, the potential difference in the barrier portion required for a two-layer drive CCD register is determined by the channel width W under the first layer silicon electrode.
The height difference is set narrowly relative to the height difference, and the step is set by a so-called narrow channel effect. Here, the narrow channel effect refers to a phenomenon in which the depth of the potential under the electrode becomes shallow due to the narrowing of the channel width.
第１図にａで示す幅が障壁部の電位段差を決定する。こ
の幅ａを埋込みチャネルの幅Ｗよりも狭くなるように設
定する。The width indicated by a in FIG. 1 determines the potential step difference in the barrier portion. This width a is set to be narrower than the width W of the buried channel.
本発明では第１層目と第２層目のポリシリコン電極をバ
ターニングした後にこれらをマスクとしてチャネルスト
ップ領域を形成するような構造を採用しているため、従
来のＣＣＤレジスタで必要であった障壁領域形成のため
のイオン注入−］二程を省略することができる。The present invention employs a structure in which the first and second layer polysilicon electrodes are buttered and then used as a mask to form a channel stop region, which is not necessary in conventional CCD resistors. Step 2 of ion implantation for forming barrier regions can be omitted.
第３図は第２図に示す断面構造の電位分布を小したもの
で、電荷転送に寄りするチャネル部分は障壁部では電極
１４−２で示される第２層目のポリシリコン電極下のみ
に限定される。そして印加パルスのハイ、ローに応じて
第３図に示すようにポテンシャルが変化する。また自己
整合的に形成されるチャネルストップ領域２１２．２２
−２は実質的に電位が零となり電荷転送には関与せずチ
ャネルの幅を規定している。Figure 3 shows a reduced potential distribution of the cross-sectional structure shown in Figure 2, and the channel portion that is close to charge transfer is limited to the area under the second layer polysilicon electrode indicated by electrode 14-2 in the barrier area. be done. The potential changes as shown in FIG. 3 depending on whether the applied pulse is high or low. Also, channel stop regions 212.22 formed in a self-aligned manner
-2 has a potential of substantially zero, does not participate in charge transfer, and defines the width of the channel.
そして前述した結合容量の式でＣ，−２００ｐ ＦＳＣ
＝２００ ｐ ＦｌＣａ −１００ｐ Ｆとし、本発明
によりＣ’、−２０ｐＦとなったとすればドライバから
見た負荷容量は４００ｐＦから２４０ｐＦに減少するこ
とになる。Then, using the formula for the coupling capacitance mentioned above, C, -200p FSC
=200 pFlCa -100pF, and if C' is -20pF according to the present invention, the load capacitance seen from the driver will decrease from 400pF to 240pF.
なお以上説明１．た実施例では、２層ＣＣＤレジスタと
しての動作上必要な段差をいわゆるナローチャネル効果
を利用して形成しているが、この効果だけでは段差が十
分でない場合には第１層目ポリシリコン電極形成後にこ
れをマスクとして自己整合的に障壁領域形成用のイオン
注入を施すことも可能である。The above explanation is 1. In the embodiment described above, the step required for operation as a two-layer CCD register is formed using the so-called narrow channel effect, but if this effect alone is not sufficient to form the step, the first layer polysilicon electrode is formed. It is also possible to later perform ion implantation for forming a barrier region in a self-aligned manner using this as a mask.
さらに本実施例は３層以上のポリシリコン電極構造の場
合にも同様に実施することが可能である。Furthermore, this embodiment can be similarly implemented in the case of a polysilicon electrode structure having three or more layers.
〔発明の効果よ
以上実施例に基づいて詳細に説明したように、本発明で
は、第２層の転送電極をその幅が埋込みチャネル領域の
幅より小さくなるように形成しているため、第１層の転
送電極との間のオーバラップ分が小さくなった分だけ結
合容量を小さくすることができドライバの負担を軽減で
きる。[Effects of the Invention] As described above in detail based on the embodiments, in the present invention, the second layer transfer electrode is formed so that its width is smaller than the width of the buried channel region. Since the overlap between the layer and the transfer electrode is reduced, the coupling capacitance can be reduced and the burden on the driver can be reduced.
第１図は、本発明の製造方法を用いて形成されＣＣＤレ
ジスタの平面図、第２図は、第１図のｃ−ｃ’線に沿っ
て切断した部分の断面図、第３図構造のは、第２図に示
す構造のポテンシャル図、第４図は従来の２層駆動ＣＣ
Ｄレジスタの構造を示す平面図、第５図、第６図は第４
図のＣＣＤレジスタの断面図である。
１１・・・一導電型半導体基板、１２・・・埋込みチャ
ネル、１３−１〜１３−４・・・１層目のポリシリコン
電極、１４−１〜１４−４・・・２層目のポリシリコン
電極、２１−１〜２１−４．２２−１〜２２−４・・・
チャネルストップ領域。
出願人代理人 佐 藤 −雄
第４図
第６図
手
続
補
正
書
（方式）
発明の名称
ＣＣＤレジスタおよびその製造方法
補正をする者
事件との関係FIG. 1 is a plan view of a CCD register formed using the manufacturing method of the present invention, FIG. 2 is a cross-sectional view of a portion taken along line c-c' in FIG. 1, and FIG. 3 is a structure of the CCD register. is a potential diagram of the structure shown in Fig. 2, and Fig. 4 is a conventional two-layer drive CC.
5 and 6 are plan views showing the structure of the D register.
FIG. 3 is a cross-sectional view of the CCD register shown in the figure. DESCRIPTION OF SYMBOLS 11... One conductivity type semiconductor substrate, 12... Buried channel, 13-1 to 13-4... First layer polysilicon electrode, 14-1 to 14-4... Second layer polysilicon electrode Silicon electrode, 21-1 to 21-4. 22-1 to 22-4...
Channel stop area. Applicant's agent Mr. Sato Figure 4 Figure 6 Procedural amendment (method) Name of the invention CCD register and its relationship to the case of the person amending the manufacturing method
Claims (1)
の埋込みチャネル領域上に電荷転送方向に交互に隣接す
る第１層及び第２層の転送電極が絶縁膜を介してその一
部がオーバラップするように形成され、転送される電荷
の障壁領域と蓄積領域とが前記埋込みチャネル内に形成
された２層駆動のＣＣＤレジスタにおいて、 前記第２層の転送電極の前記障壁電極を画成する部分の
幅が前記埋込みチャネル領域の幅より狭く形成され、か
つ前記第１層および第２層の転送電極をマスクとして自
己整合的に前記埋込みチャネル内に形成された一導電型
の障壁領域を備えたことを特徴とするＣＣＤレジスタ。 ２、一導電型半導体基板の表面部に逆導電型の埋込みチ
ャネル領域を形成する工程と、 この埋込みチャネル領域上に第１層の転送電極を絶縁膜
を介して形成する工程と、 この第１層の転送電極上でその一部がオーバラップし、
かつ前記第１層の転送電極間における幅が前記埋込みチ
ャネル領域の幅より狭く形成された第２層の転送電極を
絶縁膜を介して形成する工程と、 前記第１層および第２層の転送電極をマスクとして自己
整合的に前記埋込みチャネル内に一導電型領域を形成す
る工程とを備えたＣＣＤレジスタの製造方法。 ３、一導電型半導体基板の表面部に逆導電型の埋込みチ
ャネル領域を形成する工程と、 この埋込みチャネル領域上に第１層の転送電極を絶縁膜
を介して形成する工程と、 この第１層の転送電極をマスクとして前記埋込みチャネ
ル領域内に一導電型の障壁領域を自己整合的に形成する
工程と、 前記第１層の転送電極上でその一部がオーバラップし、
かつ前記第１層の転送電極間における幅が前記埋込みチ
ャネル領域の幅より狭く形成された第２層の転送電極を
絶縁膜を介して形成する工程と、 前記第１層および第２層の転送電極をマスクとして自己
整合的に前記埋込みチャネル内に一導電型の障壁領域を
形成する工程とを備えたＣＣＤレジスタの製造方法。[Claims] 1. The transfer electrodes of the first layer and the second layer that are alternately adjacent in the charge transfer direction on the buried channel region of the opposite conductivity type formed on the surface of the semiconductor substrate of one conductivity type are formed of an insulating film. A two-layer drive CCD register in which a barrier region and an accumulation region for transferred charges are formed in the buried channel so as to partially overlap each other through the second layer transfer electrode. The width of the portion defining the barrier electrode is formed narrower than the width of the buried channel region, and is formed in the buried channel in a self-aligned manner using the transfer electrodes of the first layer and second layer as a mask. A CCD resistor comprising a barrier region of one conductivity type. 2. A step of forming a buried channel region of an opposite conductivity type on a surface portion of a semiconductor substrate of one conductivity type; a step of forming a first layer transfer electrode on the buried channel region with an insulating film interposed therebetween; Some of the layers overlap on the transfer electrode,
and forming, via an insulating film, a second layer transfer electrode in which the width between the first layer transfer electrodes is narrower than the width of the buried channel region; and transferring the first layer and the second layer. forming a region of one conductivity type in the buried channel in a self-aligned manner using an electrode as a mask. 3. A step of forming a buried channel region of an opposite conductivity type on a surface portion of a semiconductor substrate of one conductivity type; a step of forming a first layer transfer electrode on the buried channel region with an insulating film interposed therebetween; forming a barrier region of one conductivity type in the buried channel region in a self-aligned manner using the transfer electrode of the first layer as a mask; and partially overlapping the barrier region on the transfer electrode of the first layer;
and forming, via an insulating film, a second layer transfer electrode in which the width between the first layer transfer electrodes is narrower than the width of the buried channel region; and transferring the first layer and the second layer. forming a barrier region of one conductivity type in the buried channel in a self-aligned manner using an electrode as a mask.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016289A JPH02260436A (en) | 1989-03-30 | 1989-03-30 | Ccd register and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016289A JPH02260436A (en) | 1989-03-30 | 1989-03-30 | Ccd register and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260436A true JPH02260436A (en) | 1990-10-23 |
Family
ID=13710619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8016289A Pending JPH02260436A (en) | 1989-03-30 | 1989-03-30 | Ccd register and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260436A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203103A (en) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | Charge coupled device and solid-state image pickup device |
-
1989
- 1989-03-30 JP JP8016289A patent/JPH02260436A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203103A (en) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | Charge coupled device and solid-state image pickup device |
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