JPH02257317A - Current source circuit - Google Patents
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- JPH02257317A JPH02257317A JP7972589A JP7972589A JPH02257317A JP H02257317 A JPH02257317 A JP H02257317A JP 7972589 A JP7972589 A JP 7972589A JP 7972589 A JP7972589 A JP 7972589A JP H02257317 A JPH02257317 A JP H02257317A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体を用いた集積回路に用いると好適な電
流源回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a current source circuit suitable for use in an integrated circuit using a semiconductor.
従来より採用されている電流源回路を第2図に示す。同
図において、FET (電界効果トランジスタ)10の
ゲートとソースとの間は互いに短絡されている。このよ
うに構成されたFETl0のドレイン側の外部端子12
とソース側の外部端子11との間に電圧vDSを印加す
ると、ドレイン電流IDが第3図に示されるように飽和
することを利用して、電流源として使用する。FIG. 2 shows a conventionally employed current source circuit. In the figure, the gate and source of an FET (field effect transistor) 10 are short-circuited to each other. External terminal 12 on the drain side of FETl0 configured in this way
When a voltage vDS is applied between the drain current ID and the external terminal 11 on the source side, the drain current ID is saturated as shown in FIG. 3, which is used as a current source.
ここに、第3図に示されるID−vDs特性曲線の傾き
を出力コンダクタンスg と呼び、g は、g” ’
d /avd ’ 17g−const。Here, the slope of the ID-vDs characteristic curve shown in FIG. 3 is called the output conductance g, and g is g"'
d/avd' 17g-const.
で与えられる。そして、この出力コンダクタンスg が
小さいほど定電流となるから、優れた電流源ということ
ができる。is given by The smaller the output conductance g 2 is, the more constant the current is, so it can be said to be an excellent current source.
また、この回路を増幅回路の負荷に用いた場合には、そ
の出力コンダクタンスg が小さいほど、大きな利得が
得られるという利点がある。Further, when this circuit is used as a load of an amplifier circuit, there is an advantage that the smaller the output conductance g, the larger the gain can be obtained.
しかしながら、上述の電流源回路は次のような解決すべ
き課題を有する。第1に、FETのI。However, the above-described current source circuit has the following problems to be solved. First, the I of the FET.
−V。8特性の実際は、FETの基板中を流れる電流な
どがあるため、第3図のように飽和領域でほぼフラット
になるわけではなく、出力コンダクタンスg は5 m
S / wus程度までしか下げられない。-V. 8. In reality, due to the current flowing in the FET substrate, it is not nearly flat in the saturation region as shown in Figure 3, and the output conductance g is 5 m.
It can only be lowered to about S/wus.
特に、FETの相互コンダクタンスg を大きくするた
めゲート長を短縮してゆくと、ショートチャネル効果と
呼ばれる現象が現われ、第4図に示されるように”D−
vDS特性曲線の飽和領域における傾きが大きくなり、
出力コンダクタンスg。In particular, when the gate length is shortened to increase the mutual conductance g of the FET, a phenomenon called the short channel effect appears, and as shown in Figure 4, the "D-
The slope of the vDS characteristic curve in the saturation region increases,
Output conductance g.
が著しく増大する。increases significantly.
そこで本発明は、出力コンダクタンスg が安定的に小
さい値をとる電流源回路を提供することを目的とする。Therefore, an object of the present invention is to provide a current source circuit in which the output conductance g stably takes a small value.
本発明に係る電流源回路は、ゲートとソースとの間が接
続された第1のFETと、この第1のFETのゲートに
ゲートが接続されるとともに、この第1のFETのドレ
インにソースが接続され、そのスレッショルド電圧が第
1のFETのそれよりも深い側にある第2のFETとを
備えることを特徴とする。The current source circuit according to the present invention includes a first FET whose gate and source are connected, the gate is connected to the gate of the first FET, and the source is connected to the drain of the first FET. and a second FET connected to each other, the threshold voltage of which is deeper than that of the first FET.
本発明に係る電流源回路は、以上の通りに構成されるの
で、第2のFETのドレインの電位を上げると、これに
対応する分だけドレイン電流が増加する。この電流増加
に伴って第2のFETのソースと第1のFETのドレイ
ンとの接続点の電位が上昇する。この電位の上昇で、第
2のFETのゲート・ソース間電圧が低下し、結局ドレ
イン電流が減少することになる。このように負帰還がか
かることによって、回路全体としての出力コンダクタン
スg を低下させることができる。Since the current source circuit according to the present invention is configured as described above, when the potential of the drain of the second FET is increased, the drain current increases by a corresponding amount. As this current increases, the potential at the connection point between the source of the second FET and the drain of the first FET increases. This potential increase causes the gate-source voltage of the second FET to decrease, resulting in a decrease in drain current. By applying negative feedback in this manner, the output conductance g of the entire circuit can be reduced.
以下、添付図面を参照して本発明の一実施例に係る電流
源回路を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A current source circuit according to an embodiment of the present invention will be described below with reference to the accompanying drawings.
第1図は本発明の一実施例に係る電流源回路の構成図で
ある。同図において、Q 、Q2はFET
Tを示し、ともにデイプレッション型である。第1のF
ETQlのゲート・ソース間は短絡され、ソースは外部
端子1に接続されている。第1のFETQ のゲート
と第2のFETQ2のゲートとが接続され、第1のFE
TQlのドレインと第2のFETQ2のソースとが接続
されている。第2のFETQ2のドレインは外部端子2
に接続されている。FIG. 1 is a configuration diagram of a current source circuit according to an embodiment of the present invention. In the figure, Q 1 and Q2 indicate FET T, both of which are depletion type. 1st F
The gate and source of ETQl are short-circuited, and the source is connected to external terminal 1. The gate of the first FETQ and the gate of the second FETQ2 are connected, and the gate of the first FETQ
The drain of TQl and the source of second FETQ2 are connected. The drain of the second FETQ2 is external terminal 2
It is connected to the.
ここで、第2のFETQ2のスレッショルド電圧が、第
1のFETQlのそれより深い側にあるものとする。な
おFETにおいて、実際にはドレイン電流が0.1〜1
0μA(値は品種によって異なる)に低下した状態を電
流が零と判定し、このときのゲート会ソース間電圧をス
レッショルド電圧vthと呼ぶ。Here, it is assumed that the threshold voltage of the second FET Q2 is deeper than that of the first FET Ql. In addition, in FET, the drain current is actually 0.1 to 1
A state in which the current decreases to 0 μA (value varies depending on the product) is determined to be zero, and the gate-to-source voltage at this time is called a threshold voltage vth.
このように構成された電流源回路に流れる電流および各
部の電圧を、第1図のような記号で表現する。ここで大
文字は直流成分、小文字は交流成分を示す。すると、こ
の電流源回路では次のような原理により、その出力コン
ダクタンスg が減少することがわかる。The current flowing through the current source circuit configured as described above and the voltage at each part are expressed by symbols as shown in FIG. Here, uppercase letters indicate DC components, and lowercase letters indicate AC components. Then, it can be seen that the output conductance g of this current source circuit decreases based on the following principle.
l) 外部端子1.2間の電圧をv2からv2十v へ
上げる。すなわち、外部端子2へv2から更に正の電圧
v2を加える。これに対応したドレイン電流i、が流れ
、ドレイン電流は全体としてI o +1 dとなる。l) Increase the voltage between external terminals 1.2 from v2 to v2+v. That is, a more positive voltage v2 is applied to the external terminal 2 from v2. A drain current i corresponding to this flows, and the drain current as a whole becomes I o +1 d.
11) ドレイン電流の増加分り、に対応して、第
1のFETQlのドレインと第2のFETQ2のソース
との接続点3の電位が上昇する。11) Corresponding to the increase in drain current, the potential at the connection point 3 between the drain of the first FET Ql and the source of the second FET Q2 increases.
111) 接続点3の電位の上昇によって、第2のF
ETQ2のゲートソース間電圧が低下することにより、
ドレイン電流i、が低下する。111) Due to the increase in the potential at connection point 3, the second F
As the gate-source voltage of ETQ2 decreases,
The drain current i, decreases.
このような負帰還により、電流源回路に流れ込む電流値
は安定的な値をとることから、出力コンダクタンスが低
下することがわかる。Due to such negative feedback, the current value flowing into the current source circuit takes on a stable value, which indicates that the output conductance decreases.
以上の作用を式を用いて説明すると、次のようである。The above action can be explained using a formula as follows.
第1図の電流源回路が所定のバイアス点で動作するよう
に設定されているものとする。このときの第1のFET
Q 、第2のFETQ2の相互コンダクタンスをそれ
ぞれg g とし、出力コml’ m2
ンダクタンスをそれぞれg g とすると、PO2
1−g (v −v ) −gI12v3d
o2 2 3
”golv3 ・・・■こ
の0式より、この第1図の回路の全体としての出力コン
ダクタンスg は、
g −(g ’g ) / (gIl12+go
1+go2)Ool o2
■gol×(go2)/(g、2+gol+go2)・
・・■
となる。従って、g>gg であれば、s2 o
1’ o2
g はg。lに比べて十分に小さくなることが理解でき
る。It is assumed that the current source circuit of FIG. 1 is set to operate at a predetermined bias point. The first FET at this time
Q, the mutual conductance of the second FET Q2 is g g, and the output conductance ml' m2 is g g, respectively, then PO2 1-g (v -v) -gI12v3d
o2 2 3 "golv3 ... ■ From this formula 0, the output conductance g of the circuit in Figure 1 as a whole is g - (g'g) / (gIl12+go
1+go2) Ool o2 ■gol×(go2)/(g, 2+gol+go2)・
...■ becomes. Therefore, if g>gg, s2 o
1' o2 g is g. It can be seen that it is sufficiently small compared to l.
ここで、第1のFETQ、と第2のFETQ2とのスレ
ッショルド電圧vthの条件について検討する。今、仮
りにスレッショルド電圧vthが第1のFETQ と
第2のFETQ2において等しく、例えば−1vであっ
たとする。すると、第1図における接続点3は(V3−
)0.4V程度にバイアスされ、第1のFETQ、は飽
和領域にないため、golが大きくなってしまって回路
全体の出力コンダクタンスg を低下させる効果が薄れ
てしまう。Here, conditions for the threshold voltage vth of the first FETQ and the second FETQ2 will be considered. Now, suppose that the threshold voltage vth is equal in the first FETQ and the second FETQ2, for example, -1v. Then, the connection point 3 in Fig. 1 is (V3-
) Since the first FET Q is biased at about 0.4 V and is not in the saturation region, go becomes large and the effect of lowering the output conductance g of the entire circuit is weakened.
そこで、第2のFETQ2としてスレッショルド電圧v
thが一2vと第1のFETQ、のそれより深い側の値
をもつものを選択すると、上記接続点3は(V3−)1
.0V程度にバイアスされ、第1のFETQ、が飽和領
域に入り、出力コンダクタンスg を十分小さくする効
果が生じる。すなわち、第2のFETQ2が飽和領域に
入る前に第1のF E T Q 1を飽和領域におくた
めの条件として、第2のFETQ2のスレッショルド電
圧■th2が第1のFETQlのスレッショルド電圧v
thtよりも深い側にあるようなものを選ぶのである。Therefore, as the second FETQ2, the threshold voltage v
If th is selected to have a value on the deeper side than -2V and that of the first FETQ, the above connection point 3 is (V3-)1
.. Biased to about 0V, the first FETQ enters the saturation region, producing the effect of sufficiently reducing the output conductance g. That is, as a condition for placing the first FETQ1 in the saturation region before the second FETQ2 enters the saturation region, the threshold voltage th2 of the second FETQ2 is equal to the threshold voltage v of the first FETQl.
Choose something that is deeper than tht.
これによって、第1のF E T Q tと第2のFE
TQ2の両方が飽和領域で動作することが保証され、■
式において、g>gg が成立m2 o1’
o2
するようになる。すなわち、出力コンダクタンスg を
小さくすることができる。As a result, the first FETQt and the second FET
Both TQ2 are guaranteed to operate in the saturation region, and ■
In the formula, g>gg holds m2 o1'
o2. That is, the output conductance g can be reduced.
ちなみに、第1のFETQ、のスレッショルド電圧■
が−1vであり、第2のFETQ2のht
スレッショルド電圧V が−1,8vである場h2
合には、g =0.8m/■mが得られ、通常の(従
来の)約1/6の出力コンダクタンスを持つ電流源回路
が得られた。By the way, the threshold voltage of the first FETQ
If h2 is -1v and the ht threshold voltage V of the second FET Q2 is -1.8v, then g =0.8m/■m is obtained, which is about 1/6 of the normal (conventional) A current source circuit with an output conductance of is obtained.
本発明は以上の実施例に限定されるものではなく、様々
な変形が可能である。The present invention is not limited to the above embodiments, and various modifications are possible.
例えば、FETのタイプとしてはジャンクション型のも
のでも、実施例と、同様に構成することで出力コンダク
タンスの小さな電流源回路を実現できる。For example, even if the type of FET is a junction type, a current source circuit with small output conductance can be realized by configuring the same as in the embodiment.
以上、詳細に説明した通り本発明によれば、電流の増加
が生じると第2のFETのソースと第1のFETのドレ
インとの接続点の電位が上昇して、結局節2のFETの
ゲート・ソース間電圧が低下して電流を低下させるとい
う負帰還の作用により、出力コンダクタンスが安定的に
小さい値をとり得る効果がある。As described above in detail, according to the present invention, when the current increases, the potential at the connection point between the source of the second FET and the drain of the first FET increases, and eventually the gate of the FET at node 2 increases.・The output conductance can stably take a small value due to the effect of negative feedback, which lowers the source-to-source voltage and lowers the current.
1 −V、8特性を示す図である。It is a diagram showing 1-V, 8 characteristics.
1.2・・・外部端子、3・・・接続点、Ql・・・第
1のFET1Q2・・・第2のFET。1.2...External terminal, 3...Connection point, Ql...1st FET1Q2...2nd FET.
Claims (1)
の第1のFETのゲートにゲートが接続されるとともに
、この第1のFETのドレインにソースが接続され、そ
のスレッショルド電圧(ドレイン電流を零と判定すべき
ゲート・ソース間の電圧値)が前記第1のFETのそれ
よりも深い側にある第2のFETとを備える電流源回路
。A first FET whose gate and source are connected; the gate is connected to the gate of this first FET, and the source is connected to the drain of this first FET, and its threshold voltage (drain current a second FET whose gate-source voltage value (which should be determined to be zero) is deeper than that of the first FET.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7972589A JPH02257317A (en) | 1989-03-30 | 1989-03-30 | Current source circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7972589A JPH02257317A (en) | 1989-03-30 | 1989-03-30 | Current source circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02257317A true JPH02257317A (en) | 1990-10-18 |
Family
ID=13698178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7972589A Pending JPH02257317A (en) | 1989-03-30 | 1989-03-30 | Current source circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02257317A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010176270A (en) * | 2009-01-28 | 2010-08-12 | Meiji Univ | Semiconductor device |
CN104049666A (en) * | 2014-06-17 | 2014-09-17 | 苏州能讯高能半导体有限公司 | Two-end constant current device |
JP2017063300A (en) * | 2015-09-24 | 2017-03-30 | エスアイアイ・セミコンダクタ株式会社 | Input circuit |
-
1989
- 1989-03-30 JP JP7972589A patent/JPH02257317A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010176270A (en) * | 2009-01-28 | 2010-08-12 | Meiji Univ | Semiconductor device |
CN104049666A (en) * | 2014-06-17 | 2014-09-17 | 苏州能讯高能半导体有限公司 | Two-end constant current device |
JP2017063300A (en) * | 2015-09-24 | 2017-03-30 | エスアイアイ・セミコンダクタ株式会社 | Input circuit |
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