JPH02251172A - Semiconductor integrated circuit device and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、例えばＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）及び不
揮発性メモリを同一の半導体基板上に形成した半導体集
積回路装置に適用して有効な技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, such as a DRAM.
The present invention relates to a technique that is effective when applied to a semiconductor integrated circuit device in which a dynamic random access memory (dynamic random access memory) and a nonvolatile memory are formed on the same semiconductor substrate.
マイクロコンピュータ等の半導体集積回路装置には、プ
ログラムやデータ等を格納するためのＲＯＭ（リード・
オンリー・メモリ）や、データを一時格納しておくため
のＲＡＭ （ランダム・アクセス・メモリ）、或いはデ
ータの出し入れをおこなう入出力回路等が搭載されてお
り、それらはシリコンのような一個の半導体基板上に形
成されている。このような半導体集積回路装置において
、ＲＯＭを電気的に書き換え可能とするには、Ｅ２ＦＲ
ＯＭ （エレクトリカリ・イレーザブル・アンド・プロ
グラマブルＲＯＭ）を採用することにより実現でき、ま
た、比較的大きな記憶容量を必要とする場合にはメモリ
セルを構成するＩ−ランジスタの数が少ないＤＲＡＭを
搭載することができる。Semiconductor integrated circuit devices such as microcomputers have ROM (read read memory) for storing programs, data, etc.
RAM (Random Access Memory) for temporarily storing data, input/output circuits for inputting and outputting data, etc. are mounted on a single semiconductor substrate such as silicon. formed on top. In such a semiconductor integrated circuit device, in order to make the ROM electrically rewritable, the E2FR
This can be achieved by using OM (Electrically Erasable and Programmable ROM), and if a relatively large storage capacity is required, DRAM with a small number of I-transistors that make up the memory cell is installed. be able to.
従来、半導体集積回路装置にＤＲＡＭとＥ２ＦＲＯＭを
搭載する技術に関しては幾つかの提案がなされている。Conventionally, several proposals have been made regarding techniques for mounting DRAM and E2FROM on semiconductor integrated circuit devices.
例えばＦＬＯＴＯＸ （フローティングゲート・トンネ
ル・オキサイド）構造のメモリセルを持つＥ２ＰＲＯＭ
と、プレーナ型メモリセルを持つＤＲＡＭとの製造工程
の一部を共通化して同一基板上に形成する製造方法が提
案されている。ここでＦＬＯＴＯＸ構造のメモリセルと
は、ＦＬＯＴＯＸ型の電界効果型トランジスタ（以下単
にＦＥＴとも称する）と選択Ｍ Ｉ Ｓ ＦＥ Ｔとを
直列に接続したものであり、−上記ＦＬＯＴＯＸ型ＦＥ
Ｔは、そのチャンネル上の酸化膜の一部をトレイン電極
に対応させ、薄く形成したトンネル酸化シリコン膜を有
し、この酸化シリコン膜の上に多結晶シリコンにて成る
フローティングゲートが形成され、さらにその上に酸化
シリコンにて成るゲート絶縁膜を介して多結晶シリコン
にて成るコントロールゲー１〜が形成されて成るもので
ある。For example, an E2PROM with memory cells of FLOTOX (floating gate tunnel oxide) structure
A manufacturing method has been proposed in which a DRAM having a planar type memory cell and a DRAM having a planar type memory cell are formed on the same substrate by sharing a part of the manufacturing process. Here, the FLOTOX structure memory cell is one in which a FLOTOX field effect transistor (hereinafter simply referred to as FET) and a selection MISFET are connected in series, and - the above FLOTOX FE
The T has a thin tunnel oxide silicon film with a part of the oxide film on the channel corresponding to the train electrode, and a floating gate made of polycrystalline silicon is formed on the silicon oxide film. Control gates 1 to 1 made of polycrystalline silicon are formed thereon with a gate insulating film made of silicon oxide interposed therebetween.
例えばＮチャンネル型の」二記ＦＬＯＴＯＸ構造のメモ
リセルに保持された情報を消去するには、上記ＦＬＯＴ
ＯＸ型ＦＥＴのドレイン電極を回路の接地端子に接続し
、コントロールゲートに高電圧をかける。この時カップ
リング容量によってフローティングゲートの電位が上が
り、トンネル効果により上記トンネル酸化膜を通じて１
へレイン電極から電子がフローティングゲーＩ−に注入
される。For example, to erase information held in a memory cell of an N-channel type FLOTOX structure, use the FLOTOX structure described above.
The drain electrode of the OX FET is connected to the ground terminal of the circuit, and a high voltage is applied to the control gate. At this time, the potential of the floating gate increases due to the coupling capacitance, and the tunnel effect causes the voltage to rise through the tunnel oxide film.
Electrons are injected from the helein electrode into the floating gate I-.
上記メモリセルに情報を書き込むには、コン１−ロール
ゲートを接地端子に接続し、トレイン電極に高電圧をか
ければよい。To write information to the memory cell, the control gate may be connected to the ground terminal and a high voltage may be applied to the train electrode.
前述の従来提案された製造方法は、上記ゲー１へ絶縁膜
、及びその」二に積層されるコントロールゲ−トを形成
する工程を利用してＤＲＡＭのｉｆ／を容量の誘電体膜
、及びプレート電極を形成するものであり、これによっ
て工程数の減少と、作業時間の短縮が可能になるという
効果を持つものである。The previously proposed manufacturing method described above utilizes the process of forming an insulating film on the gate 1 and a control gate laminated on the gate 1 to form a capacitance dielectric film and a plate. This is used to form electrodes, and this has the effect of reducing the number of steps and working time.
尚、ＦＬＯＴＯＸ構造のメモリセルを持っＥ２ＰＲＯＭ
とＤＲＡＭとを同一基板」二に形成する方法について記
載された文献の例としては、日経マグロウヒル社より発
行された「日経マイクロデバイスＪ １９８７年７月号
Ｐ、７１〜７３がある。In addition, E2PROM has memory cells of FLOTOX structure.
An example of a document describing a method for forming a DRAM and a DRAM on the same substrate is "Nikkei Microdevice J, July 1987 issue P, 71-73," published by Nikkei McGraw-Hill.
Ｅ２ＦＲＯＭは、書き込み・消去を繰り返しているうち
に、データ保持特性の劣化が起こるという性質がある。E2FROM has a property that its data retention characteristics deteriorate as it is repeatedly written and erased.
この理由は、Ｆ Ｌ ＯＴ ＯＸ構造のメモリセルを持
つＥ２ＰＲＯＭにおいては、書き込み・消去時のスｉ〜
レスにより、トンネル酸化シリコン膜が劣化し、絶縁破
壊をおこすためと考えられている。Ｅ２ＦＲＯＭにおい
て書き換え可能回数（エンデユランス）の大小は重要な
性能となるが、上記ＦＬＯＴＯＸ構造のメモリセルを持
つＥ２ＰＲＯＭのエンデユランスは１０４回程庇上言わ
れている。The reason for this is that in E2PROMs that have memory cells with an F LOT OX structure, the switching speed during writing and erasing is
It is thought that this is because the tunnel oxide silicon film deteriorates due to the stress, causing dielectric breakdown. In E2FROM, the number of times it can be rewritten (endurance) is an important performance factor, and it is said that the endurance of E2PROM having memory cells of the FLOTOX structure is about 104 times.
そこで本発明者は、上記ＦＬＯＴＯＸ構造の不揮発性メ
モリセルのよりもエンデユランスの人ｙなＭＮＯＳ （
メタル・ナイトライド・オキサイド・セミコンダクタ）
構造のメモリセルを持つＥ２ＰＲＯＭを利用することに
ついて検討した。Therefore, the present inventor developed an MNOS (
metal nitride oxide semiconductor)
We investigated the use of E2PROM having memory cells of this structure.
ここでＭＮＯＳ構造のメモリセルは、例えば、２０［人
コ程度の酸化シリコン膜の上に２００［人］程度の窒化
シリコン膜（以下ナイトライド膜とも称する）を積層形
成した２層構造のゲート絶縁膜を持つＦＥＴと、選択Ｍ
ＩＳＦＥＴとを直列に接続したものであり、上記２層構
造のゲー１へ絶縁膜の界面に電子を保持したり放出した
りすることによって変化されるしきい値電圧の相違に基
づいて情報を保持する。Here, a memory cell with an MNOS structure has a two-layer gate insulating structure in which, for example, a silicon nitride film (hereinafter also referred to as a nitride film) of about 200 [people] is laminated on a silicon oxide film of about 20 [people]. FET with membrane and selection M
ISFETs are connected in series, and information is retained based on the difference in threshold voltage, which is changed by holding and releasing electrons at the interface of the insulating film to the gate 1 of the above two-layer structure. do.
上記ＭＮＯＳ型ＦＥＴに情報を書き込むには、ＭＮＯＳ
型ＦＥＴのゲート電極に高電圧を印加し、トンネル効果
により」二記酸化シリコン膜とナイトライド膜との界面
に電子を注入してそのしきい値電圧を高くする。情報の
消去は、書き込み時と逆の電界を印加して上記界面に正
孔を注入してそのしきい値電圧を低くする。To write information to the above MNOS type FET, MNOS
A high voltage is applied to the gate electrode of the type FET, and electrons are injected into the interface between the silicon oxide film and the nitride film to increase the threshold voltage due to the tunnel effect. To erase information, an electric field opposite to that used during writing is applied to inject holes into the interface to lower the threshold voltage.
ＭＮＯＳ型ＦＥＴにおいては、ＦＬＯＴＯＸ型ＦＥＴの
ようなゲート酸化膜の劣化は殆と見られず、それ自体の
耐久性が高い。しかし、書き込み動作時には上記ＭＮＯ
Ｓ型ＦＥＴと選択ＭＩＳＦＥＴの拡散領域に、例えば−
１０［Ｖ］の電位がかかり、上記選択ＭＩＳＦＥＴのゲ
ート電極には例えば５［■］の電位が印加されるため、
」二部ゲート電極とチャンネルとの間の電位差による当
該ゲート絶縁膜の劣化が発生し、上記ゲート絶縁膜の劣
化により当該Ｅ２ＦＲＯＭのデータ保持特性が悪化する
が、それでもＭＮＯＳ構造のメモリセルを持つＥ２ＰＲ
ＯＭのエンデユランスはＦ Ｔ、、 ０ＴＯＸ構造のも
のよりも大きく、約１０６庇上度と言われている。In the MNOS type FET, there is almost no deterioration of the gate oxide film as in the FLOTOX type FET, and the durability itself is high. However, during write operation, the above MNO
For example, -
A potential of 10 [V] is applied, and a potential of, for example, 5 [■] is applied to the gate electrode of the selected MISFET.
” Deterioration of the gate insulating film occurs due to the potential difference between the two-part gate electrode and the channel, and the data retention characteristics of the E2FROM deteriorate due to the deterioration of the gate insulating film.
The endurance of OM is said to be greater than that of the FT,0TOX structure, about 106 degrees.
このようにＭＮＯＳ構造のメモリセルはＦＬＯＴＯＸ構
造のメモリセルよりもエンデユランスは大きいが、両者
の構造及び製造方法は異なるため、上記ＭＮＯＳ構造の
メモリセルを持つＥ２ＰＲ○ＭをＤＲＡＭと同一の基板
上に効率よく形成するには、上記従来提案されている製
造方法をそのまま適用することはできない。In this way, the MNOS structure memory cell has higher endurance than the FLOTOX structure memory cell, but since the structure and manufacturing method of the two are different, it is possible to place the E2PR○M with the MNOS structure memory cell on the same substrate as the DRAM. For efficient formation, the conventionally proposed manufacturing methods described above cannot be applied as they are.
本発明の目的は、所謂ＭＮＯＳ構造のメモリセルとダイ
ナミック型メモリセルとを同一半導体基板上に効率よく
形成することができる半導体記憶装置及びその製造方法
を提供する事にある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device and a method for manufacturing the same, in which a so-called MNOS structure memory cell and a dynamic memory cell can be efficiently formed on the same semiconductor substrate.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、ダイナミック型記憶素子の情報蓄積用容量素
子の誘電体膜を、ＭＮＯＳ型トランジスタの窒化シリコ
ン膜と概ね同一の厚さの窒化シリコン膜を含めて半導体
集積回路装置を構成するものである。That is, a semiconductor integrated circuit device is constructed in which the dielectric film of the information storage capacitor of the dynamic memory element includes a silicon nitride film having approximately the same thickness as the silicon nitride film of the MNOS transistor.
上記半導体集積回路装置を製造する方法においては、上
記情報蓄積用容量素子の誘電体膜を形成＝７＝
するための窒化シリコン膜の形成と上記ＭＮＯＳ型トラ
ンジスタのための窒化シリコン膜の形成とを同時におこ
なうようにするものである。The method for manufacturing the semiconductor integrated circuit device includes forming a silicon nitride film for forming a dielectric film of the information storage capacitive element and forming a silicon nitride film for the MNOS transistor. This should be done at the same time.
上記製造方法において、」１記情報蓄積用容量素子の誘
電体膜を酸化シリコンと窒化シリコンとの積層構造にす
る場合には、ＭＮＯＳ型トランジスタのための窒化シリ
コン膜と酸化シリコン膜とを形成する工程でその誘電体
膜を一緒に形成することができる。In the above manufacturing method, if the dielectric film of the information storage capacitive element described in item 1 is to have a laminated structure of silicon oxide and silicon nitride, a silicon nitride film and a silicon oxide film for an MNOS transistor are formed. The dielectric film can also be formed in the process.
上記した手段によれば、上記情報蓄積用容量素子の誘電
体膜を、上記ＭＮＯＳ型トランジスタの窒化シリコン膜
と概ね同一の厚さの窒化シリコン膜を含めて構成してい
るため、上記２つの窒化シリコン膜を同一の工程にて形
成することができ、工程数の減少と作業時間の短縮を図
ることができる。According to the above means, since the dielectric film of the information storage capacitive element includes a silicon nitride film having approximately the same thickness as the silicon nitride film of the MNOS type transistor, the two nitride The silicon film can be formed in the same process, and the number of steps and working time can be reduced.
また上記情報蓄積用容量素子の誘電体膜を酸化シリコン
膜、及び窒化シリコン膜の積層構造にする場合に、ＭＮ
ＯＳ型１ヘランジスタのための窒化シリコン膜と酸化シ
リコン膜とを形成する工程でその誘電体膜を一緒に形成
できるため、上記誘電体膜に酸化シリコンを堆積させな
いためのマスクが不要となり、工程数をさらに減少して
作業時間をさらに短縮することができる。Furthermore, when the dielectric film of the information storage capacitive element has a laminated structure of a silicon oxide film and a silicon nitride film, MN
Since the dielectric film can be formed together with the silicon nitride film and silicon oxide film for the OS type 1 helangistor, a mask to prevent silicon oxide from being deposited on the dielectric film is not required, and the number of steps is reduced. can be further reduced to further shorten the working time.
第２図には、本発明に係る半導体集積回路装置をマイク
ロコンピュータに適用した場合のブロック図の一例が示
される。FIG. 2 shows an example of a block diagram when the semiconductor integrated circuit device according to the present invention is applied to a microcomputer.
第２図に示されるマイクロコンピュータは、各種演算や
命令の実行制御手順を制御したりするための中央処理装
置（以下単にＣＰＵとも称する）６１、プログラムメモ
リとしてのＲＯＭ６３、データやアドレス演算などに必
要とされるような各種テーブル類を格納したり、所要の
論理をプログラマブルに構成したりするためのＥ２ＰＲ
ＯＭ、６４、ＣＰＵ６１のワーク領域などに利用される
ＳＲＡＭ６６、データの一時記憶領域として利用される
ＤＲＡＭ６５、さらには割込みコントローラや入出力回
路などの図示しないその他の周辺回路を有し、これらは
内部バス６７に結合され、シリコンのような一個の半導
体基板１上に形成されている。本実施例のマイクロコン
ピュータにおいて動作条件やシステムの使用等が変更に
なった場合には、上記Ｅ”ＰＲＯＭ６４に格納されてい
るデータを電気的に書き換えることができる。本実施例
においては上記Ｅ”ＦＲＯＭは、ＭＮＯＳ構造のメモリ
セルを持つものであり、ＦＬＯＴＯＸ構造のものに較べ
て大きなエンデユランスを備えている。The microcomputer shown in FIG. 2 includes a central processing unit (hereinafter simply referred to as CPU) 61 for controlling various calculations and instruction execution control procedures, a ROM 63 as a program memory, and a ROM 63 necessary for data and address calculations. E2PR for storing various tables and configuring the required logic programmably.
It has an SRAM 66 used as a work area for the CPU 61, a DRAM 65 used as a temporary storage area for data, and other peripheral circuits (not shown) such as an interrupt controller and an input/output circuit. 67 and is formed on a single semiconductor substrate 1 such as silicon. If the operating conditions or system use of the microcomputer of this embodiment are changed, the data stored in the E"PROM 64 can be electrically rewritten. In this embodiment, the E" FROM has memory cells of MNOS structure, and has greater endurance than those of FLOTOX structure.
第１図には本発明の一実施例であるＭＮＯＳ構造のメモ
リセルを持つＥ２ＰＲＯＭ６４とＤＲＡＭ６５とを同一
半導体基板上に形成した半導体集積回路装置の縦断面図
が示される。本図に示す半導体集積回路装置は、特に制
限されないが、Ｎ型半導体基板１上に形成されている。FIG. 1 shows a longitudinal sectional view of a semiconductor integrated circuit device according to an embodiment of the present invention, in which an E2PROM 64 having memory cells of an MNOS structure and a DRAM 65 are formed on the same semiconductor substrate. The semiconductor integrated circuit device shown in this figure is formed on an N-type semiconductor substrate 1, although this is not particularly limited.
Ｅ２ＦＲＯＭ形成領域４０にはＭＮＯＳ構造のメモリセ
ルＥＭが、ＤＲＡＭ形成領域５０には１トランジスタ型
のメモリセルＤＭがそれぞれ代表的に示される。An MNOS structure memory cell EM is typically shown in the E2FROM formation region 40, and a one-transistor type memory cell DM is typically shown in the DRAM formation region 50.
Ｅ２ＦＲＯＭのメモリセルＥＭは上記Ｎ型半導体基板１
内に形成されたＰ型ウェル領域３表面に形成されており
、」１記ＤＲＡＭのメモリセルＤＭは上記Ｎ型半導体基
板１内に形成されたＰ型ウェル領域２の表面に形成され
ている。The memory cell EM of E2FROM is the above N-type semiconductor substrate 1.
The memory cell DM of the DRAM is formed on the surface of the P-type well region 2 formed within the N-type semiconductor substrate 1.
上記Ｅ２ＦＲＯＭのメモリセルＥＭは、ＭＮＯＳ型ＦＥ
ＴＱ工と、メモリセル選択用ＭＩ Ｓ ＦＥＴＱ２とを
直列に接続して構成されている。上記ＭＮＯＳ型ＦＥＴ
Ｑ工は所要の間隔を持って上記Ｐ型ウェル領域３表面に
形成された拡散領域２１゜２２、及びその間の上記Ｐ型
つェル領域３表面上に形成されたゲート電極２４より構
成されている。The memory cell EM of the above E2FROM is an MNOS type FE.
It is constructed by connecting a TQ element and a memory cell selection MIS FETQ2 in series. Above MNOS type FET
The Q-type is composed of diffusion regions 21 and 22 formed on the surface of the P-type well region 3 at a required interval, and a gate electrode 24 formed on the surface of the P-type well region 3 between them. There is.
上記ゲート電極２４と上記Ｐ型ウェル領域３との間には
２層構造を持つゲート絶縁膜２５が形成されている。ま
た選択ＭＩＳＦＥＴＱ２の一方の拡散領域２２は、上記
ＭＮＯＳ型のＦ Ｅ Ｔ Ｑ ｉと共通となっており、
もう一方の拡散領域２３との間には酸化シリコンにて成
るゲート絶縁膜７を介して多結晶シリコンにて成るゲー
ト電極２６が形成されている。上記ゲート電極２６の上
面及び側面には酸化シリコン膜１８が形成されており、
上記ゲート電極２４の側面、及び上記酸化シリコン１模
１８を含む上記ゲート電極２６の側面には、酸化シリコ
ンにて成るサイドウオールスペーサ１２が形成されてい
る。上記拡散領域２１，２２．２３は、不純物濃度の高
いＮ＋型半導体領域２］Ａ。A gate insulating film 25 having a two-layer structure is formed between the gate electrode 24 and the P-type well region 3. Further, one diffusion region 22 of the selection MISFETQ2 is common to the above-mentioned MNOS type FETQi,
A gate electrode 26 made of polycrystalline silicon is formed between the other diffusion region 23 and the gate insulating film 7 made of silicon oxide. A silicon oxide film 18 is formed on the upper and side surfaces of the gate electrode 26,
A side wall spacer 12 made of silicon oxide is formed on the side surface of the gate electrode 24 and the side surface of the gate electrode 26 including the silicon oxide 1 pattern 18. The diffusion regions 21, 22, and 23 are N+ type semiconductor regions 2]A with high impurity concentration.
２２Ａ、２３Ａのチャンネル側端に不純物濃度の低いＮ
−型半導体領域２１Ｂ、２２Ｂ、２３Ｂを配置した所謂
ＬＤＤ （ライ１〜す・ドープド・トレイン）構造とな
っている。N with a low impurity concentration is placed at the channel side ends of 22A and 23A.
It has a so-called LDD (Lie Doped Train) structure in which - type semiconductor regions 21B, 22B, and 23B are arranged.
上記ＭＮＯＳ型ＦＥＴＱ□は、書き込み・消去動作に従
って変化されるしきい値電圧に応じて論理″１′″また
は０″′の情報を保持するように働く。上記ＦＥＴＱ□
のゲート絶縁膜２５は、約２０［人］程度の厚さの酸化
シリコン膜２７の上層に、約２００［人］程度の厚さの
ナイトライド膜２８を堆積させて構成されている。The above-mentioned MNOS type FETQ□ functions to hold information of logic "1'' or 0"' according to the threshold voltage that is changed according to write/erase operations.The above-mentioned FETQ□
The gate insulating film 25 is constructed by depositing a nitride film 28 with a thickness of about 200 [layers] on a silicon oxide film 27 with a thickness of about 20 [layers].
上記ゲート電極２４に、例えば５［ｖ］程度の電圧を印
加し、半導体基板１に、例えば−］Ｏ［Ｖ］程度の電圧
を印加すると、チャンネル表面近傍の電子がトンネル効
果によって上記酸化シリコン膜２７、及びナイトライド
膜２８との界面に注入されてトラップされる。この時上
記トランジスタＱ□のしきい値電圧が上昇してエンハン
スメント型となり、データ読み出し時にコントロールゲ
ートにＯ［Ｖ］が印加されると、上記ＭＮＯＳ型Ｆ Ｅ
Ｔ Ｑ工はオフ状態を保つようになるため、例えば論
理ＩＩ Ｑ Ｉ＋の情報を保持していることになる。逆
に上記ゲート電極２４に、例えば−１０［Ｖ］程度の電
圧を印加し、半導体基板１に、例えば５［■］程度の電
圧を印加すると、チャンネル表面近傍の正孔が上記界面
注入される。この時上記トランジスタＱ１のしきい値電
圧が低下してデプレッション型となり常にオン状態を保
つため、例えば論理ＩＩ Ｉ Ｉ＋の情報を保持してい
ることになる。When a voltage of, for example, about 5 [V] is applied to the gate electrode 24 and a voltage of, for example, -]O [V] is applied to the semiconductor substrate 1, electrons near the channel surface are transferred to the silicon oxide film by a tunnel effect. 27 and the interface with the nitride film 28 and are trapped. At this time, the threshold voltage of the transistor Q□ rises to become an enhancement type transistor, and when O[V] is applied to the control gate during data reading, the MNOS type F E
Since the T Q unit maintains an off state, it holds information on, for example, the logic II Q I+. Conversely, when a voltage of, for example, about -10 [V] is applied to the gate electrode 24 and a voltage of, for example, about 5 [■] to the semiconductor substrate 1, holes near the channel surface are injected at the interface. . At this time, the threshold voltage of the transistor Q1 decreases and the transistor Q1 becomes depletion type and always maintains an on state, so that it holds information of logic II I I+, for example.
上記ＤＲＡＭのメモリセルＤＭはＮチャンネル型ＭＩＳ
ＦＥＴＱｎとプレーナ型の蓄積容量Ｃｉとを直列に接続
して構成されており、上記ＭＩＳＦＥＴＱｎのソース電
極またはドレイン電極４゜５は所定の間隔をもって上記
Ｐ型ウェル領域２上に形成されており、その間には酸化
シリコンにて成るゲート絶縁膜７を介して多結晶シリコ
ンにて成るゲート電極６が形成されている。上記ゲー１
へ電極６の上面及び側面には酸化シリコン膜工８が形成
されており、」１記酸化シリコン膜１８を含む上記ゲー
ト電極６側面には酸化シリコンにて成るサイドウオール
スペーサ１２が形成されている。The memory cell DM of the above DRAM is an N-channel MIS
It is constructed by connecting a FETQn and a planar storage capacitor Ci in series, and the source electrode or drain electrode 4.5 of the MISFETQn is formed on the P-type well region 2 at a predetermined interval. A gate electrode 6 made of polycrystalline silicon is formed through a gate insulating film 7 made of silicon oxide. Above game 1
A silicon oxide film 8 is formed on the top and side surfaces of the gate electrode 6, and a sidewall spacer 12 made of silicon oxide is formed on the side surface of the gate electrode 6 including the silicon oxide film 18. .
上記ソース電極またはドレイン電極４，５は、不純物濃
度の高いＮ＋型半導体領域４Ａ、５Ａのチャンネル側端
に不純物濃度の低いＮ−型半導体領域４．Ｂ、５Ｂを配
置した所謂ＬＤＤ構造となっている。上記一方のソース
電極または１−レイン電極５は隣接する蓄積容量Ｃ１の
下部電極１４と接続されており、上記下部電極１４の上
層には誘電体膜１０を介して多結晶シリコンにて成る上
記蓄積容量のプレート電ｒＡｌｌが形成されている。上
記プレート電極１１は、他のメモリセルの蓄積容量のプ
レート電極と共通に接続されており、上記誘電体膜１０
は上記プレート電極の下面全体に延在形成されている。The source or drain electrodes 4, 5 are formed at the channel side end of the N+ type semiconductor region 4A, 5A with a high impurity concentration, and the N− type semiconductor region 4. It has a so-called LDD structure in which B and 5B are arranged. The one source electrode or 1-rain electrode 5 is connected to the lower electrode 14 of the adjacent storage capacitor C1, and the upper layer of the lower electrode 14 is provided with the storage capacitor made of polycrystalline silicon via a dielectric film 10. A capacitive plate voltage rAll is formed. The plate electrode 11 is commonly connected to the plate electrodes of the storage capacitors of other memory cells, and the dielectric film 10
is formed extending over the entire lower surface of the plate electrode.
上記誘電体膜１０は酸化シリコン膜８の上層にナイトラ
イド膜９を堆積させた２層構造となっており、上記２層
の膜は上記ＭＮＯＳ型ＦＥＴＱ□の２層より成るゲート
絶縁膜２５を形成する工程と同一の工程で形成されるた
め、上記ゲート絶縁膜２５と概ね同一の厚さとなってい
る。すなわち上記酸化シリコン膜８の厚さは約２０［人
］程度であり、上記ナイトライド膜９の厚さは約２００
［人］程度となっている。上記誘電体膜１０、及びゲー
ト絶縁膜２５を同一の工程にて形成することにより、工
程数の低減と作業時間の短縮を図ることができる。The dielectric film 10 has a two-layer structure in which a nitride film 9 is deposited on the silicon oxide film 8, and the two-layer film is a gate insulating film 25 consisting of two layers of the MNOS type FET Q□. Since it is formed in the same process as the formation process, it has approximately the same thickness as the gate insulating film 25 described above. That is, the thickness of the silicon oxide film 8 is approximately 20 [people], and the thickness of the nitride film 9 is approximately 200 [people].
[person] level. By forming the dielectric film 10 and the gate insulating film 25 in the same process, the number of steps and working time can be reduced.
従来ＤＲＡＭの蓄積容量の誘電体膜をナイトライドにて
形成する時の厚さは約１００ ［人］程度であるが、本
実施例においては上記誘電体膜１ｏ、及びゲート絶縁膜
２５を同一の工程にて形成するため、上記ナイトライド
膜９の厚さはＭＮＯＳ型ＦＥＴのゲート絶縁膜と概ね同
一の約２００［入コとなっている。このため上記蓄積容
量Ｃｉの容量値を従来のものと同等にするために、本実
施例では蓄積容量の電極面積を大きくしである。上記大
きくなった電極面積を少しでも縮小するために」−記酸
化シリコン膜８を除去することもできるが、その場合に
は上記酸化シリコンを蓄積容量部に堆積させないための
マスクが必要になる。Conventionally, when the dielectric film of the storage capacitor of a DRAM is formed using nitride, the thickness is about 100 [layers], but in this embodiment, the dielectric film 1o and the gate insulating film 25 are formed using the same film. Since it is formed in a process, the thickness of the nitride film 9 is about 200 mm, which is approximately the same as the gate insulating film of the MNOS type FET. Therefore, in order to make the capacitance value of the storage capacitor Ci equal to that of the conventional one, the electrode area of the storage capacitor is increased in this embodiment. In order to reduce the increased electrode area as much as possible, the silicon oxide film 8 can be removed, but in that case a mask is required to prevent the silicon oxide from being deposited on the storage capacitor.
上記Ｅ２ＰＲＯＭのメモリセル１之Ｍ、及びＤ ＲＡＭ
のメモリセルＤＭを含む基板主面上には酸化シリコンに
て成る層間絶縁膜１５が形成されており、上記Ｅ２ＦＲ
ＯＭのメモリセルＥＭの拡散領域２３、及び上記ＤＲＡ
ＭのメモリセルＤＭのソース電極またはドレイン電極４
上の上記層間絶縁膜１５の所要部分にはコンタクＩ・ホ
ール１５Ａ。Memory cell 1 of the above E2PROM and DRAM
An interlayer insulating film 15 made of silicon oxide is formed on the main surface of the substrate including the memory cells DM of the E2FR.
The diffusion region 23 of the memory cell EM of the OM and the DRA
Source electrode or drain electrode 4 of memory cell DM of M
Contact holes 15A are provided in required portions of the upper interlayer insulating film 15.
１５Ｂがそれぞれ開口されている。上記層間絶縁膜１５
上には、上記コンタク１へホール１５Δを介して上記拡
散領域２３に接続するアルミニウムにて成る配線１６、
及び上記コンタク１へホール１５Ｂを介して上記ソース
電極またはドレイン電極４に接続するアルミニウムにて
成る配線］７が形成されている。上記配線１６．１７は
メモリセルＥＭ、ＤＭのデータ線として使用される。15B are each opened. The interlayer insulating film 15
On the top, a wiring 16 made of aluminum is connected to the contact 1 through the hole 15Δ to the diffusion region 23;
and a wiring made of aluminum which connects the contact 1 to the source or drain electrode 4 via the hole 15B. The wirings 16 and 17 are used as data lines for memory cells EM and DM.
尚、３０は酸化シリコンにて成る素子間分離用絶縁膜で
あり、上記素子間分離用絶縁膜３０の下層にはＰ＋型半
遜体領域にて成るチャンネルストッパ領域３１が形成さ
れている。Reference numeral 30 denotes an insulating film for element isolation made of silicon oxide, and a channel stopper region 31 made of a P+ type semicircumferential region is formed in the lower layer of the insulating film 30 for element isolation.
次に、第１図に示される半導体集積回路装置の製造工程
を第３図（、）〜（ｄ）に基づいて説明する。Next, the manufacturing process of the semiconductor integrated circuit device shown in FIG. 1 will be explained based on FIGS. 3(,) to (d).
第３図（ａ）に示すように所定の工程を経てＮ型半導体
基板１内にＰ型ウェル領域２，３を形成する。本図にお
いては、右側にＭＮＯＳ型ＦＥＴを備えたＥ”ＦＲＯＭ
形成領域４０が示され、左側にはＤＲＡＭ形成領域５ｏ
が示されるものとする。As shown in FIG. 3(a), P-type well regions 2 and 3 are formed in N-type semiconductor substrate 1 through predetermined steps. In this figure, the E”FROM with MNOS type FET is shown on the right side.
A formation region 40 is shown, and a DRAM formation region 5o is shown on the left side.
shall be indicated.
次に上記Ｎ型半導体基板１表面のうち、」１記Ｅ”ＦＲ
ＯＭ、及びＤＲＡＭを形成しない領域を選釈的に酸化し
て素子間分離用絶縁膜３０を形成する。上記素子間分離
用絶縁膜３０を形成する工程と実質的に同一の工程にて
、上記素子間分離用絶縁膜３０の下層にＰ型半導体領域
にて成るチャンネルストッパ領域３１を形成する。Next, on the surface of the N-type semiconductor substrate 1, "1 E"FR
An insulating film 30 for isolation between elements is formed by selectively oxidizing regions where OM and DRAM are not formed. In substantially the same process as the step of forming the element isolation insulating film 30, a channel stopper region 31 made of a P-type semiconductor region is formed under the element isolation insulating film 30.
次に上記Ｅ２ＦＲＯＭ用選択ＭＩＳＦＥＴのグー１〜電
極２６と上記ＤＲＡＭ用選択Ｍ Ｉ Ｓ Ｆ Ｅ Ｔの
ゲート電極６を形成する。まずＰ型ウェル領域２．３の
表面を熱酸化して、ゲー［・絶縁膜７となる図示しない
酸化シリコン膜を形成する。次に上記酸化シリコン膜上
層に図示しない多結晶シリコン膜を堆積させ１周知の露
光技術を用いて手記多結晶シリコン膜と酸化シリコン膜
とを重ね切りし、所要の形状のゲート電極６，２６を形
成する。Next, the electrodes 1 to 26 of the E2FROM selection MISFET and the gate electrode 6 of the DRAM selection MISFET are formed. First, the surface of the P-type well region 2.3 is thermally oxidized to form a silicon oxide film (not shown) which will become the game insulating film 7. Next, a polycrystalline silicon film (not shown) is deposited on the upper layer of the silicon oxide film, and the polycrystalline silicon film and the silicon oxide film are overlapped and cut using a well-known exposure technique to form gate electrodes 6 and 26 in the desired shape. Form.
次にＤＲＡＭ形成領域５０の所要部分にイオンを打ち込
み、Ｐ型ウェル領域２表面に蓄積容量の下部電極１４と
なるＮ型半導体領域を形成する。Next, ions are implanted into required portions of the DRAM forming region 50 to form an N-type semiconductor region that will become the lower electrode 14 of the storage capacitor on the surface of the P-type well region 2 .
次に第３図（ｂ）に示すように上記グー１〜電極６．２
６の上面及び側面に酸化シリコン膜１８を形成する。上
記酸化シリコン膜１８は、熱酸化によって半導体基板主
面上に全面形成した後、上記グー１−電極６，２Ｇの」
−面及び側面を残してエツチングにて除去する。Next, as shown in FIG. 3(b), the above-mentioned goo 1 to electrode 6.2
A silicon oxide film 18 is formed on the top and side surfaces of the silicon oxide film 6. The silicon oxide film 18 is formed on the entire main surface of the semiconductor substrate by thermal oxidation, and then the silicon oxide film 18 is formed on the main surface of the semiconductor substrate by thermal oxidation.
-Remove by etching leaving the surface and sides intact.
次に上記半導体基板主面上に、約２０［人］程度の厚さ
の酸化シリコン膜３２を堆積させ、さらにその上に、約
２００ ［人］程度の厚さのティ１〜ライドｒＩＡ３３
を全面堆積させ、次に」二部ナイ１−ライド膜３３上層
に多結晶シリコン膜３４を全面堆積させる。上記酸化シ
リコン膜３２、ナイトライド膜３３、及び多結晶シリコ
ン膜３４は後工程にて所要の形状に形成され、上記酸化
シリコン膜３２、及びナイトライド膜３３は、Ｅ２ＰＲ
ＯＭのＭＮＯ５型ＦＥＴのゲート絶縁膜を構成するとと
もにＤＲＡＭの蓄積容量の誘電体膜を構成する。Next, on the main surface of the semiconductor substrate, a silicon oxide film 32 with a thickness of about 20 [people] is deposited, and on top of that, T1 to RIA 33 with a thickness of about 200 [people] are deposited.
is deposited on the entire surface, and then a polycrystalline silicon film 34 is deposited on the entire surface on the two-part nylonide film 33. The silicon oxide film 32, nitride film 33, and polycrystalline silicon film 34 are formed into required shapes in a later process, and the silicon oxide film 32 and nitride film 33 are formed using E2PR.
It constitutes the gate insulating film of the MNO5 type FET of the OM and also constitutes the dielectric film of the storage capacitor of the DRAM.
また上記多結晶シリコン膜３４は、Ｅ２ＰＲＯＭのＭＮ
ＯＳ型ＦＥＴのゲート電極を形成するとともに、ＤＲＡ
Ｍの蓄積容量のプレート電極を構成する。Further, the polycrystalline silicon film 34 is
In addition to forming the gate electrode of the OS type FET,
This constitutes a plate electrode for a storage capacitor of M.
次に第３図（ｃ）に示すようにエツチングにて上記酸化
シリコン膜３２、上記ナイトライド膜３３、上記多結晶
シリコン膜３４を重ね切りし、誘電体膜１０、プレート
電極１１を形成するとともに、Ｅ２ＦＲＯＭのＭＮＯＳ
型ＦＥＴＱ□のゲート絶縁膜２５を形成する。上記誘電
体膜１０、プレート電極１１は、下層に形成された下部
電極１４とともに蓄積容量Ｃｊを構成する。Next, as shown in FIG. 3(c), the silicon oxide film 32, the nitride film 33, and the polycrystalline silicon film 34 are cut in layers by etching to form the dielectric film 10 and the plate electrode 11. , E2FROM MNOS
A gate insulating film 25 of type FETQ□ is formed. The dielectric film 10 and the plate electrode 11 constitute a storage capacitor Cj together with the lower electrode 14 formed in the lower layer.
上記誘電体膜１０を形成する工程と、上記ＭＮＯＳ型Ｆ
ＥＴのゲート酸化膜２５を形成する工程とは同一の工程
であるため、工程数を減少し、作業時間を短縮すること
が可能となる。The step of forming the dielectric film 10 and the MNOS type F
Since this step is the same as the step of forming the gate oxide film 25 of ET, the number of steps can be reduced and the working time can be shortened.
本実施例において上記誘電体膜１０は２層構造となって
いるが、ナイトライ１〜膜９のみで形成することもでき
る。この場合には酸化シリコン膜８を除去した分だけ蓄
積容量値の向上、或いはＭ積容量占有面積の縮小が図れ
るが、上記酸化シリコン膜を堆積させないためのマスク
が必要となる。In this embodiment, the dielectric film 10 has a two-layer structure, but it can also be formed of only the nitrite films 1 to 9. In this case, the storage capacitance value can be improved by the amount of silicon oxide film 8 removed, or the area occupied by the M product capacitance can be reduced, but a mask is required to prevent the silicon oxide film from being deposited.
次にライト酸化をおこない、上記Ｄ ＲＡ Ｍ形成領域
５０及びＥ２ＰＲＯＭ形成領域４０のうち、上記ゲート
電極６，２４．２６、及びプレー１−電極１１を形成し
ない領域の表面に酸化シリコン暎１９を形成する。Next, light oxidation is performed to form a silicon oxide layer 19 on the surface of the region where the gate electrodes 6, 24, 26 and the plate 1 electrode 11 are not formed in the DRAM formation region 50 and the E2PROM formation region 40. do.
次に第３図（ｄ）に示すようにＮ型半導体領域を形成す
る。まずゲート電極６，２４，２６、及びプレー１−電
極１１をマスクとして、上記ＤＲＡＭ形成領域５０及び
Ｅ”ＰＲＯＭ形成領域４０の所要領域にイオン打ち込み
をおこない、Ｎ型不純物を低濃度に導入する。これによ
って上記ＤＲＡＭのソース電極またはドレイン電極４，
５のうちのＮ−型半導体領域４−Ｂ、５Ｂ、及び上記Ｅ
２ＦＲＯＭの拡散領域２１，２２．２３のうちのＮ−型
半導体領域２１Ｂ、２２Ｂ、２３Ｂが形成され−る。Next, as shown in FIG. 3(d), an N-type semiconductor region is formed. First, using the gate electrodes 6, 24, 26 and the plate 1-electrode 11 as masks, ions are implanted into required regions of the DRAM formation region 50 and the E''PROM formation region 40 to introduce N-type impurities at a low concentration. As a result, the source electrode or drain electrode 4 of the DRAM,
5, the N-type semiconductor regions 4-B, 5B, and the above E
Of the diffusion regions 21, 22, and 23 of the 2FROM, N-type semiconductor regions 21B, 22B, and 23B are formed.
次に上記ゲート電極６，２４．２６の側面にサイドウオ
ールスペーサ１２を形成する。上記サイドウオールスペ
ーサ１２は半導体基板上に酸化シリコンを全面堆積させ
た後に反応性イオンエツチングをおこなうことによって
形成する。Next, sidewall spacers 12 are formed on the side surfaces of the gate electrodes 6, 24 and 26. The sidewall spacer 12 is formed by depositing silicon oxide on the entire surface of the semiconductor substrate and then performing reactive ion etching.
次に上記サイドウオールスペーサ１２をマスクとしてイ
オン打ち込みをおこない、Ｎ型不純物を高濃度に導入す
る。これにより上記ＤＲＡＭのソース電極またはトレイ
ン電極４，５のうちのＮ＋型半導体領域４Ａ、５Ａ、及
び上記Ｅ２ＦＲＯＭの拡散領域２１，２２．２３のうち
％Ｎ＋型半導体領域２１Ａ、２２Ａ、２３Ａが形成され
る。上記工程により、上記ソース電極またはトレイン電
極４−，５，２１，２２．２３のＴ、、 Ｄ Ｄ構造か
略完成する。Next, ion implantation is performed using the sidewall spacer 12 as a mask to introduce N-type impurities at a high concentration. As a result, N+ type semiconductor regions 4A, 5A of the source electrodes or train electrodes 4, 5 of the DRAM, and %N+ type semiconductor regions 21A, 22A, 23A of the diffusion regions 21, 22.23 of the E2FROM are formed. Ru. Through the above steps, the T, , DD structure of the source electrode or train electrode 4-, 5, 21, 22, 23 is almost completed.
」１記実施例によれば、以下の作用効果を得るものであ
る。According to the first embodiment, the following effects can be obtained.
（１，）Ｅ２ＦＲＯＭのＭＮＯＳ型ＦＥＴのグー１〜絶
縁膜２５を構成するナイトライド膜２８を形成する工程
と同一の工程にて上記誘電体膜１０を構成するナイトラ
イド膜９を形成するため、］−程数を減少し、作業時間
を短縮することができる。(1,) To form the nitride film 9 constituting the dielectric film 10 in the same process as the step of forming the nitride film 28 constituting the insulating film 25 of the MNOS FET of the E2FROM, ] - It is possible to reduce the number of coefficients and shorten the working time.
（２）Ｅ”ＦＲＯＭのＭＮＯＳ型ＦＥＴのグー１−絶ｉ
１１％２５を構成する酸化シリコン膜２７を形成する工
程と同一の工程にて上記誘電体膜］０を構成する酸化シ
リコン膜８を形成するため、上記酸化シリコン膜を堆積
させないためのマスクが不要となり、工程数をさらに減
少することができ、作業時間の短縮が図れる。(2) MNOS type FET of E”FROM
Since the silicon oxide film 8 which constitutes the dielectric film]0 is formed in the same process as the step of forming the silicon oxide film 27 which constitutes 11%25, a mask is not required to prevent the silicon oxide film from being deposited. Therefore, the number of steps can be further reduced, and the working time can be shortened.
また上記誘電体膜１０を上記ゲー１へ絶縁膜２５と同一
の工程にて形成することにより、上記誘電体膜１０中の
ナイトライド膜９が従来のものよりも厚く形成されるが
、本実施例においては上記誘電体膜１０が厚くなった分
だけ電極面積を増加しであるため、実用上の問題はない
。Furthermore, by forming the dielectric film 10 on the gate 1 in the same process as the insulating film 25, the nitride film 9 in the dielectric film 10 is formed thicker than the conventional one. In the example, since the electrode area is increased by the thickness of the dielectric film 10, there is no practical problem.
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である事は言うまでもない。Although the invention made by the present inventor has been specifically described above based on examples, it goes without saying that the present invention is not limited thereto and can be modified in various ways without departing from the gist thereof.
例えば、本実施例ではＤＲＡＭの蓄積容量の誘電体膜を
酸化シリコン膜とナイトライド膜の２層構造としたが、
必ずしもこれに限定されるものではなく、ナイトライ１
〜膜のみで形成してもよい。For example, in this embodiment, the dielectric film of the storage capacitor of the DRAM has a two-layer structure of a silicon oxide film and a nitride film.
It is not necessarily limited to this, but includes
- May be formed only with a film.
この場合上記酸化シリコン膜が除かれたことにより蓄積
容量値が増太し、メモリセルの占有面積を縮小できるが
、上記酸化シリコンを堆積させないためのマスクが必要
になるという不利益を考慮する必要がある。In this case, since the silicon oxide film is removed, the storage capacitance value increases and the area occupied by the memory cell can be reduced, but it is necessary to consider the disadvantage that a mask is required to prevent the silicon oxide from being deposited. There is.
また本実施例ではＤＲＡＭの蓄積容量をプレーナ型とし
たが、必ずしもこれに限定されるものではなく、スタッ
ク構造のものを適宜採用することもできる。Further, in this embodiment, the storage capacity of the DRAM is of a planar type, but it is not necessarily limited to this, and a stacked structure can also be adopted as appropriate.
以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるマイクロコンピュ
ータに適用した場合について説明したが、本発明はそれ
に限定されるものではなく、周辺コントローラなど、そ
の他の半導体集積回路装置に広く利用することができる
。本発明は少なくともＤＲＡＭとＭＮＯＳ型トランジス
タとを同一の半導体基板上に形成する条件のものに適用
することができる。In the above explanation, the invention made by the present inventor was mainly applied to microcomputers, which is the background field of application, but the present invention is not limited thereto, and is applicable to other applications such as peripheral controllers It can be widely used in semiconductor integrated circuit devices. The present invention can be applied to at least a condition in which a DRAM and an MNOS transistor are formed on the same semiconductor substrate.
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。Among the inventions disclosed in this application, the effects obtained by typical ones are as follows.
すなわち情報蓄積用容量素子の誘電体膜には、ＭＮＯ３
型１−ランジスタのグー１〜電極下層に形成された窒化
シリコン膜と概ね同一の厚さの窒化シリコン膜を含むた
め、上記２つの窒化シリコン膜を形成する工程を同一の
工程にておこなうことによって工程数の減少、及び作業
時間の短縮を図ることができるという効果がある。In other words, the dielectric film of the information storage capacitive element contains MNO3.
Type 1 - Since the transistor includes a silicon nitride film with approximately the same thickness as the silicon nitride film formed in the bottom layer of the electrode, the process of forming the two silicon nitride films described above can be performed in the same process. This has the effect of reducing the number of steps and working time.
また上記誘電体膜を形成する工程を、上記ＭＮｏＳ型ト
ランジスタのゲート絶縁膜である酸化シリコン膜、及び
窒化シリコン膜を形成する工程と同一の工程にておこな
うことによって、情報蓄積用容量素子部に酸化シリコン
膜を堆積させないためのマスクが不要となり、工程数を
さらに減少させ、作業時間をさらに短縮させることがで
きるという効果がある。Furthermore, by performing the step of forming the dielectric film in the same step as the step of forming the silicon oxide film and the silicon nitride film, which are the gate insulating films of the MNoS transistor, This eliminates the need for a mask to prevent the deposition of a silicon oxide film, which has the effect of further reducing the number of steps and working time.
第１図は本発明の一実施例であるＤＲＡＭ及びＥ”ＦＲ
ＯＭを同一の基板上に形成した半導体集積回路装置を示
す縦断面図、
第２図は本発明をマイクロコンピュータを内蔵する半導
体集積回路装置に適用した一実施例の構成を示す図、
第３図（ａ）−（ｄ）は第１図に示すＤ ＲＡＭ及びＥ
２ＦＲＯＭを同一の基板上に形成した半導体集積回路装
置の製造工程の一例を順次示す縦断面図である。
１・・Ｎ型半導体基板、２，３・Ｐ型ウェル領域、８・
・・酸化シリコン膜、９・・ナイトライド膜、１゜・・
・誘電体膜、１１・・プレート電極、１４・・下部電極
、２４・・・ゲート電極、２５・・・ゲート絶縁膜、２
６・・・、２７・・・酸化シリコン膜、２８・・・ナイ
トライド膜、４０−Ｅ２ＰＲＯＭ形成領域、５０ ・−
Ｄ ＲＡＭ形成領域、Ｑ、−＝ＭＮＯＳ型ＦＥＴ、Ｑ２
．Ｑｎ ”’選択ＭＩＳＦＥＴ。FIG. 1 shows a DRAM and an E"FR which are one embodiment of the present invention.
2 is a longitudinal sectional view showing a semiconductor integrated circuit device in which an OM is formed on the same substrate; FIG. 2 is a diagram showing the configuration of an embodiment in which the present invention is applied to a semiconductor integrated circuit device incorporating a microcomputer; FIG. (a)-(d) are the DRAM and E shown in Figure 1.
FIG. 3 is a vertical cross-sectional view sequentially showing an example of the manufacturing process of a semiconductor integrated circuit device in which 2FROMs are formed on the same substrate. 1. N-type semiconductor substrate, 2, 3. P-type well region, 8.
・・Silicon oxide film, 9・・Nitride film, 1°・・
- Dielectric film, 11... Plate electrode, 14... Lower electrode, 24... Gate electrode, 25... Gate insulating film, 2
6..., 27... Silicon oxide film, 28... Nitride film, 40-E2PROM formation region, 50 ・-
D RAM formation area, Q, -=MNOS type FET, Q2
．． Qn"'Selection MISFET.
Claims (1)
ン膜が形成されたＭＮＯＳ型トランジスタを有する不揮
発性記憶素子と、情報蓄積用容量素子を有するダイナミ
ック型記憶素子とを一個の半導体基板上に備え、上記情
報蓄積用容量素子の誘電体膜は上記ＭＮＯＳ型トランジ
スタの窒化シリコン膜と概ね同一の厚さの窒化シリコン
膜を含んで成る半導体集積回路装置。 ２、ゲート電極の下層に窒化シリコン膜及び酸化シリコ
ン膜が形成されたＭＮＯＳ型トランジスタを有する不揮
発性記憶素子と、情報蓄積用容量素子を有するダイナミ
ック型記憶素子とを一個の半導体基板上に備えた半導体
集積回路装置の製造方法において、上記情報蓄積用容量
素子の誘電体膜を構成するための窒化シリコン膜の形成
と上記ＭＮＯＳ型トランジスタのための窒化シリコン膜
の形成とを同時におこなう工程を含む半導体集積回路装
置の製造方法。 ３、上記情報蓄積用容量素子の誘電体膜を構成するため
の酸化シリコン膜の形成と、上記ＭＮＯＳ型トランジス
タのための酸化シリコン膜の形成とを同時におこなう工
程を含む請求項２記載の半導体集積回路装置の製造方法
。[Claims] 1. A nonvolatile memory element having an MNOS type transistor in which a silicon nitride film and a silicon oxide film are formed below the gate electrode, and a dynamic type memory element having an information storage capacitive element are combined into one A semiconductor integrated circuit device provided on a semiconductor substrate, wherein the dielectric film of the information storage capacitive element includes a silicon nitride film having approximately the same thickness as the silicon nitride film of the MNOS type transistor. 2. A nonvolatile memory element having an MNOS type transistor in which a silicon nitride film and a silicon oxide film are formed in the lower layer of a gate electrode, and a dynamic type memory element having an information storage capacitor element are provided on one semiconductor substrate. A method for manufacturing a semiconductor integrated circuit device, comprising the step of simultaneously forming a silicon nitride film for forming a dielectric film of the information storage capacitive element and forming a silicon nitride film for the MNOS transistor. A method of manufacturing an integrated circuit device. 3. The semiconductor integrated device according to claim 2, further comprising the step of simultaneously forming a silicon oxide film for configuring the dielectric film of the information storage capacitive element and forming a silicon oxide film for the MNOS type transistor. A method of manufacturing a circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073227A JPH02251172A (en) | 1989-03-24 | 1989-03-24 | Semiconductor integrated circuit device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073227A JPH02251172A (en) | 1989-03-24 | 1989-03-24 | Semiconductor integrated circuit device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02251172A true JPH02251172A (en) | 1990-10-08 |
Family
ID=13512086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1073227A Pending JPH02251172A (en) | 1989-03-24 | 1989-03-24 | Semiconductor integrated circuit device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02251172A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235616A (en) * | 1993-12-28 | 1995-09-05 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| JP2005116582A (en) * | 2003-10-03 | 2005-04-28 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
| US7317497B2 (en) | 2002-10-31 | 2008-01-08 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
-
1989
- 1989-03-24 JP JP1073227A patent/JPH02251172A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235616A (en) * | 1993-12-28 | 1995-09-05 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| US7317497B2 (en) | 2002-10-31 | 2008-01-08 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| JP2005116582A (en) * | 2003-10-03 | 2005-04-28 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
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