JPH02250132A - デュアルポートダイナミックメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ラスクスキャングラフイノクアプリケーショ
ンに於いて使用されるように設計されたデュアルポート
ダイナミックメモリに関し、特に、メモリに格納されて
いるビデオ情報の線を変更する為に、単一集積回路チッ
プ上に於いてベクタモードアドレッシング機能とイメー
ジモードアドレッシング機能との双方を組み込んだ高密
度ダイナミックビデオＲＡＭに関する。

（従来の技術及びその課題） 半導体メ去りの１ビット当りのコスト及びコンビニ−タ
ンステムの価格の低下に伴って、パーソナルワークステ
ーション、及びＣＡＤ／ＣＡＭシステム等の、グラフィ
ックスを使用した他のコンピュータシステムが益々容易
に入手可能となってきている。このようなシステムに必
要不可欠な部品は、グラフィックスアプリケーションを
サポートするダイナミックビデオＲＡＭである。

マルチチップで入手可能な従来のダイナミックビデオＲ
ＡＭは、ランダムポート及びシリアルポートを備えてお
り、ランダムポートを介してフンピユータがダイナミッ
クビデオＲＡＭにアクセスすることができ、シリアルポ
ートによって必要なグラフィックス情報が送られて、例
えばカラーモニタか駆動される。

ダイナミックビデオＲＡＭの設計に於いて、いくつかの
非常に重要な点かある。

第一に、チップからの外部ピンの数を最小にしつつ単一
集積回路チップ上にビデオＲＡＭをツク。

ケージすることが重要である。第二に、チップ上に備え
られたメモリを最大にすることが重要である。第三に、
チップ以外のハードウェアによってチップ外に於いて非
常に低速で変更動作を行うよりも、チップ上で可能な限
り多くの変更動作を行って速度を上げることが重要であ
る。第四に、チップ内に格納されているデータのアドレ
ッシング機能を最大にすることが重要である。ビデオＲ
ＡＭのランダムポートを制御するクロック入力の数は、
複雑化、低速化を招来する。

以下の特許は、市販のダイナミックＲＡＭに関連する、
発行された特許の代表的なものである。

これらの各特許に於いては、本発明による、イメージモ
ードアドレッシング及び本発明によるベクタモードアド
レッシングの双方を、ＲＡＭを保持しているチップ上に
組み込むことは開示されていない。スクリーンの垂直線
が変更される場合には、従来のイメージモードアドレッ
シングでは処理が遅い。変更されるべき垂直線に対して
各走査線が１個の画素のみを有する場合であっても、メ
モリ内の各走査線がアドレス指定されなければならない
。したがって、メモリ内のかなりの数の走査線が、線を
変更するためにアドレス指定されなければならない。本
発明の教示によれば、垂直線はページ内の垂直ベクタと
してアドレス指定され得るために、その垂直線を構成す
る垂直ベクタのみがアドレス指定されるだけでよい。こ
のことにより、ダイナミックビデオＲＡＭに於ける垂直
線のためのアドレッシングの速度はかなり上昇する。

さらに、これらの各特許に於いて、ＲＡＭを保持してい
るチップ上に描画ルール又は置換ルールを組み込むこと
は開示されていない。むしろ、ＲＡＭ内に格納されてい
る情報の所定の線を変更するために、変更されるべき情
報はダイナミックビデオＲＡＭから読み出されて、チッ
プ外で、獲得された論理操作に従って変更される。本発
明に於いては、チップ上に配設された回路を用いて描画
ルール又は置換ルールが実施され、さらに、読み出され
てＲＡＭに戻されるべき変更された情報の領域が選択的
にマスクされ得る。

ノバク（Ｎｏｖａｋ）らの米国特許第４．６８８１９７
号に於いて、第１のクロックによって始動されるシリア
ル出力ターミナルに接続されたシフトレジスタを備えて
いるＲＡＭチップを有するビデオコンピュータシステム
が記載されている。第２のクロックはシリアルチップレ
ジスタに対してロードを行うために利用される。

レドウィン（Ｒｅｄｖｉｎｅ）らの米国特許第４６８９
７４１号は、ノバクの特許と同じ発明に関するものであ
るが、２個以上の異なるデータビットが同時に現れるこ
とを防止するために、コラム線とチップレジスタとの間
でデータを結合することを開示している。

ターデン（Ｔｈａｄｅｎ）の米国特許第４．６６５．４
９５号では、単一チップダイナミックＲＡＭコントロー
ラ及びＣＲＴコントローラシステムの構成が記載されて
いる。該発明に於いては、従来のシステムの制御回路が
最小となるようにされ、したがって単一のコントローラ
を利用することによってＲＡＭに於ける電位ボトルネッ
クが除去される。これに関連する米国特許として、これ
もまたターデンらの米国特許第４．６５６．５９６号が
発行されている。ターデンのＲＡＭは、コントローラチ
ップとは別のチップ上に配されており、制御信号がＲＡ
Ｍに送られる。

ブルース（Ｂｒｕｃｅ）の米国特許第４．５４６．４５
１号に於いて、「ページモード」アドレッシングによっ
て水平又は垂直ベクタアドレッシングを行うことができ
るダイナミックＲＡＭが記載されている。

グラフィックコントローラ素子（ＧＤＣ）クロッりがブ
ルースによって示されているが、このクロックは、ＲＡ
Ｍチップから別のＧＤＣに送られる。

さらに重要なことには、この別のＧＤＣは、ロード信号
、カウントイネーブル信号及び他の制御信号をＲＡＭチ
ップに直接提供しなければならない。

ヴオス（Ｖｏｓｓ）の米国特許筒４，６４６．２７０号
に於いて、標準ＲＡＭ動作を行いつつ高速でデータを順
次読み出すことができるビデオグラフィックダイナミッ
クＲＡＭが記載されている。

大容量メモリを含む単一チップ上でベクタモードアドレ
ッシング（即ち、水平及び垂直ベクタ）とイメージモー
ドアドレッシングとの双方を行い、格納されているビデ
オ情報のオンチップでの変更を行う為に必要なハードウ
ェアを含み、これを最小数の外部ピンを用いて達成する
ダイナミックビデオＲＡＭが必要とされている。

上記の何れの特許に於いても、ランダムアクセスメモリ
を用いてチップ上で描画ルール変更を行う回路は開示さ
れていない。

日立のＨＭ５３４６２マルチボートＤＲＡＭの目的仕様
に於いては、論理操作及びマスキングが単一チップ上で
行われる。しかし、このアプローチでは、システムは、
まず、論理操作をチップへ送り、次にメモリをアドレス
指定するためのサイクルがあり、新しいソースデータを
送り、メモリから読み出し、そして、読み出された情報
を変更しなければならない。

ＲＡＭを備えているチップ上に描画ルールとマスキング
回路とを配する必要があるだけではなく、アドレスと共
に描画ルールを同時にチップに送ることによって性能を
最大にすることが必要とされている。

上記の特許に於いては、ＲＡＭのランダムボート側に於
いて単一クロックを利用して、アドレスレジスタ及びデ
ータレジスタに情報をロードすることを含むＲＡＭの動
作、ＲＡＭの動作並びにＲＡＭに於ける情報の変更を制
御することは、開示されていない。

従って、ここに記載した本発明は、以下の目的を達成す
るものである。

〜２７− （１）垂直線のためのアドレッシングが高速となるダイ
ナミックビデオランダムアクセスメモリを提供すること
。

（２）垂直線がページ内の垂直ベクタとしてアドレス指
定されることができ、従って、垂直線を構成する垂直ベ
クタのみがアドレス指定されるだけでよいダイナミック
ビデオランダムアクセスメモリを提供すること。

（３）大容量メモリを有する単一チップ上でベクタモー
ドアドレッシング（水平及び垂直ベクタ）とイメージモ
ードアドレッシングとの双方を行うことができるダイナ
ミックビデオランダムアクセスメモリを提供すること。

（４）格納されたビデオ情報のオンチップでの変更を行
うために必要なハードウェアを備えているダイナミック
ビデオランダムアクセスメモリを提供すること。

（５）最小限の数の外部ピンを備えているダイナミック
ビデオランダムアクセスメモリを提供すること。

（６）ランダムアクセスメモリを有するチップ上で描画
ルール変更を行うための回路を備えているダイナミック
ビデオランダムアクセスメモリを提供すること。

（７）ランダムアクセスメモリを有するチップ上に描画
ルール及びマスキング回路を提供し、描画ルールをアド
レスと共に同時にチップに送ることによって性能を最大
にすることができる、ダイナミックビデオランダムアク
セスメモリを提供すること。

（８）メモリのランダムポート側に於ける単一クロック
を利用して、アドレス及びデータレジスタへの情報のロ
ードを含むメモリの動作、メモリの動作並びにメモリ内
の情報の変更を制御することができる、ダイナミックラ
ンダムアクセスメモリを提供すること。

（９）より高速の動作を提供しつつ、チップへの、及び
チップからの信号バスの数を最小にすることができる、
ダイナミックランダムアクセスメモリを提供すること。

（課題を解決するための手段） 本発明のダイナミックビデオランダムアクセスメモリは
、集積回路チップ上に配され、バスに接続されたダイナ
ミックビデオランダムアクセスメモリに於いて、それぞ
れが所定のページコラム位置及びページロウ位置を有す
るページであって、該ページ中のベクタロウ位置によっ
て規定される複数の水平ベクタ及び該ページ中のベクタ
コラムによって規定される複数の垂直ベクタをそれぞれ
が有している複数のｎ×ｍビットのページを備え、ビデ
オ情報を格納するためのメモリ、変更すべき該メモリの
ページ中の水平ベクタ又は垂直ベクタのアドレスであっ
て、（ａ）該アドレス指定されたページのページロウを
規定するための第１の複数ビット、（ｂ）該アドレス指
定されたページのページコラムを規定するための第２の
複数ビット、及び（ｃ）該アドレス指定されたページの
アドレス指定されたベクタを規定するための第３の複数
ビットを有するアドレスを受け取るための、該バスに接
続されたアドレス指定手段、ソースデータを受け取るた
めの、該バスに接続されたデータ手段、並びに該メモリ
中のアドレス指定されたベクタに於いて該ソースデータ
を用いて、格納されているビデオ情報を変更するための
、該メモリ、該アドレス指定手段、及び該データ手段に
接続されている制御手段を備えた、ベクタをアドレス指
定するためのアーキテクチャを有しており、そのことに
より上記目的が達成される。

本発明のダイナミックビデオランダムアクセスメモリは
、バスに接続されたダイナミックビデオランダムアクセ
スメモリに於いて、集積回路チップ、複数の水平ベクタ
及び垂直ベクタをそれぞれが有している複数のｎ×ｍビ
ットのページを備え、ビデオ情報を格納するための、該
チップ上のメモリ、該メモリの該ページ中の水平ベクタ
又は垂直ベクタのアドレスであって、（ａ）アドレス指
定されたページを規定するための第１の複数ビット、及
び（ｂ）該アドレス指定されたページ内の水平ベクタ又
は垂直ベクタを規定するための第２の複数ビットを有す
るアドレスを受け取るための、該チップ上に配され、該
バスに接続されたアドレス指定手段、並びに該メモリ中
のアドレス指定されたベクタ位置に於いて該ソースデー
タを用いて、格納されているビデオ情報を変更するため
の、該メモリ、該アドレス指定手段、及び該データ手段
に接続されている、該チップ上の制御手段を備えている
。

本発明のダイナミックビデオランダムアクセスメモリは
、バスに接続されたダイナミックビデオランダムアクセ
スメモリに於いて、ベクタアドレス及びイメージアドレ
スのどちらかによってアドレス指定され、ビデオ情報を
格納するためのメモリであって、（ａ）該ベクタアドレ
スモードに於いては、それぞれが該メモリ中に所定のペ
ージコラム位置及びページロウ位置を有し、該ページ中
のベクタロウによって規定される複数の水平ベクタ及び
該ページ中のベクタフラムによって規定される複数の垂
直ベクタを含む複数のページを備え、（ｂ）該イメージ
アドレスモードに於いては、それぞれが複数のワードを
含む複数の走査線を備えるメモリ、該メモリ中の変更す
べき水平ベクタ又は垂直ベクタのための、ベクタモード
アドレスであって、（ａ）該アドレス指定されたページ
のページロウを規定するための第１の複数ビット、（ｂ
）該アドレス指定されたページのページコラムを規定す
るための第２の複数ビット、及び（ｃ）該アドレス指定
されたページのアドレス指定されたベクタを規定するた
めの第３の複数ビットを有するベクタモードアドレス、
該メモリ中の変更すべきワードのイメージモードアドレ
スであって、（ａ）アドレス指定されている走査線を規
定するための第１の複数ビット、及び（ｂ）該アドレス
指定された走査線中のアドレス指定されたワードを規定
するための第２の複数ビットを有するイメージモードア
ドレスのどちらか、及びアドレスモトを受け取るための
、該バスに接続されたアドレス指定手段、該ベクタアド
レス又はイメージアドレスに於いて格納されているビデ
オ情報を変更するために、ソースデータを受け取るため
の、該バスに接続されたデータ手段、並びにイメージモ
−ドアドレス又はベクタモードアドレスに於いて該ソー
スデータを用いて、格納されているビデオ情報を変更す
るための、該メモリ、該アドレス指定手段、及び該デー
タ手段に接続されている制御手段を備えた、イメージモ
ード及びベクタモードのどちらかに於いてアドレス指定
するためのアーキテクチャを有している。

本発明のダイナミックビデオランダムアクセスメモリは
、単一集積回路チップ上に配され、バスに接続されたダ
イナミックビデオランダムアクセスメモリに於いて、該
チップ上に配されたメモリであって、それぞれが該メモ
リの中の所定のページコラム位置及びページロウ位置を
有する複数のページを備え、該ページのそれぞれが該ペ
ージ中のベクタロウ位置によって規定される複数の水平
ベクタ及び該ページ中のベクタコラムによって規定され
る複数の垂直ベクタをそれぞれが有しているメモリ中に
ビデオ情報を格納する手段、変更すべき該メモリのペー
ジ中のベクタのアドレスであって、（ａ）該アドレス指
定されたページのページロウを規定するための第１の複
数ビット、（ｂ）該アドレス指定されたページのページ
コラムを規定するための第２の複数ビット、及び（ｃ）
該アドレス指定されたページのアドレス指定されたベク
タを規定するための第３の複数ビットを有するアドレス
を、該バスを介して該チップ上で受け取る手段、該アド
レス指定されたページ中の該アドレス指定されたベクタ
に於いて、格納されているビデオ情報を変更するために
、該バスを介して該チップ上でソースデータを受け取る
手段、並びに該メモリ中のアドレス指定されたベクタ位
置に於いて、格納されているビデオ情報を該ソースデー
タを用いて、該チップ上で変更する手段を備えている。

本発明のダイナミックビデオランダムアクセスメモリは
、ランダムバス及びシリアルバスに接続されたダイナミ
ックビデオランダムアクセスメモリに於いて、該ランダ
ムバス及びシリアルバスに接続された単一集積回路チッ
プ、／リアルデータ転送モード、ベクタモード及びイメ
ージモードに於いてアドレス指定される、ビデオ情報を
格納するための、該チップ上に配されたメモリであって
、（ａ）該ベクタアドレスモードに於いては、それぞれ
が複数の水平ベクタ及び垂直ベクタを有する複数のペー
ジを、（ｂ）該イメージアドレスモードに於いては、そ
れぞれが複数の走査ワードを有する複数の走査線を、（
ｃ）該ンリアルデータ転送モードに於いては、それぞれ
が複数の部分走査ワードを有する複数の部分走査線を備
えているメモリ、動作モード、及び（１）該メモリ中の
ベクタのためのベクタモードアドレス、〈２）該メモリ
中の走査線のためのイメージモードアドレス、及び（３
）該メモリ中の部分走査線のためのシリアルデータ転送
アドレスを受け取るために、該ランダムバスに接続され
、該チップ上に配されたアドレス指定手段、イメージモ
ードアドレス又はベクタモードアドレスのメモリ位置に
於いて情報をアクセスするために、該メモリ及び該アド
レス手段に接続され、該シリアルデータ転送アドレスに
於いて該メモリからの読み出しを行うランダムボート制
御手段、並びに該シリアルデータ転送アドレスに於いて
読み出された情報を該シリアルバスに供給するための、
該メモリに接続されているシリアルポート制御手段を備
えている。

本発明のダイナミックビデオランダムアクセスメモリは
、集積回路チップ上に配され、バスに接続された高速ダ
イナミックビデオランダムアクセスメモリに於いて、情
報を格納するためのメモリ、該メモリ内の変更すべきベ
クタデータのアドレスを受け取るため、該バスに接続さ
れたアドレス指定手段、格納されている情報の該ベクタ
データを変更するための論理操作を指定する描画ルール
データと、変更に用いられる入力データであるソースデ
ータとを受け取り、該ベクタデータ中の始まりビット位
置データと終わりビット位置データとであるＳＴＡＲＴ
位置及びＳＴＯＰ位置を更に受ケ取るため、該バスに接
続されたデータ手段、格納すべき該ベクタデータを得る
ために、該メモリに接続され、描画ルールデータを受け
取るための、該データ手段に接続されており、格納され
ている情報の該ベクタデータと該ソースデータとを該描
画ルール論理操作に従って論理的に組み合せて、格納す
べき情報の該ベクタデータを変更する描画ルール手段、
該ＳＴＡＲＴ位置及びＳＴＯＰ位置を得るために、該デ
ータ手段に接続され、該ベクタデータのＳＴＡＲＴビッ
ト位置とＳＴＯＰビット位置との間のみに於いて該論理
組合せの該メモリへの書込みを許容するために、該メモ
リに接続されているライトマスク手段、並びに該描画ル
ール手段をアクティブにして、該論理組合せを実行し、
該ＳＴＡＲＴビット位置とＳＴＯＰビット位置との開の
みに於いて、該論理組合せから得られる情報の該変更さ
れたベクタデータをメモリ内に書き込む制御手段を備え
た、該集積回路チップ上のアーキテクチャを有している
。

前記アドレスが、前記メモリ中の格納されているイメー
ジデータをアドレス指定するためのイメージアドレス、
又は該メモリ中の格納されているベクタデータをアドレ
ス指定するためのベクタアドレスを有しており、前記制
御手段が、該イメージアドレス又は該ベクタアドレスに
基づいて該メモリを別々にアクセスすることのできるよ
うにしてもよい。

本発明のダイナミックビデオランダムアクセスメモリは
、集積回路チップ上に配され、バスに接続されたダイナ
ミックビデオランダムアクセスメモリに於いて、情報を
格納するためのメモリ、変更すべき該メモリのページ中
の該格納された情報のベクタデータのアドレスを第１の
時間間隔の間に受け取るための、該アドレスバスに接続
されたアドレス指定手段、該ベクタデータを変更するた
めの論理操作を指定する描画ルールデータを、該第１の
時間間隔の間に受け取る、該データバスに接続されたデ
ータ手段、格納すべき情報の該ベクタデータを得るため
に、該メモリに接続され、そして、描画ルールを受け取
るために、該データ手段に接続されており、格納されて
いる情報の該線と該ソースデータとを該描画ルール論理
操作に従って第２の時間間隔の間に論理的に組み合せて
、格納すべき情報の該ベクタデータを変更する描画−３
９〜 ルール手段、並びに該描画ルール手段を該第２の時間間
隔の間アクティブにして、該論理組合せを実行するため
に、該メモリ、該アドレス手段、該データ手段及び該描
画ルール手段に接続され、第３の時間間隔の間に、該論
理的に組み合せられた情報をメモリ内に書き込む制御手
段を備えた、該集積回路上のアーキテクチャを有してい
る。

前記第１の時間間隔、第２の時間間隔及び第３の時間間
隔が該バスを介して供給される単一のクロック信号から
得られているようにすることもできる。

前記アドレスが、前記メモリ中の格納されているイメー
ジデータをアドレス指定するためのイメージアドレス、
又は該メモリ中の格納されているベクタデータをアドレ
ス指定するためのベクタアドレスを有しており、前記制
御手段が、該イメージアドレス又は該ベクタアドレスに
基づいて該メモリを別々にアクセスすることのできる構
成としてもよい。

本発明のダイナミックビデオランダムアクセスメモリは
、単一集積回路チップ上に配され、バスに接続されたダ
イナミックビデオランダムアクセスメモリに於いて、第
１の時間間隔の間に、（ａ）メモリ中に格納されている
変更すべきベクタデータのアドレス、（ｂ）格納されて
いるベクタデータを変更するための論理操作を含む描画
ルール、並びに（ｃ）始まりビット位置と終わりビット
位置との間でベクタデータを変更するためのＳＴＡＲＴ
位置及びＳＴＯＰ位置をチップ上でバスから受け取る手
段、アドレス指定されたベクタデータと論理的に組み合
わせられるべきソースデータを、第１の時間間隔の後の
第２の時間間隔の開にチップ上でバスから受け取る手段
、受け取られた描画ルールデータの論理操作に基づいて
、アドレス指定されたベクタデータをソースデータを用
いて、第２の時間間隔の後の第３の時間間隔の間にチッ
プ上で変更する手段、並びに第３の時間間隔の後の第４
の時間間隔の間に、ＳＴＡＲＴビット位置及びＳＴＯＰ
ビット位置の間に於いて、情報の変更されたベクタデー
タを用いて、メモリに対して書き込むを行う手段を備え
ている。

本発明のダイナミックランダムアクセスメモリは、単一
クロックを運ぶバスに接続された、ダイナミックランダ
ムアクセスメモリに於いて、該メモリ中の格納されてい
る情報のアドレスを受け取るための、該バスに接続され
ているアドレス指定手段、ソースデータを受け取るため
の、該ノｚＨスに接続されているソース手段、該アドレ
ス指定され格納されている情報を該メモリから該バスに
供給するための、該メモリに接続された出力手段、該ア
ドレス指定され格納されている情報を得るために、該メ
モリに接続され、該ソースデータを得るために、該ソー
ス手段に接続され、該アドレス指定され格納されている
情報と該ソースデータとを組み合わせて、該格納されて
いる情報を変更し、該変更された情報を該メモリ内に再
び書き込む変更手段、並びに該バスに接続され、また、
該アドレス手段、該ソース手段、該出力手段、該変更手
段、及び該メモリに接続され、該アドレス手段、該ソー
ス手段、該出力手段、該変更手段、及び該メモリの動作
を制御するために、該バスからの該単一クロックの受取
に応答する制御手段を備えたランダムポートを有してい
る。

前ＨＥ　制御手段がランダムステートマシンであり、前
記バスが制御イネーブルを有し、該ランダムステートマ
シンが、前記単一クロックに基づいて、内部制御パルス
の所定のシーケンスを発生するために、制御イネーブル
のそれぞれ異なった組に応答するように構成することも
できる。

前記変更手段が前記単一クロックにより動作する描画ル
ール手段を備え、該描画ルール手段は、前記アドレス指
定され格納されている情報を得るために、前記メモリに
接続され、前記ソースデータを得るために、前記ソース
手段に接続されており、該描画ルール手段は、該アドレ
ス指定され格納されている情報と該ソースデータとを論
理的に組み合わせ、その後に、格納されている情報の該
アドレスに於いて、前記論理組合せを該メモリに再び書
き込むようにすることもできる。

前記単一クロックで動作する前記ソース手段が、−４３
＝ 前記アドレス指定され格納されている情報を変更するた
めの論理操作である描画ルールを前記バスから受け取り
、前記ソースデータが該変更の実行に用いられる入力デ
ータであり、該ソース手段が、前記アドレス指定され格
納されている情報を変更するために、その間で該変更が
起こる該アドレス指定され格納されている情報中の始ま
りビット位置と終わりビット位置とであるＳＴＡＲＴ位
置及びＳＴＯＰ位置を更に受け取り、前記変更手段が、
（ａ）該単一クロックにより動作し、前記アドレス指定
手段中の前記アドレスに基づいた前記メモリからの該格
納されている情報を保持するための、該メモリに接続さ
れている保持手段、（ｂ）該単一クロックにより動作し
、該アドレス指定され格納されている情報を得るために
、該保持手段に接続され、描画ルールを得るために該デ
ータ手段に接続されており、該アドレス指定され格納さ
れている情報と該ソースデータとを該描画ルール論理操
作に従って論理的に組み合せて、該アドレス指定され格
納されている情報を変更する描画ルール手段、並びに（
ｃ）該単一クロックにより動作し、該ＳＴＡＲＴ位置及
びＳＴＯＰ位置を得るために、該データ手段に接続され
、該格納されている情報のＳＴＡＲＴビット位置とＳＴ
Ｏ，Ｐビット位置との間のみに於いて該論理組合せの該
書込みを許容するために、該メモリに接続されているラ
イトマスク手段を備えるようにしてもよい。

本発明のダイナミックランダムアクセスメモリは、ラン
ダムポートバス及びシリアルポートバスに接続されたダ
イナミックランダムアクセスメモリに於いて、該ランダ
ムポートバスが、アドレス、データ、ランダムボート制
御イネーブル、及び単一ランダムポートクロック信号を
運び、該シリアルポートバスか、シリアルデータ、ンリ
アルポート制御イネーブル、及び単一シリアルボートク
ロック信号を運び、該ランダムポートバス及びシリアル
ポートバスに接続された単一集積回路チップ、情報を格
納するための、該チップ上のメモリ、（１）該メモリの
ためのランダムアクセスアドレス及び（２）該メモリの
ためのシリアルデータ転送アドレスである該アドレスを
受け取るための、該単一ランダムポートクロック信号に
よって動作し、該ランダムポートからの該ランクムボー
ト制御イネーブルを受け取り、該受け取られたランタム
アクセスアドレスのメモリ位置に於いて情報をアクセス
するために該メモリに接続され、該受け取られたシリア
ルデータ転送アドレスに於いて該メモリから情報を読み
出す、該チップ上のランダムポート手段、並びに該読み
出された情報を該シリアルデータ転送アドレスに於ける
該メモリから該シリアルポートバスに供給するための、
該単一シリアルポートクロック信号によって動作し、該
シリアルポート制御イネーブルを受け取る、該チップ上
のシリアルポート手段を備えている。

本発明のダイナミックランダムアクセスメモリは、単一
集積回路上に配されたダイナミックランダムアクセスメ
モリであって、ランダムポート及び該ダイナミックラン
ダムアクセスメモリとランダムポートバスとをインター
フェイスするランダムポートを制御する制御手段を有し
、該制御手段が、各組が該ランダムポートの動作の異な
ったモードに対応する複数組の制御信号の１組を該ラン
ダムポートバスから受け取る手段、該受け取られた１組
に対応するランダムポートの動作を制御するため、内部
制御イネーブルパルスの所定のシーケンスを構成する手
段、ランダムポートバスを介して、所定の周波数を宵す
る単一クロック信号を受け取る手段、及びランダムポー
トが制御信号の受け取られた組に対応する動作のモード
で動作するように、受け取られた単一クロックのクロッ
クパルスによって、内部制御イネーブルパルスの構成さ
れた所定のシーケンスを実行する手段を備えている。

本発明は、好ましい実施例に於いて、ランダムポート及
びシリアルポートを有する１、　３１０．７２０ビツト
のデュアルポートダイナミックメモリである。

メモリには１００万ビツトをかなり上回る情報が格納さ
れている。ランダムポートは２個のアクセスモード、即
ち、３２ｘ３２ビツトのページへのベクタアクセス及び
１６×１のワードへのイメージアクセスをサポートする
。シリアルボートは８個の３２ビツトダイナミツクラツ
チを備えており、これらによってスクリーンのりフレッ
シュのための２５６個の連続したビットが提供される。

本発明のダイナミックビデオＲＡＭには、描画ルールサ
イクルが内蔵され、同期操作のためのクロックされた（
ｃｌｏｃｋｅｄ）ランダムポート、最適化されたベクタ
操作及び１６ビツト読出し書込みアクセスが組み込まれ
ている。

好ましい実施例では、ビデオＲＡＭかチップ上にパッケ
ージされ、該チップに於いてランダムボーｌが１１ピン
のアドレス、１６ビンのデータバス、チップセレクト、
ベクタ／イメージセレクト、読出し／書込み信号及びラ
ンクムポートクロソクによってアクセスされる。シリア
ルボートはシリアルクロック、シリアル出力イネーブル
、ロード信号及び４個のシリアル出力データラインによ
ってサポートされる。チップには、少なくとも２個のＶ
ｃｃラインと２個のＶｓｓラインによって電力が供給さ
れる。好ましい実施例では、少なくとも４４個のピンが
このチップ上に設けられているが、さらに多くのピンが
設けられていてもよい。

ベクタ動作モードに於いて、本発明のダイナミ、クビデ
オＲＡＭは、水平ベクタと垂直ベクタとの双方を３２Ｘ
３２のビットページに書き込む。

好ましい実施例のページ内のセルは、３２ビツトの垂直
又は水平ベクタコラム又はロウとしてアドレス指定され
る。しかし、呼び出しに於いては、「ｎ」×「ｍ」など
の何れか所望のものが選択され得る。アドレスによって
、ベクタのページ位置及びページ内でのベクタのロウ・
コラムが選択される。データラインは、ページ内に於け
るＳＴＡＲＴ位置及びＳＴＯＰ位置、並びにセル内での
ベクタの水平／垂直の向きを運ぶ。ベクタに対する描画
ルールもまた、デフオールドでは常に１とされるベクタ
ソースと共に、データラインによって運ばれる。−旦選
択されると、ベクタページは、コラム又はロウ並びにＳ
ＴＡＲＴ位置及びＳＴＯＰ位置を特定する一連のページ
モードサイクルとしてアクセスされ得る。好ましい実施
例では、ベフタは書込み専用である。

イメージ動作モードに於いては、本発明のグイナミソク
ピデオＲＡＭによって、ランダムアクセスメモリボート
アレイへの直接書込み、及びこれからの直接読出しが可
能となる。書込みに際しては、アドレスラインのアドレ
ス入力によって、ベクタモードに於いて選択されたペー
ジと同等のものである３２Ｘ３２ビツトのページが選択
される。

ページ内のロウは、ベクタモードに於いて選択されたベ
クタロウと同等のものである。ワードは、サイクルの第
１のデータモードに於いて特定されたＳＴＡＲＴ位置及
びＳＴＯＰ位置に従ってマスクされる。この第１のデー
タワードもまた描画ルール仕様を備えている。サイクル
の第２のデータワードは、１６ビツ′ト幅のイメージワ
ードを保持している。読出しもまた、１６ビツト幅であ
り、アドレスは書込みサイクルに於いて特定される。

その際には、ロウの中で最下位又は最上位の何れのワー
ドが１６ビソトデータバス上に配されているかを制御す
るために最下位のアドレスが追加される。ＳＴＡＲＴ、
ＳＴＯＰ及び描画ルールはリードサイクルに影響を与え
ない。ページモードは、読出し及び書込みの双方のため
に作動し、これによって、１個のページサイクルで３２
Ｘ３２のページ全てがアクセスされ得る。本発明に於い
て、メモリに従来の内部リフレッシュが備えられている
。

最後に、シフトレジスタへのデータの転送は、ベクタ／
イメージラインがベクタに設定され、読出し／書込みラ
インが読出しに設定されたサイクルを実行することによ
って達成される。これによって、２５６個のセルの内容
が、シリアルボートレジスタにすぐにロードされ得るよ
うにされているダイナミックラッチに配置される。わず
か２５６ｆ［！ｉｔのセルが内部ラッチに書き込まれて
いる間に、８１９２個のセルが全てシリアルデータ転送
中にアクセスされ、リフレッシュされる。転送中に転送
された２５６ビツトは、部分走査線と称される。

置換ルールは、シリアルデータ転送に影響を与えない。

ｌ− 上記の全てのランダムボート動作（即ち、シリアルボー
トを介しての転送ではない）は、ランダムステートマシ
ンに送られた単一のクロックパルスを使用することによ
り、さらにＶ／Ｉ（ベクタ・イメージ）、Ｒ／Ｗ（読出
し・書込み）、リフレッシュ及びＣ３（チップセレクト
）コントロールラインのイネーブルレベルと共に行われ
る。

（以下余白） （実施例） 本発明を実施例について説明する。以下では、先ず本実
施例の概要を説明し、次にその詳細な説明を行う ［１コ概要 第１図は、ライン３０を介してカラーマツプ回路４０に
接続されたカラーモニタ２０を有するシステム環境に用
いられている、本発明のダイナミックビデオＲＡＭｌ０
を示している。このシステムでは、カラーマツプ回路４
０は、ビデオデータバス５０を介して本発明のビデオＲ
ＡＭｌ０に接続されている。ビデオＲＡＭｌ０とカラー
マツプ回路４０は、ライン７０及び８０を介してシリア
ルボート制御部６０によって制御されている。ビデオＲ
ＡＭＩ　Ｏは、データバス９０及びアドレスバス１００
を介して図形ハードウェア回路１１０にも接続されてい
る。ランダムボート制御部１２０によって、図形ハード
ウェア回路１１０はライン１３０を介して、ビデオＲＡ
Ｍｌ０はライン１４０を介して制御されている。図形ハ
ードウェア＝５３＝ 回路１１０は、標準バス１７０に接続されているインタ
ーフェイス回路１６０にライン１５０を介して接続され
ている。

本発明のビデオＲＡＭｌ０は、カラーモニタ２０に実際
に表示されている画像を格納する。ビデオＲＡＭｌ０内
の格納されている情報は、データバス５０を介してカラ
ーマツプ回路４０に順次送られ、モニタ２０に表示され
る。シリアルポート制御部６０は、ビデオＲＡＭＩ　Ｏ
内に格納されている情報のカラーマツプ回路４０への転
送を制御する。

カラーモニタ２０に表示する画像を変えるために、ビデ
オＲＡＭｌ０内に格納されている情報を変更する場合に
は、図外のＣＰＵ等からバス１７０を介して適宜の命令
がインターフェイス回路１６０に送られ、図形ハードウ
ェア回路１１０内に送達される。ランダムポート制御部
１２０は、バス１５０から図形ハードウェア回路１１０
が受け取った情報に基づいて、ビデオＲＡＭｌ０内に格
納されている情報の変更を制御する。変更する情報のア
ドレスはアドレスバス１００を介して、変更のためのデ
ータはバス９０を介してそれぞれ供給される。このよう
にして、ビデオＲＡＭの情報は修正されて、カラーモニ
タ２０上の画像を変更することができる。

第１図に示すシステム環境は説明のためのものであり、
本発明のダイナミックビデオＲＡＭは他のシステムにも
使用し得ることは当然に理解されるであろう。例えば、
カラーマツプやカラーモニタを用いる必要はない。

第１２図に示すような単一チップの実施例では、ランダ
ムポートバスは、１１ビツト幅のアドレスバス１００．
１６ビツト幅のデータバス９０、及び５ビット幅の制御
バス１４０を有している。シリアルポートバスは、４ビ
、ト幅のデータバス５０、及び３ビット幅の制御バス７
０を宵している。

従って、ビデオＲＡＭｌ０は、３９本のピンと、電源用
及び接地用の４本のピンとを含む合計４４本のピンを有
している。しかし、本発明はこのようなピン数に限定さ
れるものではない。第１図に示すように、幾つかのこの
ような単一チップをシステム環境に用いることができる
。制御バス１４０によって運ばれる／Ｃ３制御イネーブ
ル信号によりどのチップがアクセスされるかが選択され
る。

アドレスバス１００を介するビデオＲＡＭｌ０のアドレ
ッシング及び操作の３モードがある。それらは、（ａ）
シリアルデータ転送モード、（ｂ）ベクタアドレスモー
ド、（ｃ）イメージアドレスモードである。各モードを
以下に説明する。

ａ、シリアルデータ転送モード 第２図に、モニタ２０の画面２００を示す。画面２００
は通常のものであり、例えば、画面を横切る水平行に１
２８０画素と、垂直方向に１０２４本の走査線又はラス
ク線とを備えている。本発明に於いては、画素及び走査
線の構成は任意である。第２図では、部分走査線２１０
が示されている。１部分走査線」とは、ここではｌ走査
線中の２５６個の連続する画素として定義される。「ワ
ード」は１６画素である。従って、部分走査線は１６ワ
ードを有している。これは、他のビデオＲＡＭ装置に見
られる従来のイメージモードアドレッシングに対応して
いる。

本発明のビデオＲＡＭｌ０は、ランダムポートアドレス
バス１００を介してアドレス指定され、シリアルポート
制御部６０によってライン７０を介してシリアルポート
データ転送を行うことができる。第３図にシリアルデー
タ転送アドレスを示す。１０２４本の走査線は１０ピツ
トの走査線フィールドにより選択され、部分走査線２１
０は３ビ、トの部分走査線フィールドにより選択される
。

シリアルボートデータ転送のアドレッシングには合計１
３ビツトが必要である。アドレスバス１００は１１ビツ
ト幅しか有していないので、２個のアドレスが第４図の
ように送られる。第１の転送は上位アドレス（ＭＳＡ）
であり、第２の転送は下位アドレス（ＬＳＡ）である。

ここでも、本発明に於いてはビット数及びアドレッシン
グの構成はこれらに限定されない。

従って、第２図〜第４図は本発明ビデオＲＡＭ１０のシ
リアルデータ転送モードに於けるアドレノシングを示し
ている。

ｂ、ベクタアドレスモード 本発明によれば、ページが画面上で水平方向または垂直
方向にアクセスされ得るベクタアドレッシングのモード
が提供される。これを第５図〜第８図を用いて説明する
。

ページは、画素の３２Ｘ３２配列によって定義される。

第５図に於いて、ページＰＧ［１，［ｌは、３２本の水
平走査線×３２個の水平画素を有している。

ページは他の形態のｍｘｎ構成であってもよい。

第５図のスクリーンモニタは、３２Ｘ４０即ち１２８０
のページを有している。用語「ページコラム」はページ
の水平位置であり、用語「ページロウ」はページの垂直
位置であるとする。例えば、ページＰＧ３１．３９では
、ページ列は３９であり、ページ行は３１である。３２
列の好ましい実施例では、ページ列は５ビツト幅のアド
レスで指定することができる。例えば、ページＰＧ３．
．。のページ行の値は１１１１１である。同様に、１２
８０画素の好ましい実施例では、４０個のページ列は１
６ビツト幅のアドレスで指定することができる。

第６図は、個々のページＰＧ、、、を示している。

用語「ベクタコラム」はページ内でのベクタの水平方向
の位置を示している。例えば、ベクタ６００は垂直列２
内に位置している。用語「ベクタロウ」はページ内での
ベクタの垂直方向の位置を示している。例えば、ベクタ
６１０は行３内に位置している。本発明のベクタモード
アドレッシング体系に於いては、１個のビット、即ちＨ
／Ｖビットによってベクタが水平ベクタ６１０であるの
か垂直ベクタ６００であるかが示される。ページ内のベ
クタの位置を示すために、５ビツトが用いられる。例え
ば、ベクタ６１０に対しては、Ｈ／Ｖビットを１として
水平ベクタを示し、残りの５ビツトは０００１１である
。垂直ベクタ６００は、０に設定されたＨ／Ｖビットを
有しており、残りの５ビツトは０００１０である。

第５図及び第６図に示されたベクタモードアドレッシン
グ体系は本発明特有のものであり、選択されたページＰ
Ｇをアドレスするだけではなく、該ページ内の垂直又は
水平ベクタをアドレスするのにも用いることができる。

従って、第７図に示されている好ましい実施態様では、
必要なページアドレスは、ページ行を示す５ビツトと、
ページ列を示す６ビ、トと、ベクタを示す５ビツトとを
有する１６ビツトワードである。付加的な水平／垂直（
Ｈ／Ｖ）ビットは、ベクタがページ内で水平であるのか
垂直であるのかを示す。このようにして、スクリーン２
００上の選択されたページに於いて第６図に示すベクタ
６００又は６１０のような特定のベクタをアドレスする
ことができる。

第１図に示すアドレスバス１００は１１ビツト幅である
ので、図形ハードウェア回路１１０は、第７図のベクタ
アドレスを２回の別々の転送として出力する。第８図に
示すように、第１の転送は上位アドレス（ＭＳＡ）であ
り、第２の転送は下位アドレス（ＬＳＡ）である。

第５図〜第８図は本発明の教示による１実施例を示した
ものであり、ベクタモードアドレッシングを行うために
は他の態様のビット配列及びアドレス構成であってもよ
いのは当然である。

Ｃ，イメージアドレスモード 本発明は、第９図〜第１１図に示すようなイメージモー
ドアドレッシングをも行うことができる。

走査線をスクリーン２００上で位置決めするためには、
１０２４本の水平走査線を有する図示の実施例の場合に
は１０ビツトが必要である。走査線は、ラスク走査表示
装置上の完全な走査線を形成する連続した画素の組とし
て定義される。１走査線には、８０個の１６ビノトワー
ドがある。従って、所定の走査線内でワードを示すため
には７ビツトが必要である。それ故、第１０図に示すイ
メージアドレスは、走査線を示す１０ビツトと、該走査
線内のワードを示す７ビツトとを有している。

本発明のビデオＲＡＭの構成の故に、第１図に示すアド
レスバス１００は１１ビツトに制限され、従って、第１
１図に示すように、イメージアドレスはＭＳＡサイクル
及びＬＳＡサイクル中に転送される。

上述のように、アドレスバス１００には３種類のアドレ
ッシングモードが発生する。これら３種のモードは、シ
リアルデータ転送（第２図〜第４図）、ベクタモードア
ドレッング（第５図〜第８図）、及びイメージモードア
ドレッシング（第９図〜第１１図）であり、本発明のビ
デオＲＡＭ１０はこれらの３モードに於いて動作するよ
うにされている。シリアルデータ転送によって、ＲＡＭ
１Ｏ内部に於いてランダムシリアルボート情報転送が行
われる。ベクタモード及びイメージモードは、ＲＡＭｌ
０内に格納されている情報に対する変更を行うことを許
容する。

東−ｆ　Ｌｊ盪灰 第１２図に、本発明のビデオＲＡＭＩ　Ｏをディスクリ
ート単一集積回路チップとして示す。第１図に戻って、
ＲＡＭｌ０のランダムボートサイド１２００は次のよう
なビン構成を有している。

アドレスバス１００（１１ピン） データバス９０（１６ピン） ／Ｃ３・・・チップ選択 Ｖ／Ｉ・・・ベクタ／イメージ選択 Ｒ／Ｗ・・・リード／ライト選択 ／ＲＦＲ３Ｈ・・・リフレッシュ ＲＣＬＫ・・・ランダムボートクロックビデオＲＡＭｌ
０のシリアルボートサイド１２１０には、次のビンが指
定されている。

５ＣＬＫ・・・シリアルクロック ／ＳＯＥ・・・シリアル出力イネーブル／ＬＯＡＤ・・
・ロード信号 データバス（４ビン） 更に、２本の電源ビン（Ｖｃｃ）及び２本の接地ビン（
Ｖｓｓ）が必要である。

チップ選択信号／Ｃ３は選択すべきチップを選択する。

例えば、第１図に於いて、システム内に配されるチップ
１０の数は限定されない。１６個のチップか必要な場合
には、ランダムボート制御部１２０により適宜の／ＣＳ
ピンがアクティブにされる。

前述のように、ベクタ／イメージ信号Ｖ／Ｉによってそ
のチップがベクタモードでアドレス指定されているか又
はイメージモードでアクセス指定されているかが示され
る。本実施例ては、Ｖ／Ｉ信号がハイの時、該チップは
ベクタモードであり、Ｖ／Ｉ信号がローの時、イメージ
モードが実行される。

リード／ライト信号Ｒ／Ｗを説明する。Ｒ／Ｗがハイの
場合、チップ１０はリードモードであり、データはデー
タバス９０上に現れる。Ｒ／Ｗがローの場合、チップ１
０はライトモードであり、データはチップ１０内のメモ
リに書き込まれる。チップ１０内では次のような動作モ
ードが行われる。

第　　１ 又Ｚ」−□ 表 サイクル イメージライト イメージリ ベクタライト シリアルデータ転送 ド に供給される単一クロック信号である。チップｌＯの内
部のランダムボートの動作の全てはこのクロック信号に
同期しており、それに基づいている。

これはランダムボートに対する唯一のクロック信号であ
り、好ましくはＩＭＨｚである。

ランダムボートアドレスバス１００上のアドレス信号は
、シリアルデータ転送のためには第４図に示すような、
ベクタモードアドレッシングのためには第８図に示すよ
うな、そしてイメージモードアドレッシングのためには
第１１図に示すようなＭＳＡアドレス及びＬＳＡアドレ
スのためのビットアドレスを運ぶ。

ランダムボートデータバス９０上に現れるデータは、１
６個のパラレルビットであ、す、下記第２表に示す２組
のデータＤＩＮＩ及びＤＩＮ２としてチップＩＯに供給
される。

（以下余白） ランダムボートクロックＲＣＬＫはチ・ノブ１０モード ベクタ イメージ 第　　２　　表 ＩＮＩ ＤＲ，ＳＴＡＲＴ／ＳＴＯＰ、 Ｈ／Ｖ ＤＲ，ＳＴＡＲＴ／ＳＴＯＰ ＩＮ２ リードデータ又は ライトデータ ここで、ＤＲは描画ルールを、Ｈ／Ｖは水平／垂直を示
す。

ランダムポート制御部１２０から本発明のビデオＲＡＭ
ｌ０には、内部リフレッシュ信号として用いられる／Ｒ
ＦＲ３Ｈも送られてきている。

また、本発明のビデオＲＡＭｌ０は、シリアルポート制
御バス７０を介してシリアルポート制御部６０から制御
信号を受け取る。Ｓ　ＣＬＫ信号は単一シリアルポート
クロックであり、／ＳＯＥはシリアル出力イネーブル信
号である。／ＳＯＥがローの時、シリアルリードデータ
がデータバス５０上に現れる。／ＬＯＡＤはデータロー
ド信号である。本発明では、シリアルポートにデータを
転送するために、シリアルポート１２】０では単一のク
ロックのみを用いる。

第１２図に示す２本のＶｃｃピンは、本実施例では＋５
■の電力を供給する。Ｖｓｓは２本の接地ビンである。

本発明に於いては、２本以上又はそれ以下の電源用及び
接地用のビンを用いてもよい。

第１２図に示す単一集積チップは、ランダムポーｌ−１
２００及びシリアルポート１２１０中に、ＲＡＭを３種
の動作モード（シリアルデータ転送、ベクタアドレッシ
ング、及びイメージアドレッシング）で動作させるため
に必要な回路の全てを有している。ランダムポートは、
ＲＡＭを各モードで動作させる制御イネーブルの複数組
の１つをバス１４０を介して受け取ることによって制御
される。そして、単一クロックＲＣＬＫの供給は、選択
された動作モードの実行に必要な内部制御イネプルの発
生に使用される。

第１２図に示す各ビンに現れる信号については、本発明
のビデオＲＡＭｌ０の内部構成及び動作についての下記
の説明に於いて説明する。ビンの数及び選択は好ましい
実施態様を示したものであって、本発明に於いては他の
態様とすることもできることに注意されたい。

［２］詳細な説明 以下に、本発明ビデオＲＡＭの実施例の内部構成及び動
作を説明する。個々のレジスタ回路、ラッチ回路、シフ
ト回路等のそれ自体の動作及び構成は従来のものと同様
である。しかし、それらが組み合わされた回路構成は独
特のものである。その好ましい配置を説明するが、本発
明の教示により他の配置とすることも可能である。

ａ、シリアルポートサイド１２１０の構成複数のメモリ
ブロック１３００を含む本発明のダイナミックビデオＲ
ＡＭｌ０を第１３図に示す。

本実施例では、各メモリブロック１３００は、１６０メ
モリセルＸ１０２４メモリセルを有している。１個のチ
ップには８個のメモリブロックが設けられているので、
全部で１３１０７２０メモリセルがある。このメモリセ
ルの数は任意である。

メモリブロック１３００の出力はライン１３０２を介し
て複数のダイナミックラッチ１３０４に与えられる。各
ダイナミックラッチ１３０４は、その対応して接続され
ているメモリブロック１３００から読み出される３２ビ
ツトの情報を記憶する。従って、８個のラッチによって
２５６ビツト又は１個の部分走査線が保持される。各ダ
イナミックラッチ１３０４の出力は接続ライン１３０８
を介して対応するシリアルデータポートレジスタ１３０
６に与えられる。各シリアルデータポートレジスタ１３
０６は３２ビツトのレジスタを有しており、各レジスタ
は、第１図に示すように例えばカラーマツプ４０に供給
するためにデータバス５０に４ビツトをシリアルに供給
することができる。シリアルポート制御部６０からの制
御信号７０はシリアルステートマシン１３１４に供給さ
れる。シリアルステートマシン１３１４は、ダイナミッ
クラッチ１３０４からの情報の逐次読み出しを制御する
ために、ライン１３１６を介してシリアルデータポー１
−１３０６に接続されている。

従って、ダイナミックラッチ１３０４、シリアルデータ
ポート１３０６、及びシリアルポ−トサイド１３１４に
より、本発明のビデオＲＡＭｌ０のシリアルポートサイ
ド１２１０が構成される。

ｂ、ランダムポートサイド１２００の構成ランダムポー
トサイド１２００は、ランダムポートアドレスバス１０
０に接続され、□更にライン１３２２（８ビツト）及び
ライン１３２４（５ビツト）を介してメモリブロック１
３００に接続されたアドレスレジスタ１３２０を有して
いる。また、アドレスレジスタ１３２０は、ライン１３
２６（３ビツト）を介してブロックデコード回路１３３
０に、ライン１３３４を介してライトマスク１３３６及
び出力制御回路１３３８にも接続されている。ブロック
デコード回路１３３０はライン１３３２を介してメモリ
ブロック１３００に接続されている。

データレジスタ１３４０はデータバス９０に接続され、
更に、ライン１３４１（Ｈ／Ｖビット）を介してメモリ
ブロック１３００に、ライン１３４４　（ＳＴＡＲＴ、
５ビツト）及びライン１３４６　（ＳＴＯＰ、５ビツト
）を介してライトマスク１３３６に接続されている。ラ
イトマスク１３３６は、ライン１３４８（３２ビツト）
を介してメモリブロック１３００に接続されている。デ
ータレジスタ１３４０は、ライン１３５０（４ビツト）
及びライン１３５２（１６ビツト）を介して描画ルール
回路１３５４にも接続されている。描画ルール回路１３
５４は、ライン１３５６（３２ビツト）を介してメモリ
ブロック１３００に接続されている。

出力制御回路１３３８はランダムポートデータバス９０
に接続されており、ライン１３５８によってメモリブロ
ック１３００にも接続されている。

ライン１３５８にはテ゛ステイネ−ジョンラッチ１３６
０も接続されており、デスティネーションラッチ１３６
０は、ライン１３６２（３２ビツト）を介して描画ルー
ル回路１３５４に、ライン１３６４を介してランダムス
テートマシン１３６６に接続されている。ランダムステ
ートマシン１３６６は、ランダムポートコントロールバ
ス１４０よりランダムポート制御入力信号を受け取る。

従って、アドレスレジスタ１３２０、フロックデコード
回路１３３０、データレジスタ１３４０、ライトマスク
１３３６、出力制御部１３３８、描画ルール回路１３５
４、デステイ不−ンヨンラノチ１３６０．及びランダム
ステートマシン１３６６によって、本発明のビデオＲＡ
Ｍのランダムポートサイド１２００が構成される。ラン
ダムポートサイドの構成はこれに限定されるものではな
く、他の構成とすることもできる。例えば、デステイ不
−ンヨンラノチ１３６０をストローフ゛された組合せ論
理を用いて設計し、格納されているビデオ情報を供給又
は保持するようにすることもてきる。

Ｃ，シリアルポートサイド１２１０の 本発明のダイナミックビデオＲＡＭの動作を、メモリブ
ロック１３００内の情報を送り出して第１図のカラーモ
ニタ２０上に画像を形成するノリアルデータ転送モード
の動作について先ず説明する。この走査線転送動作モー
ドは、第２図〜第４図に示したアドレッシング技法を用
いている。

第１８図のタイミングチャートでは、ＲＣＬＫ。

／Ｃ８、Ｖ／Ｉ及びＲ／Ｗの各イネーブルが制御バス１
４０によってランダムポート制御部１２０から供給され
る。アドレスＡＤＤはバス１００を介して図形ハードウ
ェア回路１１０から供給されている。／Ｃ３信号はどの
ビデオＲＡＭチップ１０をアクティブにするのかを選択
する。このシリアルデータ転送の動作モードでは、Ｒ／
Ｗビットがハイであって、メモリブロック１３００の読
出しが行われる。シリアルデータ転送の場合には、第１
８図に示すようにハイに設定されたＶ／Ｉビット（第１
表参照）が選択されると、第１表に示すようにヘクタモ
ードが選択される。従って、メモリブロック１３００か
らダイナミツクラ、ツチ１３０４へ転送されるデータの
アドレス（ＭＳＡ及びＬＳＡ）はバス１００に含まれる
（第４図参照）。第１８図に示す第′１の時間間隔（時
間１８００及び１８１０）の間に、単一のクロック信号
ＲＣＬＫによりランダムステートマシン１３６６はアド
レス（ＭＳＡ及びＬＳＡ）をアドレスレジスタ１３２０
に入力するようにする。メモリブロック１３００の内容
がカラーマツプ４０にシリアルに供給されるように該メ
モリブロックを読み出す場合には、スクリーンリフレッ
ンユのための選択された部分走査線の転送は次のように
して起こる。

８個のメモリブロック１３００の各々からの情報の３２
ビツトは、ライン１３０２を介してダイナミックラッチ
１３０４によって読み取られる。ダイナミックラッチ１
３０４は、ラインＥＮ−ＤＬを介してランダムステート
マシン１３６６から、メモリブロックからデータを読み
取るべき旨を示す信号を受け取る。８個のダイナミック
ラッチの全てがそのようにイネーブルされ、２５６ビツ
トの部分走査線のための３２ビツトを各々が読み取る。

読み取りの後、ＥＮ−ＤＬは適宜に活性化され、読み出
された情報はライン１３０８を通じてシリアルデータポ
ート１３０６に送られる。また、これは、８個のシリア
ルシフトレジスタの各々のための情報の３２ビツト情報
の並列転送である。

シリアルデータポート１３０６はシフトレジスタによっ
て構成されている。また、８個のシリアルデータポート
１３０６の各々は、シリアルステートマシン１３１４及
びシリアルクロック５ＣＬＫの制御下にある。ラインＳ
Ｌを介してシリアルデータポート１３０６がイネーブル
されると、各クロック信号は所定のシリアルデータポー
ト１３０６からデータバス５０に４ビツトを転送する。

このデータの転送は次のようにして行われる。

シリアルステートマシン１３１４は、シリアルクロック
パルス５ＣＬＫをカウントするカウンタを備えている。

従って、５ＣＬＫのパルスが入来する毎にそれらはシリ
アルデータポー）１３０６に送られ、該ポートはそのよ
うなパルスが８個与えられることによって、記憶してい
る３２ビツトを１度に４ビツトずつビデオデータバス５
０に出力する。そして、次の８個の５ＣＬＫパルスによ
って次のメモリブロック部分からの３２ビ、トがビデオ
データバス５０に出力される。このようにして、シリア
ルステートマシン１３１４は、シリアルデータポート１
３０６から、１個の部分走査線が出力されるまで、格納
されているデータを各シリアルデータポート１３０６が
ら出力するようにさせる。部分走査線が出力されると、
シリアルポートコントロールバス７０を介して／ＬＯＡ
Ｄ信号がシリアルステートマシン１３１４に与えられ、
シリアルデータポート１３０６の全てに次の部分走査線
のためのデータをダイナミックラッチ１３０４からロー
ドするようライン１３１６を介して指令が与えられる。

シリアルデータポート１３０６に入力される／ＳＯＥに
よって、マルチプレクサは、−時に４ビツトの情報をカ
ラーマツプ４０に供給するようにされる。

本発明によれば、シリアルポートを他の構成とすること
もできる。シリアルボートをランダムポートとは非同期
とし、チップ１０が他の動作をしている間にバス５０を
介してデータを転送するようにすることもできる。

ｄ、ランダムポートサイド１２００の動作ダイナミック
ビデオＲＡＭｌ０のランダムポート１２００の動作を説
明する。

用語「描画ルール」は、メモリブロック１３００に書き
込む際の「ソース」と「ディスティネーション」とを組
み合わせる論理演算子であるとする。本実施例では、描
画ルールは下記第３表のように決められている。

（以下余白） 揃ｊ」り１土 ｏｏｏ。

０　ｌ　１１ １１１　ｌ 第　　３　　表 肱果 クリア（全て０） ソースＡＮＤデスティネーション ソースＡＮＤ　（ＮＯＴＯＲデスティ ネーショ ンース （ＮＯＴソース）ＡＮＤデスティネ ーション デスティネーション ソースＸＯＲデスティネーション ソースＯＲデスティネーション ソースＮＯＲデスティネーション ソースＮＸＯＲデスティネーション ＮＯＴデスティネーション ソースＯＲ（ＮＯＴデスティネーシ ョ　ン） ＮＯＴソース （ＮＯＴソース）ＯＲデスティネー ション ソースＮＡＮＤデスティネーション セット（全てｌ） 第３表の説明は後で行う。更に、本発明では、ＤＩＮＩ
及びＤＩＮ２と称する２個のデータサイクルを用いる。

第１４図では、ＤＩＮＩ及びＤＩＮ２はイメージモード
のためのものとして示されている。第１５図では、ＤＩ
ＮＩ及びＤＩＮ２はベクタモードのためのものとして示
されている。

本発明によれば、描画ルールの機能はダイナミックビデ
オＲＡＭチップ１０内に直接設けられている。これによ
り、メモリブロック１３００内でのデータの変更が速く
なる。従来のビデオＲＡＭの設計によれば、メモリブロ
ック内の情報をビデオＲＡＭチップから読み出し、他の
チップ又は回路で変更する必要がある。チップ外で変更
された後にメモリブロック内に再び書き込まれるので、
処理が遅い。

本実施例では、最大３２個の画素を１回の処理で変更す
ることができる。従来の手法はイメージモードを用いる
ものであったのに対して、本発明では、所定ページ内の
水平又は垂直ベクタを所定の描画ルールに従って修正し
、変更することができる。この特徴によって、メモリブ
ロック内の情報の変更するための時間を極めて速くする
ことができる。例えば、従来の手法でスクリーン２００
の垂直線を変更する場合には、その垂直線に対応する１
個のビットを変更するために多数の水平走査線をメモリ
から読み出さなければならない。本発明によれば、１個
の垂直ベクタのみをアクセスして変更すれば良いので、
従来の手法に比べてシステム性能を飛躍的に改善するこ
とができる。現在のビデオＲＡＭでは毎秒３０万〜７０
万のベクタを処理することができるものと見積られてい
る。

本発明によれば、毎秒４００万の水平又は垂直ベクタを
処理することができる。

この高速化は後述のようにベクタライトモードを設ける
ことに基づいている。ベクタライトモードに於いて、第
８図のＭＳＡアドレス及びＬＳＡアドレスは、アドレス
レジスタ１３２０内に逐次にロードされる。これを第１
９図のタイミングチャートに示す。ここでは、／Ｃ３が
適切なチップを選択し、Ｖ／Ｉリードはベクタモードを
選択するためにハイであり、Ｒ／Ｗは書込みを行うため
にローである。従って、アドレス（第８図）のＭＳＡ及
びＬＳＡはアドレスレジスタ１３２０にロードされ、描
画ルール、ＳＴＡＲＴ、及びＳＴＯＰ（第１５図）はラ
ンダムボートデータバス９０を介してデータレジスタ１
３４０にロードされる。

ベクタアドレス（ＭＳＡ及びＬＳＡ）並びにデータ（Ｄ
ＩＮＩ）は第１の時間間隔の間に供給される。

第２０図に、ベクタライト、ページモードのためのタイ
ミングを示す。ここでは、ＭＳＡは同じままであるが、
ＬＳＡ及びＤＩＮについては、時刻２０００及び２０１
０に於いてＬＳＡが、時刻２０２０及び２０３０に於い
てＤＩＮＩが変えられる。第８図のページロウ、ページ
コラム及びベクタ識別を有するＭＳＡアドレス及びＬＳ
Ａアドレスは、アドレスレジスタ１３２０内に格納され
る。ライン１３２２を経て８ビツトの出力が供給されて
、メモリブロック１３００のメモリロウをアドレスする
。５ビツトはライン１３２４を介して供給されメモリブ
ロック１３００のメモリコラムをアドレスし、残りの３
ビツトはライン１３２６を介してブロックデコード回路
部１３３０に供給される。ブロックデコード回路部１３
３０は、８個のメモリブロック１３００の１個を選択的
にアクティブにするための、８出力の内の１個を選択す
るデコーダである。

ベクタモードに於いては、第１５図に示すＤＩＮｌはデ
ータバス９０を介してデータレジスタ１３４０内に読み
込まれる。ＤＩＮ２はこのモードでは用いられない。５
ピツトのＳＴＡＲＴビツトはライン１３４４を経てライ
トマスク１３３６に、５ビツトのＳＴＯＰビツトはライ
ン１３４６を経てライトマスク１３３６に供給される。

４ビ・ソトの描画ルールビットは、ライン１３５０を経
て描画ルール回路部１３５４に供給される。Ｈ／Ｖビッ
トは、データレジスタ１３４０からライン１３４２を介
してメモリブロック１３００に供給される。

アドレスレジスタは、データをバスから読み出すように
し、情報をレジスタ内に格納するようにする通常のレジ
スタ構成とすることができる。アドレスレジスタは、Ｍ
ＳＡイネーブルによって上位アドレスを読み出すように
、ＬＳＡイネーブルによって下位アドレスを読み出すよ
うにイネ−フルされる。同様に、データレジスタ１３４
０は通常の構成であり、ＤＩＮＩイネーブルライン及び
ＤＩＮ２イネーブルラインによって選択的にイネーブル
されると、データバス９０からデータを読み込み、それ
を内部に格納する。この時点で、アドレスレジスタ１３
２０及びデータレジスタ１３４０は、水平又は垂直ベク
タのどちらかを識別し、それに対して描画ルール操作を
行うための必要なベクタ情報を有している。他の回路は
前述のアドレス機能及びデータ機能を有するようにする
ことができる。

第５図〜第８図を再び参照すれば、選択された垂直ベク
タ６００又は水平ベクタ６１０は３２個の画素で、或い
はメモリブロック１３００内にある場合には３２個のメ
モリセルで構成されていることが判るであろう。ＳＴＡ
ＲＴ及びＳＴＯＰ情報は、描画ルールに従って変更され
るべきベクタの正確な部分を伝える。例えば、ベクタ内
の変更を始める場所が該ベクタの先頭から７ビノト目で
ある場合には、ＳＴＡＲＴコマンドは００１１１であり
、ＳＴＯＰ位置が１５ビツト目である場合には、ＳＴＯ
Ｐコマンドは０１１１１である。ＳＴＡＲＴ及びＳＴＯ
Ｐ情報は、３２個のライトプロテクトモード号をライン
１３４８を介して与え得るライトマスクに供給される。

従って、３２ビツトベクタに於いて位置７で始まり、位
置１５で終わる本例の場合には、始めの７ビツトはライ
トプロテクトモードでアクティブにされ、終わりの１６
ビツトはライトプロテクトモードでアクティブにされて
、ライン１３５６を介してＮＥＷデータがメモリ内にフ
ィードバックされる際に、ＳＴＡＲＴ位置とＳＴＯＰ位
置との間のメモリセルの所望の部分のみがメモリ内に書
き込まれるようにされる。

第１６図に、ベクタライトベージモードに於いて描画ル
ールを実行する例を示す。アドレスレジスタ１３２０は
、メモリブロック１３００内の特定の水平ベクタ又は垂
直ベクタをアドレス指定する。ベクタが水平であるのか
垂直であるのかは、第１５図のＤＩＮｌ中の最下位のビ
ットであるライン１３４２上のＨ／Ｖ信号によって決定
される。

○ＬＤ情報はメモリブロックからライン１３５８上に読
み出される。第１６図に於いて、ＤＥＳＴは「デスティ
ネーション」を示している。情報は、必要に応じて出力
制御部１３３８を経てシステムに送り返してもよいし、
デスティネーションラッチ１３６０に送ってもよいこと
に注意されたい。

ライン１３６４上の適切なイネーブル信号ＤＥＳＴによ
り、デスティネーションラッチ１３６０はＯＬＤ情報を
読み込むことが可能となる。第１６図に示すデスティ不
−ンヨン情報の３２ビツトの全てがラッチ１３６０に読
み込まれる。デスティネーションラノチ１３６０の出力
１３６２は、デスティネーション入力として描画ルール
回路１３５４に供給される。ベクタ動作モードでは、デ
ー６一 タレジスタ１３４０からライン１３５２に出力されるソ
ース（ＳＲＣ）信号は全て１に設定されており、このこ
とは第１６図に示されている。描画ルールは第３表に示
されている。

第１６図に示す例では、ｌ’−ＮＯＴデスティネーショ
ン」描画ルールである１０１０がデータレジスタ１３４
０に現れる。従って、ＯＬＤ情報又はデスティネーショ
ンデータＤＥＳＴは反転されて、第１６図でＮＥＷと称
される新たな変更されたベクタとなる。しかし、この情
報のメモリブロックへの書き込みはライトマスク１３３
６の制御下で行われ、前述したように、例えばピッ１−
３１〜２６及びビット１５〜０が書き込み禁止となる。

ＮＥＷデータのビット２５〜１６のみがメモリに書き込
み可能である。同様にして、描画ルールの全ての論理関
数は、ＳＴＡＲＴ及びＳＴＯＰ情報に基づいて、ベクタ
全体又はベクタの一部に対して実行される。

ベクタ動作モードに於いては、メモリブロック１３００
内の最大３２画素の変更が、チップ上での１回の操作で
行われうる。本発明に於いては、Ｈ／Ｖビットを使用す
ることにより、第６図に示すような水平に配置されたベ
クタ及び垂直に配置されたベクタの何れをも変更するこ
とができる。

イメージ動作モードに於いては、第１１図のＭＳＡアド
レス及びＬＳＡアドレスが用いられる。

イメージリード及びイメージライトの両方のタイミング
を第２１図に示す。ここでもまた、／Ｃ３が適切にイネ
ーブルされる。Ｖ／Ｉはイメージモード用にローに設定
される。Ｒ／Ｗが読み出しのためにハイに設定された場
合には、読み出しアドレス（ＭＳＡ２１００及びＬＳＡ
２１１０）がバス１００を介して供給され、データＤＯ
ＵＴがバス９０上に読み出される。Ｒ／Ｗが書き込みの
ためにローに設定された場合には、書き込みアドレス（
ＭＳＡ２１２０及びＬＳＡ２１３０）がバス１００を介
して供給され、データＤＩＮＩプラスＤＩＮ２がバス９
０を介してチップに供給される。

ここで、アドレス及びＤＩＮＩ　　（即ち、描画ルール
及びＳＴＡＲＴ／ＳＴＯＰ）は第１の時間間隔中に供給
され、ＤＩＮ２（即ちソースデータ）は第２の時間間隔
中に供給される。

第２２図にベージモードでのイメージリード及びイメー
ジライトのタイミングを示す。ページモードでは、アド
レスのＬＳＡ部分が変化する。従って、読み出しに於い
ては、ＬＳＡの変化により新たなデータＤＯＵＴの読み
出しが起こる。Ｒ／Ｗがローの書き込みの場合には、Ｌ
ＳＡの供給の直後に新たなデータが与えられる。

最後に、第２３図にイメージリードモディファイライト
のタイミングを示す。ここでは、第１４図のＤＩＮｌに
よりＳＴＡＲＴ、ＳＴＯＰ及び描画ルールが供給される
。また、Ｄｏｕｔはアドレス指定された位置のデータで
あり、ＤＩＮ２はチップに読み込まれるべきソースデー
タである。前と同様に、ＭＳＡ及びＬＳＡがアドレスレ
ジスタ１３２０に読み込まれ、第１４図の対応するＤＩ
Ｎｌ及びＤＩＮ２のデータ構成がデータレジスタ１３４
０に読み込まれる。イメージ動作モードでは、走査線か
らの１６ビノトのワードがメモリフロック１３００から
読み出され、デスティネーションラッチ１３６０に供給
される。

第１７図に、メモリブロック１３００からＯＬＤ情報と
して読み出されたＤＥＳＴと称されるワードの一例を示
す。イメージ動作モードでは、ソースデータは第１４図
に示すようにＤＩＮ２で供給され、また、ＳＲＣとして
示されている。第１７図はソースデータの一例を示して
いる。この１６ビツトのソースデータはＳＲＣは、ライ
ン１３５２を介して描画ルール回路１３５４に供給され
る。　「ｅｘｃｌｕｓｉｖｅ−ＯＲＪ　　（ＤＲ＝０１
１０）のような描画ルールが用いられると、回路１３５
４は第１７図に示されるＮＥＷワードをリード１３５６
上に出力する。再び、イメージ動作モードはマスキング
の目的のためのワード内のＳＴＡＲＴ及びＳＴＯＰ位置
を有することができる。

この例ではＳＴＡＲＴが００１１であり、ＳＴＯＰが１
０００であるとしている。従って、マスク回路１３３６
は、第１７図のＭＡＳＫに於いて示されているビットの
ための書き込み禁止ＷＰを提供する。メモリに書き込ま
れるデータは第１７図にＭＥＭとして示されている。本
発明では、イメージ動作モードに於いて、描画ルールの
操作をチップ上で行うことができる。

上述し、第２３図に示すように、本発明では、描画ルー
ルはアドレスの供給と共に、アドレスサイクルと同じ時
間間隔中に並行して供給される。

このことにより、描画ルールを供給するための別個の時
間間隔を必要とする前述の日立のアプローチに比して大
ぎな高速化が可能となる。

シリアルデータ転送モードの動作に於いては、第４図の
ＭＳＡアドレス及びＬＳＡアドレスが用いられ、これら
がアドレスレジスタ１３２０に読み込まれる。第２表に
示したように、ここでは対応するＤＩＮＩ又はＤＩＮ２
データワードは存在しない。これらのＭＳＡ及びＬＳＡ
アドレスワードが読み込まれると、上述したように、適
切な走査線及び走査線部分がメモリブロック１３００か
らダイナミックラッチ１３０４へ読み出される。

ランダムステートマシン１３６６は、通常の設計のもの
であり、入力される制御イネーブル（即ち、Ｖ／Ｌ　　
Ｒ／ＷＳ　ＲＦＲ３Ｈ及び／Ｃ３）の組に基づき、単一
クロックＲＣＬＫのパルスに従って、下記の内部ランダ
ムボートイネーブルパルスを供給する。この内部ランダ
ムポートイネ−フルパルスは、（１）アドレスバス１０
０上の上位アドレス及び下位アドレスをアドレスレジス
タ１３２０に読み込むためのＥＮ−ＭＳＡ及びＣＬＫＬ
ＳＡ、（２）パス９０上に現れるデータをデータレジス
タ１３４０に読み込むためのＣＬＫＤＩＮＩ及びＥＮ−
ＤＩＮ２、（３）デスティネーションラッチ１３６０を
イネーブルするためのＤＥＳＴ、（４）メモリブロック
１３００のそれぞれを通常の方式でプリチャージするた
めのＰＲＥＣＨ，（５）メモリプロ！り１３００からの
データをダイナミックラッチ１３０４が読み込むことを
可能にするためのＥＮ−ＤＬ、（６）ライトマスク１３
３６をイ不−フ゛ルして、ＳＴＡＲＴ及びＳＴＯＰ情報
に基づくメモリブロック１３００の書き込み禁止を行う
ための／ＷＥ、（７）アトレスのブロック選択部分によ
って指定された特定のメモリブロックではなく、全ての
メモリブロックにアクセスするためのＡＬＬ　（この信
号は全ての標準及びシリアルデータ転送サイクルの期間
中に用いられる）、並びに（８）出力制御部１３３８を
イ不−フ゛ルして、データバス９０にデータを出力させ
るＯＥ倍信号ある。本実施例ではこれらの内部イネーブ
ルが用いられるが、このアプローチに基づく変更例に於
いては、他のイネーブルを用いることもできる。

ランダムステートマシン１３６６は、例えば第２４図に
示すプログラマブルロジックアレイを有することができ
る。ここでは、単一クロックＲＣＬＫの使用に基づく入
力１４０（即ち、制御イネーブルの組）により、上述の
出力が生成される。

ランダムステートマシン１３６６に対する内部信号は、
ロジックアレイ２４００の次の状態である。

次状態を第２５図に示す。

第２５図に於いて、人力の組のフォーマットは、／Ｃ３
，ＲＦＲ３Ｈ，Ｖ／Ｉ及びＲ／Ｗである。

第２５図からから分かるように、制御バス１４０からの
異なるイネーブルの組（入力）に対して、ランダムステ
ートマシンはクロック（ＲＣＬ　Ｋ）に導かれて、状態
の所定のシーケンスを生成し、以下に規定される制御パ
ルスを出力する。

出力の５ＴＡＴＥ信号は状態からデコードされる。これ
を第４表に示す。

（以下余白） 第 ４表 出力の関係を第５表に示す。

状態 出力 ×　　× ×　　× ×　　× ×　　× Ｘ　　× ×　　× ×　　Ｘ ×　　× ×　　× ×　　× ×　　× ×　　× ×　　× ×　　ｌ 出力１０ 出力９ 出力８ 出カフ 出力６ 出力５ 出力４ 出力３ 出力２ 出力ｌ 出力０ 第 ５表 ＲＥＣＨ ＥＮ−ＭＳＡ ＣＬＫ−ＬＳＡ ＣＬＫ−ＤＩＮＩ ＥＮ−Ｄ　　Ｉ　　Ｎ２ ＥＮ−ＤＥＳＴ ／ＷＥ ０Ｅ ＬＬ ／ＩＲＦＲ３Ｈ ＥＮ−ＤＬ 第５表に示すランダムボート制御信号は、ランダムボー
ト１２００に於いて、第１８図から第２３図に示すよう
にクロックＲＣＬ　Ｋのエツジで有効となる。

−９に の開示に基づき、単一クロックパルスＲＣＬＫのみが本
発明のランダムボート１２００を制御していることが明
瞭に理解される。換言すれば、本発明のランダムボート
１２００は制御信号の組（即ち、第２５図の入力）を受
け取る。各組はランダムボートの異なる動作モードに対
応している。

ランダムステートマシン１３６６は受け取られた組に対
してシーケンス構成（即ち、第２５図の状態及び次状態
）を与える。異なる組のそれぞれは異なるシーケンス構
成を有しており、その結果、それ自身の内部制御パルス
の所定のシーケンス（第４表）が得られる。単一ランダ
ムボート制御信号は、内部制御パルスの構成されたシー
ケンスを実行するために必要なタイミング信号を提供し
、その結果、ランダムボートは受け取った制御信号の組
に対応する動作モードで動作する。好ましいアプローチ
は第２５図、第４表及び第５表に示されているが、本発
明の教示の下で、本実施例では１６．７ＭＨｚである単
一ランダムボートクロックが供給される状況に於いて動
作するための、制御信号及び状態の他の構成を規定する
ことができることを理解すべきである。

上述の状態表を第１９図から第２３図のタイミング図と
組み合わせると、メモリ内の記憶された情報を変更する
方法は、単一ランダムポートクロノクＲＣＬＫから導出
される一連の時間間隔に基づいている。第１の時間間隔
中には、ベクタアドレス又はイメージアドレス並びに描
画ルール、ＳＴＡＲＴ位置及びＳＴＯＰ位置がチップに
与えられる。次に、制御イネーブルの組に基づいて、Ｒ
ＣＬＫは適宜の状態表を通じてシーケンスする。

従って、第２の時間間隔中に、アドレス指定された情報
がメモリから供給され、ソースデータがチップに供給さ
れる。第３の時間間隔中には、供給された情報（即ち、
第１６図及び第１７図のＤＥＳＴ）が、描画ルール（即
ち、第３表）に基づいて、ソースデータ（即ち、第１６
図及び第１７図の５ＲＣ）を用いて変更される。第４の
時間間隔中には、変更された情報（即ち、第１６図及び
第１７図のＮＥＷ）が、ＳＴＡＲＴ及びＳＴＯＰビット
位置（即ち、第１６図及び第１７図のＭＡＳＫ）の間に
於いて、メモリに書き込まれる。本発明の教示の下で、
この方法に変更を加えることは可能である。

好ましい実施例では特定のビットフィールド及びパター
ン、特定のピン構成並びに配置を例示したが、本発明は
これらに限定されず、本発明の教示に基づく他の実施態
様を用いることかできることを理解すべきである。

本発明の好ましい実施例を示したが、この実施例に対す
る修正及び変更を行うことができることを理解されたい
。

（以下余白） ４、′　の。　な８日 第１図は、本発明のダイナミ・ツクビデオＲＡＭを組み
込んだシステムのブロック図である。

第２図は、第１図のシステムのカラーモニタ２０のスク
リーン及び部分走査線を示す図である。

第３図は、本発明のシリアルデータ転送アドレスを説明
する図である。

第４図は、第３図のシリアルデータ転送アドレスの最上
位アドレス及び最下位アドレスを説明する図である。

第５図は、本発明のカラーモニタ２０のスクリーンのペ
ージレイアウトを示す図である。

第６図は、単一のページ内のベクタを示す図である。

第７図は、ページアドレスのためのフォーマ・ノドを示
す図である。

第８図は、第７図のページアドレスの最上位及び最下位
アドレスビットを説明する図である。

第９図は、本発明のカラーモニタのイメージモードアド
レノソング構成を示す図である。

第１０図は、イメージアドレスのフォーマットを示す図
である。

第１１図は、第１０図のイメージアドレスの最上位及び
最下位のアドレス部分を説明する図である。

第１２図は、本発明のダイナミックビデオＲＡＭの単一
チップの構成を示す図である。

第１３図は、本発明のグイナミソクビデオＲＡＭチップ
の回路ブロック図である。

第１４図は、イメージ動作モードのためのデータ入力の
フォーマットを示す図である。

第１５図は、ベクタ動作モードのためのデータ入力のフ
ォーマットを示す図である。

第１６図は、ベクタ動作モードを説明する図である。

第１７図は、イメージ動作モードを説明する図である。

第１８図は、シリアルデータ転送のためのタイミングを
示す図である。

第１９図は、ベクタ書込みのためのタイミングを示す図
である。

第２０図は、ベクタ書込み、ページモードのためのタイ
ミングを示す図である。

第２１図は、イメージ読出し／書込みのためのタイミン
グを示す図である。

第２２図は、イメージ読出し／書込み、ページモードの
ためのタイミングを示す図である。

第２３図は、イメージ読出し変更書込みのためのタイミ
ングを示す図である。

第２４図は、ランダムボートステートマシンの実施例を
示す図である。

第２５図は、ランダムボートステートマシンに於ける入
力、現在の状態及び次状態の表を示す図である。

ＩＯ・・・ダイナミックビデオＲＡＭ １２００・・・ランダムボート １２１０・・・シリアルボート １３００・・・メモリブロック １３０４・・・ダイナミックラッチ １３１４・・・シリアルステートマシン０・・・データ
レジスタ ６・・・ランダムステ トマシン （以上）

Claims (1)

1. 【特許請求の範囲】 １、集積回路チップ上に配され、バスに接続されたダイ
   ナミックビデオランダムアクセスメモリに於いて、 それぞれが所定のページコラム位置及びページロウ位置
   を有するページであって、該ページ中のベクタロウ位置
   によって規定される複数の水平ベクタ及び該ページ中の
   ベクタコラムによって規定される複数の垂直ベクタをそ
   れぞれが有している複数のｎ×ｍビットのページを備え
   、ビデオ情報を格納するためのメモリ、 変更すべき該メモリのページ中の水平ベクタ又は垂直ベ
   クタのアドレスであって、 （ａ）該アドレス指定されたページのページロウを規定
   するための第１の複数ビット、 （ｂ）該アドレス指定されたページのページコラムを規
   定するための第２の複数ビット、及び（ｃ）該アドレス
   指定されたページのアドレス指定されたベクタを規定す
   るための第３の複数ビット を有するアドレスを受け取るための、該バスに接続され
   たアドレス指定手段、 ソースデータを受け取るための、該バスに接続されたデ
   ータ手段、並びに 該メモリ中のアドレス指定されたベクタに於いて該ソー
   スデータを用いて、格納されているビデオ情報を変更す
   るための、該メモリ、該アドレス指定手段、及び該デー
   タ手段に接続されている制御手段 を備えた、ベクタをアドレス指定するためのアーキテク
   チャを有するダイナミックビデオランダムアクセスメモ
   リ。 ２、バスに接続されたダイナミックビデオランダムアク
   セスメモリに於いて、 集積回路チップ、 複数の水平ベクタ及び垂直ベクタをそれぞれが有してい
   る複数のｎ×ｍビットのページを備え、ビデオ情報を格
   納するための、該チップ上のメモリ、 該メモリの該ページ中の水平ベクタ又は垂直ベクタのア
   ドレスであって、 （ａ）アドレス指定されたページを規定するための第１
   の複数ビット、及び （ｂ）該アドレス指定されたページ内の水平ベクタ又は
   垂直ベクタを規定するための第２の複数ビット を有するアドレスを受け取るための、該チップ上に配さ
   れ、該バスに接続されたアドレス指定手段、並びに 該メモリ中のアドレス指定されたベクタ位置に於いて該
   ソースデータを用いて、格納されているビデオ情報を変
   更するための、該メモリ、該アドレス指定手段、及び該
   データ手段に接続されている、該チップ上の制御手段 を備えているダイナミックビデオランダムアクセスメモ
   リ。 ３、バスに接続されたダイナミックビデオランダムアク
   セスメモリに於いて、 ベクタアドレス及びイメージアドレスのどちらかによっ
   てアドレス指定され、ビデオ情報を格納するためのメモ
   リであって、 （ａ）該ベクタアドレスモードに於いては、それぞれが
   該メモリ中に所定のページコラム位置及びページロウ位
   置を有し、該ページ中のベクタロウによって規定される
   複数の水平ベクタ及び該ページ中のベクタコラムによっ
   て規定される複数の垂直ベクタを含む複数のページを備
   え、 （ｂ）該イメージアドレスモードに於いては、それぞれ
   が複数のワードを含む複数の走査線を備える メモリ、 該メモリ中の変更すべき水平ベクタ又は垂直ベクタのた
   めの、ベクタモードアドレスであって、（ａ）該アドレ
   ス指定されたページのページロウを規定するための第１
   の複数ビット、 （ｂ）該アドレス指定されたページのページコラムを規
   定するための第２の複数ビット、及び（ｃ）該アドレス
   指定されたページのアドレス指定されたベクタを規定す
   るための第３の複数ビット を有するベクタモードアドレス、 該メモリ中の変更すべきワードのイメージモードアドレ
   スであって、 （ａ）アドレス指定されている走査線を規定するための
   第１の複数ビット、及び （ｂ）該アドレス指定された走査線中のアドレス指定さ
   れたワードを規定するための第２の複数ビット を有するイメージモードアドレス のどちらか、及びアドレスモードを受け取るための、該
   バスに接続されたアドレス指定手段、該ベクタアドレス
   又はイメージアドレスに於いて格納されているビデオ情
   報を変更するために、ソースデータを受け取るための、
   該バスに接続されたデータ手段、並びに イメージモードアドレス又はベクタモードアドレスに於
   いて該ソースデータを用いて、格納されているビデオ情
   報を変更するための、該メモリ、該アドレス指定手段、
   及び該データ手段に接続されている制御手段 を備えた、イメージモード及びベクタモードのどちらか
   に於いてアドレス指定するためのアーキテクチャを有す
   るダイナミックビデオランダムアクセスメモリ。 ４、単一集積回路チップ上に配され、バスに接続された
   ダイナミックビデオランダムアクセスメモリに於いて、 該チップ上に配されたメモリであって、それぞれが該メ
   モリの中の所定のページコラム位置及びページロウ位置
   を有する複数のページを備え、該ページのそれぞれが該
   ページ中のベクタロウ位置によって規定される複数の水
   平ベクタ及び該ページ中のベクタコラムによって規定さ
   れる複数の垂直ベクタをそれぞれが有しているメモリ中
   にビデオ情報を格納する手段、 変更すべき該メモリのページ中のベクタのアドレスであ
   って、 （ａ）該アドレス指定されたページのページロウを規定
   するための第１の複数ビット、 （ｂ）該アドレス指定されたページのページコラムを規
   定するための第２の複数ビット、及び（ｃ）該アドレス
   指定されたページのアドレス指定されたベクタを規定す
   るための第３の複数ビット を有するアドレスを、該バスを介して該チップ上で受け
   取る手段、 該アドレス指定されたページ中の該アドレス指定された
   ベクタに於いて、格納されているビデオ情報を変更する
   ために、該バスを介して該チップ上でソースデータを受
   け取る手段、並びに 該メモリ中のアドレス指定されたベクタ位置に於いて、
   格納されているビデオ情報を該ソースデータを用いて、
   該チップ上で変更する手段 を備えているダイナミックビデオランダムアクセスメモ
   リ。 ５、ランダムバス及びシリアルバスに接続されたダイナ
   ミックビデオランダムアクセスメモリに於いて、 該ランダムバス及びシリアルバスに接続された単一集積
   回路チップ、 シリアルデータ転送モード、ベクタモード及びイメージ
   モードに於いてアドレス指定される、ビデオ情報を格納
   するための、該チップ上に配されたメモリであって、 （ａ）該ベクタアドレスモードに於いては、それぞれが
   複数の水平ベクタ及び垂直ベクタを有する複数のページ
   を、 （ｂ）該イメージアドレスモードに於いては、それぞれ
   が複数の走査ワードを有する複数の走査線を、 （ｃ）該シリアルデータ転送モードに於いては、それぞ
   れが複数の部分走査ワードを有する複数の部分走査線を 備えているメモリ、 動作モード、及び（１）該メモリ中のベクタのためのベ
   クタモードアドレス、（２）該メモリ中の走査線のため
   のイメージモードアドレス、及び（３）該メモリ中の部
   分走査線のためのシリアルデータ転送アドレスを受け取
   るために、該ランダムバスに接続され、該チップ上に配
   されたアドレス指定手段、 イメージモードアドレス又はベクタモードアドレスのメ
   モリ位置に於いて情報をアクセスするために、該メモリ
   及び該アドレス手段に接続され、該シリアルデータ転送
   アドレスに於いて該メモリからの読み出しを行うランダ
   ムポート制御手段、並びに 該シリアルデータ転送アドレスに於いて読み出された情
   報を該シリアルバスに供給するための、該メモリに接続
   されているシリアルポート制御手段 を備えているダイナミックビデオランダムアクセスメモ
   リ。 ６、集積回路チップ上に配され、バスに接続された高速
   ダイナミックビデオランダムアクセスメモリに於いて、 情報を格納するためのメモリ、 該メモリ内の変更すべきベクタデータのアドレスを受け
   取るため、該バスに接続されたアドレス指定手段、 格納されている情報の該ベクタデータを変更するための
   論理操作を指定する描画ルールデータと、変更に用いら
   れる入力データであるソースデータとを受け取り、該ベ
   クタデータ中の始まりビット位置データと終わりビット
   位置データとであるＳＴＡＲＴ位置及びＳＴＯＰ位置を
   更に受け取るため、該バスに接続されたデータ手段、 格納すべき該ベクタデータを得るために、該メモリに接
   続され、描画ルールデータを受け取るための、該データ
   手段に接続されており、格納されている情報の該ベクタ
   データと該ソースデータとを該描画ルール論理操作に従
   って論理的に組み合せて、格納すべき情報の該ベクタデ
   ータを変更する描画ルール手段、 該ＳＴＡＲＴ位置及びＳＴＯＰ位置を得るために、該デ
   ータ手段に接続され、該ベクタデータのＳＴＡＲＴビッ
   ト位置とＳＴＯＰビット位置との間のみに於いて該論理
   組合せの該メモリへの書込みを許容するために、該メモ
   リに接続されているライトマスク手段、並びに 該描画ルール手段をアクティブにして、該論理組合せを
   実行し、該ＳＴＡＲＴビット位置とＳＴＯＰビット位置
   との間のみに於いて、該論理組合せから得られる情報の
   該変更されたベクタデータをメモリ内に書き込む制御手
   段 を備えた、該集積回路チップ上のアーキテクチャを有す
   るダイナミックビデオランダムアクセスメモリ。 ７、前記アドレスが、前記メモリ中の格納されているイ
   メージデータをアドレス指定するためのイメージアドレ
   ス、又は該メモリ中の格納されているベクタデータをア
   ドレス指定するためのベクタアドレスを有しており、前
   記制御手段が、該イメージアドレス又は該ベクタアドレ
   スに基づいて該メモリを別々にアクセスすることのでき
   る請求項６に記載のダイナミックビデオランダムアクセ
   スメモリ。 ８、集積回路チップ上に配され、バスに接続されたダイ
   ナミックビデオランダムアクセスメモリに於いて、 情報を格納するためのメモリ、 変更すべき該メモリのページ中の該格納された情報のベ
   クタデータのアドレスを第１の時間間隔の間に受け取る
   ための、該アドレスバスに接続されたアドレス指定手段
   、 該ベクタデータを変更するための論理操作を指定する描
   画ルールデータを、該第１の時間間隔の間に受け取る、
   該データバスに接続されたデータ手段、 格納すべき情報の該ベクタデータを得るために、該メモ
   リに接続され、そして、描画ルールを受け取るために、
   該データ手段に接続されており、格納されている情報の
   該線と該ソースデータとを該描画ルール論理操作に従っ
   て第２の時間間隔の間に論理的に組み合せて、格納すべ
   き情報の該ベクタデータを変更する描画ルール手段、並
   びに該描画ルール手段を該第２の時間間隔の間アクティ
   ブにして、該論理組合せを実行するために、該メモリ、
   該アドレス手段、該データ手段及び該描画ルール手段に
   接続され、第３の時間間隔の間に、該論理的に組み合せ
   られた情報をメモリ内に書き込む制御手段 を備えた、該集積回路上のアーキテクチャを有するダイ
   ナミックビデオランダムアクセスメモリ。 ９、前記第１の時間間隔、第２の時間間隔及び第３の時
   間間隔が該バスを介して供給される単一のクロック信号
   から得られている請求項８に記載のダイナミックビデオ
   ランダムアクセスメモリ。 １０、前記アドレスが、前記メモリ中の格納されている
   イメージデータをアドレス指定するためのイメージアド
   レス、又は該メモリ中の格納されているベクタデータを
   アドレス指定するためのベクタアドレスを有しており、
   前記制御手段が、該イメージアドレス又は該ベクタアド
   レスに基づいて該メモリを別々にアクセスすることので
   きる請求項８に記載のダイナミックビデオランダムアク
   セスメモリ。 １１、単一集積回路チップ上に配され、バスに接続され
   たダイナミックビデオランダムアクセスメモリに於いて
   、 第１の時間間隔の間に、 （ａ）メモリ中に格納されている変更すべきベクタデー
   タのアドレス、 （ｂ）格納されているベクタデータを変更するための論
   理操作を含む描画ルール、並びに（ｃ）始まりビット位
   置と終わりビット位置との間でベクタデータを変更する
   ためのＳＴＡＲＴ位置及びＳＴＯＰ位置 をチップ上でバスから受け取る手段、 アドレス指定されたベクタデータと論理的に組み合わせ
   られるべきソースデータを、第１の時間間隔の後の第２
   の時間間隔の間にチップ上でバスから受け取る手段、 受け取られた描画ルールデータの論理操作に基づいて、
   アドレス指定されたベクタデータをソースデータを用い
   て、第２の時間間隔の後の第３の時間間隔の間にチップ
   上で変更する手段、並びに第３の時間間隔の後の第４の
   時間間隔の間に、ＳＴＡＲＴビット位置及びＳＴＯＰビ
   ット位置の間に於いて、情報の変更されたベクタデータ
   を用いて、メモリに対して書き込むを行う手段 を備えているダイナミックビデオランダムアクセスメモ
   リ。 １２、単一クロックを運ぶバスに接続された、ダイナミ
   ックランダムアクセスメモリに於いて、該メモリ中の格
   納されている情報のアドレスを受け取るための、該バス
   に接続されているアドレス指定手段、 ソースデータを受け取るための、該バスに接続されてい
   るソース手段、 該アドレス指定され格納されている情報を該メモリから
   該バスに供給するための、該メモリに接続された出力手
   段、 該アドレス指定され格納されている情報を得るために、
   該メモリに接続され、該ソースデータを得るために、該
   ソース手段に接続され、該アドレス指定され格納されて
   いる情報と該ソースデータとを組み合わせて、該格納さ
   れている情報を変更し、該変更された情報を該メモリ内
   に再び書き込む変更手段、並びに 該バスに接続され、また、該アドレス手段、該ソース手
   段、該出力手段、該変更手段、及び該メモリに接続され
   、該アドレス手段、該ソース手段、該出力手段、該変更
   手段、及び該メモリの動作を制御するために、該バスか
   らの該単一クロックの受取に応答する制御手段 を備えたランダムポートを有するダイナミックランダム
   アクセスメモリ。 １３、前記制御手段がランダムステートマシンであり、
   前記バスが制御イネーブルを有し、該ランダムステート
   マシンが、前記単一クロックに基づいて、内部制御パル
   スの所定のシーケンスを発生するために、制御イネーブ
   ルのそれぞれ異なった組に応答する請求項１２に記載の
   ダイナミックランダムアクセスメモリ。 １４、前記変更手段が前記単一クロックにより動作する
   描画ルール手段を備え、該描画ルール手段は、前記アド
   レス指定され格納されている情報を得るために、前記メ
   モリに接続され、前記ソースデータを得るために、前記
   ソース手段に接続されており、該描画ルール手段は、該
   アドレス指定され格納されている情報と該ソースデータ
   とを論理的に組み合わせ、その後に、格納されている情
   報の該アドレスに於いて、前記論理組合せを該メモリに
   再び書き込む請求項１２に記載のダイナミックランダム
   アクセスメモリ。 １５、前記単一クロックで動作する前記ソース手段が、
   前記アドレス指定され格納されている情報を変更するた
   めの論理操作である描画ルールを前記バスから受け取り
   、前記ソースデータが該変更の実行に用いられる入力デ
   ータであり、該ソース手段が、前記アドレス指定され格
   納されている情報を変更するために、その間で該変更が
   起こる該アドレス指定され格納されている情報中の始ま
   りビット位置と終わりビット位置とであるＳＴＡＲＴ位
   置及びＳＴＯＰ位置を更に受け取り、前記変更手段が、 （ａ）該単一クロックにより動作し、前記アドレス指定
   手段中の前記アドレスに基づいた前記メモリからの該格
   納されている情報を保持するための、該メモリに接続さ
   れている保持手段、 （ｂ）該単一クロックにより動作し、該アドレス指定さ
   れ格納されている情報を得るために、該保持手段に接続
   され、描画ルールを得るために該データ手段に接続され
   ており、該アドレス指定され格納されている情報と該ソ
   ースデータとを該描画ルール論理操作に従って論理的に
   組み合せて、該アドレス指定され格納されている情報を
   変更する描画ルール手段、並びに （ｃ）該単一クロックにより動作し、該ＳＴＡＲＴ位置
   及びＳＴＯＰ位置を得るために、該データ手段に接続さ
   れ、該格納されている情報のＳＴＡＲＴビット位置とＳ
   ＴＯＰビット位置との間のみに於いて該論理組合せの該
   書込みを許容するために、該メモリに接続されているラ
   イトマスク手段 を備えている 請求項１２に記載のダイナミックランダムアクセスメモ
   リ。 １６、ランダムポートバス及びシリアルポートバスに接
   続されたダイナミックランダムアクセスメモリに於いて
   、 該ランダムポートバスが、アドレス、データ、ランダム
   ポート制御イネーブル、及び単一ランダムポートクロッ
   ク信号を運び、 該シリアルポートバスが、シリアルデータ、シリアルポ
   ート制御イネーブル、及び単一シリアルポートクロック
   信号を運び、 該ランダムポートバス及びシリアルポートバスに接続さ
   れた単一集積回路チップ、 情報を格納するための、該チップ上のメモリ、（１）該
   メモリのためのランダムアクセスアドレス及び（２）該
   メモリのためのシリアルデータ転送アドレスである該ア
   ドレスを受け取るための、該単一ランダムポートクロッ
   ク信号によって動作し、該ランダムポートからの該ラン
   ダムポート制御イネーブルを受け取り、該受け取られた
   ランダムアクセスアドレスのメモリ位置に於いて情報を
   アクセスするために該メモリに接続され、該受け取られ
   たシリアルデータ転送アドレスに於いて該メモリから情
   報を読み出す、該チップ上のランダムポート手段、並び
   に 該読み出された情報を該シリアルデータ転送アドレスに
   於ける該メモリから該シリアルポートバスに供給するた
   めの、該単一シリアルポートクロック信号によって動作
   し、該シリアルポート制御イネーブルを受け取る、該チ
   ップ上のシリアルポート手段 を備えているダイナミックランダムアクセスメモリ。 １７、単一集積回路上に配されたダイナミックランダム
   アクセスメモリであって、ランダムポート及び該ダイナ
   ミックランダムアクセスメモリとランダムポートバスと
   をインターフェイスするランダムポートを制御する制御
   手段を有し、該制御手段が、 各組が該ランダムポートの動作の異なったモードに対応
   する複数組の制御信号の１組を該ランダムポートバスか
   ら受け取る手段、 該受け取られた１組に対応するランダムポートの動作を
   制御するため、内部制御イネーブルパルスの所定のシー
   ケンスを構成する手段、 ランダムポートバスを介して、所定の周波数を有する単
   一クロック信号を受け取る手段、及びランダムポートが
   制御信号の受け取られた組に対応する動作のモードで動
   作するように、受け取られた単一クロックのクロックパ
   ルスによって、内部制御イネーブルパルスの構成された
   所定のシーケンスを実行する手段 を備えているダイナミックランダムアクセスメモリ。